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[导读]芯片设计过程通常较为复杂、繁琐,往期文章中,小编曾宏观介绍过芯片设计流程,但并未涉及特定功能的芯片设计过程。本文中,为增进大家对芯片设计的了解,特此带来时钟芯片设计研究文章。此外,本文着重点在于介绍时钟芯片低功耗设计研究,如果你对这部分内容存在疑惑,不妨继续往下阅读。

芯片设计过程通常较为复杂、繁琐,往期文章中,小编曾宏观介绍过芯片设计流程,但并未涉及特定功能的芯片设计过程。本文中,为增进大家对芯片设计的了解,特此带来时钟芯片设计研究文章。此外,本文着重点在于介绍时钟芯片低功耗设计研究,如果你对这部分内容存在疑惑,不妨继续往下阅读。

时钟芯片广泛地应用于各种需要记录特定时间的设备中。对于便携式设备,时钟芯片的功耗对维持整个系统的正常时间记录是非常重要的。芯片具有较低的功耗,可以满足更长的工作时间要求。在嵌入式系统中,时钟芯片是工作频率较高的电路,降低其功耗,对于整个系统的功耗降低有着显著的作用。

在低功耗ASIC设计中,前端的逻辑设计和后端的物理设计结合得越来越密切。系统的低功耗设计必须从设计的各个层次上加以考虑,以实现整体优化设计。在前端逻辑设计中,从分析功耗物理特性入手,进行功耗估计,为低功耗的整体设计提供理论依据,然后在后端的电路实现上加以控制,这样就可以更好地达到降低芯片功耗的目的。而且还可以降低设计成本,缩短设计周期。

本文采用自顶而目的设计原则,从体系结构到电路实现上分层次探讨了时钟芯片的功耗来源,并采取相应的控制手段实现芯片的低功耗设计。

1 时钟电路功耗分析

1.1 CMOS电路功耗分析

对于CMOS集成电路,影响功耗的因素主要包括三个部门:动态功耗、短路功耗和静态功耗。由于动态功耗占CMOS电路总功耗的80%以上,因此在功耗设计上主要考虑如何降低这部分功耗。

动态功耗Pd可用下式表示:

Pd=C L V DD2f0→1 (1)

式中,CL为输出节点的总负载电容;VDD为工作电压,也是CMOS电路的逻辑摆幅;f0→1为开关活性因子。下面就来分析与时钟芯片功耗设计密切相关的两个因素。

1.1.1 功耗与工作电压VDD的关系

image1.jpg

从(1)式中可以看出,降低工作电压会使功耗呈平方律下降,因此绝大多数低功耗设计都首先考虑采用尽可能低的工作电压。但对于确定的工艺,如果电源电压过低,将会导致电路性能下降。当电源电压降低到接近PMOS和NMOS晶体管的阈值电压值之和时,延迟时间急剧增大,器件的工作速度下降,功耗反而增加。

1.1.2 功耗与开关活性因子f0→1的关系

对于CMOS逻辑器件,只有当输出节点出现0到1的逻辑转换时,才从电源吸引能量。因此影响开关活性因子的因素有两个,一个是输入信号变化频率,另一个是电路的逻辑类型、所实现的功能和整个网络的拓扑结构。对于开关活性因子?0→1,可用下式表示:

f0→1=P 0→1 f (2)

式中,P0→1是器件开关的概率,即输入从0到1发生转变的概率,它和组成电路的逻辑类型有关。f为输入信号变化的频率,即器件工作频率。由(2)式可知,器件的开关概率P0→1和工作频率f与动态功耗成正比。

此外,COMS门的充电时间和节点负载电容等都是影响功耗的因素,需要在电路的具体实现中加以控制。

1.2 时钟电路低功耗分析

1.2μmCMOS电路的标准工作电压为5V,这对于工作频率较高的电路而言,功耗是非常大的。为降低芯片的整体功耗,考虑在开关活性因子较高的电路上采用低于给定工作电压的设计。由时钟芯片的工作原理可知,时钟信号发生器是整个芯片中工作频率最高的电路,它包括振荡电路和分频电路两部分。其中,振荡电路的工作频率与外接晶振的频率相同,器件开关因子最高,功耗最大。如果能够降低这部门MOS器件的工作电压,合理地设计主要功耗元件的特性参数,降低工作电流,就可以有效地降低功耗;分频电路,尤其是工作在前面几级的分频电路,器件的开关活性因子也很高。因此在分频电路中,同样采用降低工作电压的方法来降低功耗。通过电路功能分析可知,前面1:8分频的电路的工作频率是最高的,这部分电路的功耗占整个分频电路总功耗的80%左右,因此低功耗设计应以降低这部分电路的功耗为目标。

2 低功耗时钟信号发生器电路设计

低功耗时钟信号发生器总体设计电路图如图1所示。

image2.jpg

以上便是小编此次带来的“芯片设计”的相关内容,通过本文,希望大家对时钟芯片的低功耗设计过程有所了解。最后,十分感谢大家的阅读。

换一批

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