同步设计的5条规则！！

 我在看书的时候看到了针对FPGA和CPLD的数字IC门电路级同步设计的经验总结，拿来共享：


（1）所有数据都要通过组合逻辑和延时单元，典型的延时单元是触发器，这些触发器被一个时钟信号所同步。
（2）延时总是由延时单元来控制，而不是由组合逻辑来控制。
（3）组合逻辑所产生的信号不能在没有通过一个同步延时单元的情况下反馈回同一个逻辑组合。
（4）时钟信号不能被门控，必须直接到达延时单元的时钟输入端，而不经过任何组合逻辑。
（5）数据信号必须只通向组合逻辑或延时单元的数据输入端。

* - 本贴最后修改时间：2004-9-28 17:23:44 修改者：uuu_000
* - 修改原因：忘了说一些事情 ：）