摘要：设计了宽带通用调制器结构，分析了该调制器硬件实现的关键技术，给出了基带脉冲成形数字滤波器、多速率插值的CIC滤波器及时钟信号产生的具体实现方法.利用矢量信号分析仪对调制器进行了测试．测试结果表明,该调制器可产生速率为0.5～50．0MS／s的通用数字调制信号，矢量幅度误差和频谱满足通信标准的要求
关键词：数字调制；成形滤波器；ClC滤波器；调制器
为满足未来宽带无线传输要求和提高无线信道的利用效率，一些学者提出了功率和带宽有效编码调制及传输控制技术，如根据信道条件的变化选择不同的传输速率和调制方式，以获得功率和带宽之间的折衷．传统的调制器采用模拟方法实现多速率多制式，实现电路复杂度高．随着数字信号处理和集成电路技术的发展，在通用的硬件平台上实现多制式多速率的调制信号变得相对简单.
为了满足宽带无线传输的需求和减少硬件复杂度，作者提出了宽带多速率数字调制器的结构和硬件实现方案．实现的调制器符号速率在0．5～50．0 MS／s连续可调，并可通过编程实现多种PSK／QAM调制信号.
1 数字调制器原理及宽带调制器结构
1．1 数字调制器的基本原理
通用的数字调制器的输出信号可表示为
序列；ψo为初始载波相位.
由调制器的基本原理可知，调制信号产生的关键就是根据调制的特点和传输的信息符号以及功率谱要求，产生相应的I(t)和Q(t)基带信号，最后进行正交调制产生输出的射频(或中频)已调信号．
1．2 宽带多速率数字调制器的关键技术
宽带多速率调制器的关键技术有以下内容．
①采用数字方法和统一结构实现宽带调制，最高传输符号速率达到50MS／s由于使用D／A合成基带信号波形，因此，当符号速率达到50MS／s时,为了减小模拟滤波器的复杂度及其对基带模拟信号的影响，D／A的时钟速率至少应该达到200 MHz，从而要求数据的处理速度达到200MS／s．
②数据传输速率越高，对FPGA内部运算单元的要求也越高.为了保证数据和时钟信号传输的完整性，对FPGA内部和D/A的布线要求相对较高．
③符号速率变化范围较大.为了使用同样的模拟滤波器滤除D／A产生的镜像信号，必须采用一定的插值方法对符号速率较低的信号进行插值，使在符号速率较低和较高时输出到D／A的采样速率保持在一定范围内．
④基带时钟速率变化范围大．采用一般的频率合成器很难实现，需要利用高速DDS实现速率变化范围大、频率分辨率高的频率合成器．
1．3 宽带数字调制器的结构
基于以上讨论，作者给出了图1所示的宽带数字调制器结构。输入的比特数据根据调制方式的不同，组合后映射成相应的I(t)，Q(t)值，通过插值成形滤波器进行4倍插值．根据符号速率的高低，分别采用直接(符号速率高于32 MS／s)或经CIC插值(符号速率低于32 MS／s)后输入到高速D／A变换器，经过模拟低通滤波器，产生模拟的I／Q基带信号，最后通过模拟I／Q调制器和功率控制器产生一定功率的中频调制信号．基带时钟保证各个模块正常的工作时序.系统控制器主要用于实现频率合成器的参数编程及调制类型和插值参数的选择。
2 宽带多速率调制器关键技术的实现
2．1 成形滤波器的实现
在实际应用中，实现成形滤波器插值和信号频谱控制，常使用FIR滤波器的冲激响应逼近要求的根升余弦脉冲．滤波器的滚降系数a越小，则需要FIR的阶数也越大；另一方面，采用不同的窗函数对根升余弦脉冲进行截断，对输出信号频谱和EVM也有很大影响.为了兼顾复杂度和带宽效率,选择a=0．35．若只考虑前后8个符号的影响，且每个符号取4个样点，则FIR滤波器阶数为32．由于对每个符号进行4倍插值运算,每个输出样点的计算只用到FIR中的8个系数,因此可将FIR的系数按照每8个构成一个计算符号不同抽样点的FIR滤波器.这样32阶的FIR滤波器可分为4个8阶的子滤波器(filter bank)，与子滤波器1相同，每个子滤波器都是一个8阶FIR滤波器.成形滤波器结构如图2所示，其中子滤波器1的8个系数分别为32阶FIR系数中的g0，g4，g8，g12，g16，g20，g24，g28，子滤波器2的系数为gl，g5，g9，g13，g17，g21，g25，g29，子滤波器3的系数为g2，g6，g10，g14，g18,g22，g26，g30，子滤波器4的系数为g3，g7，gl1，g15，g19，g23，g27，g31.其中的乘法器采用Xilinx公司xc2v1000内部的硬核实现.当输入一个符号映射的I(t)(或Q(t))值时，4个子滤波器分别根据当前输入符号及以前的7个符号的I(t)(或Q(t))值，计算每个符号的4个插值抽样点，这时每个子滤波器的工作频率fc和输入符号速率数值一致，再利用时钟频率为4fc的选择器依次选择不同子滤波器的输出，实现4倍插值.由于运算速度高，在FPGA内部采用流水线加法结构,并进行多级缓冲，保证每级输出数据的稳定性.选择4倍插值的原因是：减小滤波器实现的复杂度．减小CIC通带衰减对信号高频部分的影响，降低模拟滤波器实现的复杂度.
2.2 CIC滤波器的设计与实现
R倍内插的P级CIC滤波器结构如图3所示.
考虑到对旁瓣或邻道至少需要有45 dB抑制，故采用4级CIC滤波器的级联.为了减小CIC滤波器通带衰减对信号的影响，在设计中，需要对成形滤波器参数进行优化,否则会对EVM产生一定的影响．需要说明的是：当调制器的符号速率超过32 MS/s时，CIC滤波器将被旁路，而低于32 MS／s时，利用CIC进行相应内插；CIC滤波器始终工作在输出时钟速率下.为了使其输入速率与成形滤波器输出速率一致，在高速输出时钟电路中进行了选通处理.
2．3 中频信号的产生
中频信号的产生过程见图l，CIC滤波器的输出数据经过高速D／A变换器和模拟滤波器后产生模拟I(t)／Q(t)信号，该信号通过正交调制后产生已调信号，再经过中频带通滤波、放大、衰减控制、再滤波后得到中频输出信号.由于从FPGA内CIC滤波器输出到高速D／A的数据速率较高，需要特别注意传输延迟的影响．同时，要求I／Q支路的模拟滤波器参数尽量一致，滤波器在通带内的群延时波动范围保持在±10 ns之内；走线也尽可能对称，减少由于模拟滤波器不平衡带来的额外影响．为了实现精确的功率控制，采用12 bit串行D／A变换器输出的电压对衰减器进行控制，因此可实现0.1 dB精度的功率控制．考虑到衰减器的非线性，对部分功率点利用查表方法得到功率的控制参数.
2．4 宽带多速率调制器的时钟设计
由于传输速率变化大，用单个PLL和VCO很难得到需要的工作时钟.首先，利用高速DDS-AD9852进行基带时钟合成,再利用FPGA内部的DCM(数字时钟倍频器)进行倍频．AD9852利用30MHz的高稳定度晶振作为参考源，经过其内部倍频器8倍频后作为参考时钟．这样DDS可工作在240MHz时钟下．利用它产生频率在32～50 MHz之间且频率分辨率小于1 Hz的基带时钟，实现输入符号速率1 bit/s步进.AD9852产生一定偏置的正弦波，控制DAC产生偏置电压，再把这两个信号输入到AD9852内高速比较器，得到低电压TTL(LVT)型的基带时钟，其电路原理如图4所示.将AD9852产生的时钟频率设置在32～50 MHz之间，对其进行4倍频得到CIC和D／A的工作时钟；对其分频，得到输入符号时钟和成形滤波后的工作时钟．不同单元需要的时钟都需要相应的驱动或缓冲，以保证与数据同步．
3 宽带多速率调制器性能
根据设计方案，作者实现了宽带多速率通用调制器，并利用RS公司FSQ-26矢量信号分析仪对其进行了测试．该调制器及安捷伦公司E4438C信号发生器产生的QPSK信号的误差矢量幅度(EVM)值如表1所示.
由表1可见，EVM完全满足通信要求．与E4438C在EVM指标上的差别是由于硬件的简化、模拟滤波器设计、电路布线以及工艺的影响所致图5分别给出了16QAM调制500 kS／s、QPSK调制44．736 MS/s符号速率时测试的眼图及其功率谱．经测试，该调制器性能指标达到设计要求，可以广泛应用于卫星通信、数字电视广播等宽带传输领域，具有较高的实用价值．
