摘 要：为了满足计算机能够接收数字视频广播(DVB)内容的需要，针对DVB传输数据量大，实时性要求高的业务特性，提出了一种DVB传输流接收专用芯片的设计。按照自顶向下的设计流程，通过合理划分软硬件结构，围绕高速数据通道的设计，采用流水线结构和链式直接存储器访问(DMA)的方式来提高教据处理速度，并利用理论建模的方法定制链式DMA的参数以及系统缓存大小。实验结果表明：链式DMA策略的硬件带宽达到476．6Mb/s，为传统DMA方式的25倍，有效提高了接收芯片的数据处理能力。该芯片已采用Fujitsu 0．35μm的CMOS工艺流片。
关键词：专用集成电路；数字视频广播；直接存储器访问
近年来，数字电视在全世界范围内得到了推广。计算机与电视是未来家庭中最主要的两种信息获取终端。随着计算机网和广播电视网的融合，两种终端也有融合的趋势，这样就可以利用计算机接收数字视频广播的内容。
数字视频广播(DVB)传输流(TS)接收计算机插卡主要由两块芯片组成：一块完成TS包的过滤和解扰；另一块芯片是完成TS包到PCI总线的传输。文提出了在现场可编程门阵列(FPGA)上完成上述两个功能的方案。
为了提高数据的传输速率和可靠性，降低产品的成本，在此基础上，本文介绍的IP over DVB(简称IPoD)芯片就是利用单块芯片来完成DVB传输流到计算机系统的过滤和传输。
1 软硬件划分策略
根据IP over DVB的标准和MPEG2标准系统层的数据规范，IPoD系统的处理层次由低到高分别为物理接口层、传输流处理层、数据流层和应用层。IPoD是一个软硬件协同的复杂系统，软硬件划分策略是整个系统芯片设汁中很关键的一个步骤，对于系统的整体性能影响巨大。IPoD系统的处理层次和软硬件划分结果如图1所示。
物理接口层完成总线互连，比如Tuner（调谐器）输出的解调后数据与IPoD芯片的连接接口，PCI总线接口等。传输流处理层对DVB的TS包进行处理，包括同步、过滤、解扰等协议处理。以上两层对实时性要求很高，由硬件实现。
数据流层分为两个部分，一部分是基本流数据包的处理，对应MPEG2的音视频数据；另一部分是用于传输信息的数据结构。由于这一层需要处理复杂的数据结构，需要大量的缓冲资源，因此需要软件硬件同时参与处理；同时由于协议处理的速度要求，数据流层也需要芯片内部的处理，所以这一层是软件和硬件接口的层次。最高层应用层完成MPEG2解码和各种数据业务的应用，由软件实现。
2 IPoD芯片硬件结构
IPoD系统硬件的基本结构是基于PCI的内置型计算机插卡，Tuner用来接收天线的数据同时输出TS包，TS数据通过IPoD芯片传送到PCI总线，最终传送到主机。图2是IPoD系统芯片结构。
由图2可以看出，白色矩形区域代表IPoD芯片，宽箭头表示数据通道，窄箭头表示控制通道。数据流是从Tuner到主机的单向流，Tuner接收到天线的数据，经过解调，送入IPoD芯片的Tunet数据接口缓存；然后数据经过包标志(PID)过滤模块，获取需要的TS包；而后数据进入解扰模块，对加扰的TS包进行解扰；经过解扰后的TS包传送到DMA接口，通过DMA控制器的处理，TS包经过PCI核被送到PCI总线上，最终传送到主机的内存中。控制流包括主机对各个硬件模块的控制和各个硬件模块对主机的反馈，因此是双向流。控制流实现的核心是本地总线管理模块，主机可以用发出命令的方式读写PCI总线上的任意地址，PCI核将这一命令传送到芯片内部，再由从模式控制模块把读写命令传送到本地总线管理模块。
2．1 IPoD芯片内部模块
芯片的内部结构由相应的数据通道，控制通道和外围接口构成。主要由以下部分组成：
1)Tuner接口和PID过滤模块
接收并缓存从Tuner进入的数据，用PID过滤电路将输入数据的PID值与过滤表中的数据相比较，保留符合要求的TS包。
2)通用解扰模块
通用解扰模块是按照DVB标准的通用解扰算法设计，输入的加扰数据经过流解密和块解密后从块解密模块输出。
3)PCI核和主从模式控制模块
在IPoD芯片中，集成了Fujitsu公司的PCI核，符合PCl2．2规范。
PCI设备有两种工作模式：主模式和从模式。当IPoD系统工作在主模式下时，主模式控制模块提供DMA控制器和PCI核之间的接口，协助DMA控制器完成DMA传输。PCI核通过主模式控制模块完成PCl的写过程，将数据从芯片送入主机内存。当IPoD系统在从模式下工作时，从模式控制模块提供PCI核和本地逻辑的接口。PCI核通过从模式控制模块可以配置DMA的寄存器，也可以读写本地总线上的各个模块。
4)DMA控制器
DMA控制器与主模式控制器和片内FIFO相连接，提供DMA控制逻辑、寄存器和描述符队列，完成DMA读写。针对高带宽、低延时和大数据量的定长多媒体数据包，设计了基于PCI核的链式DMA控制器，由DMA寄存器，描述符FIFO，DMA状态机和数据通道RAM这4个模块构成。DMA控制器把系统缓存在FIFO中的一个DMA数据包转移到数据通道RAM中，并在主模式下负责把数据通道RAM里的数据包通过PCI总线传送到从设备。
5)本地总线
使用本地总线连接各个模块，便于主机对各个模块的读写。在主机读写芯片内模块时，IPoD芯片作为一个PCI设备工作在从模式，因此对于本地总线来说，主机就是它唯一的主设备，连接的各个模块是从设备，本地总线属于单一总线结构。
6)IPoD芯片的外围接口
IPoD芯片的外围接口主要包括I2C，IC卡和通用输入输出(GPIO)接口。
2．2 IPoD芯片数据通路的设计
计算机系统具有稳定时钟源，而接口芯片与计算机系统连接的部分，通常使用的是信道中产生或者恢复的时钟。两个时钟之间没有确定的相位关系，复杂的接口芯片可能具有多个时钟域，这样主数据通路的可靠传输需要良好的多时钟域设计方法。针对DVB传输流接收系统的特点，提出了以定长包为处理单位、基于多级RAM的乒乓结构的流水线实现。芯片数据通路微结构如图3所示。
这个结构可以视为一个三级流水线，流水线中的数据单位为一个定长的TS包。三级运算单元分别为PID过滤、解扰、PCI的DMA处理。从统计上看每一个时间点上都有3个TS包同时在芯片内被处理，提高了系统的数据吞吐率。对于流水线间的数据缓存，采用了基于多级RAM的乒乓结构，RAM被分割成两个区域，这样可以充分利用双端口RAM提供的数据带宽。
3 IPoD芯片软件结构
IPoD芯片的软件结构分为应用程序和驱动程序，如图4所示。
上层的应用程序是人机交互的窗口，用户通过应用程序设置硬件参数，可以接收文件和播放多媒体。下层的驱动程序是软件与硬件交互的窗口，以读写寄存器的方式直接访问硬件。
4 芯片性能分析和参数选择
4．1 硬件带宽分析
不论是传统DMA传输，还是链式DMA传输，PCI数据总线上的传输过程都可以分为三个时间阶段：申请总线时间、数据传输时间、中断响应时间。传统DMA的中断频率高，传输效率低。假设数据是源源不断的到来，不需要等待数据包。定义符号了Tr为申请总线时间，Tt为数据传输时间，Ti为中断响应时间，L为一个DMA数据包的大小，N为链式DMA数据包的个数，R为平均数据速率。
假设对于相同大小的数据包，Tr、Tt_和Ti 是固定的，那么，传统DMA传输的平均数据速率是
在数据包大小相同的前提下，增加传输数据包的个数N，可以提高数据速率。当N=1时，链式DMA的平均数据速率就和传统DMA一样，当N→∞时，链式DMA的极大数据速率为
这个极大数据速率就是链式DMA的带宽极限。实际IPoD系统中N=64时，Ti=74．4 μs，则由式(2)可得，系统可以达到的硬件带宽是R=476．6 Mb/s，达到传统DMA带宽的25倍。
4．2 链式DMA参数分析
在系统设计中，既要考虑系统的时间效率，又要考虑硬件的空间效率，因此需要合理选择链式DMA的参数L和N的值。定义Rinmax为系统输入的最高数据速率。为保证系统可靠的工作，必须满足以下两个基本条件：
即输入的最高速率要远远小于硬件的极限速率，也要小于硬件的平均速率。对于本系统TS包的峰值速率Rinmax=64 Mb/s，根据测得的典型值：Tt=1．07Lns，Ti=(45 780+420N)ns，Tr=416 ns。由不等式(4)、(5)可以得到：L》29 b，N>3。
4．3 缓存容量分析
对于芯片内部缓存容量大小的设定，一直是个悬而未决的问题。缓存越大，系统的可靠性越好，但同时也带来硬件资源的消耗。
IPoD芯片的数据通道可以看作一个排队体系，DMA控制器看作是服务者，DMA数据包看作是顾客，缓存FIFO为等待室。把这个排队系统看作基本的排队模型——M/M/1(k)，定义业务负载系数
，其中λ<μ，FIFO满的概率(也就是系统的阻塞率)为
对于IPoD芯片，数据包的数据速率64．Mb/s，一个数据包为1．536 kb，链式DMA的硬件带宽R=476．6 Mb/s。假设系统要求阻塞率小于1×10-12，由式(6)得到k>14，那么FIFO的容量至少是15个DMA数据包，即23．040 kb，就可以保证丢包率在1×10-12以下。
5 芯片的结果
设计基于FujitSU 0．35μm CMOS工艺，使用CE61库，6英寸晶园。IPoD芯片的设计规模是189409门，芯片面积为7．95mm×7．95 mm，平均功率为O．653 W。最终得到的版图如图5所示。
6 结 论
本文介绍了DVB传输流接收芯片从协议的功能映射到集成电路的设计和实现。芯片接收Tuner输出的TS包，依据DVB标准，对TS包进行PID过滤，数据解扰，再通过PCI接口以链式DMA的方式传送到计算机主机。通过理论建模定制了链式DMA的参数和系统缓存大小，并验证了功能的正确性。
