随着自动测试设备、电信及网络、计算机及消费电子产品复杂度及系统数据传输率/频率的不断提高，系统需要更加精确的同步，并实现更低的抖动(低于1 ps)。同时，系统对高性价比的电磁干扰(EMI)抑制(采用扩频技术)的要求也越来越高。因此，客户需要用多频率时钟产生器来整合时钟树(晶体、PLL、缓存、I/O)，利用高性能的锁相环(PLL)替代较高频率应用中的传统晶振，使时钟扇出具备灵活的skew，并支持多种I/O(LVDS、PECL、HCSL、HSTL)。此外，客户还需要半定制化时钟和可编程时钟来尽量提升系统性能和设计灵活性。这些应用趋势对时钟产生技术及频率元件提出了更高的要求，市场迫切需要能够满足上述需求的完整时钟树解决方案。
为了迎合时钟市场及时钟产生技术的应用趋势，安森美半导体（ON Semiconductor）利用先进的半导体工艺和模拟技术专长，开发了一系列全硅频率技术产品。这些产品可以在系统中提供犹如心脏有规律的跳动的准确频率，在实现更高性能的同时，简化系统的复杂程度，实现精确的系统同步。
安森美不断开发和拓展完整的时钟解决方案，进一步巩固了其在时钟市场上的技术领导者地位。基于在双极型、CMOS和0.18μm硅锗（SiGe）BiCMOS工艺上先进的锁相环（PLL）电路布局和设计专业技术，安森美25年来一直在最低抖动和skew时钟分配性能方面领先业界。安森美半导体的时间抖动比竞争对手小50%，令系统设计更简易，并消除时间误差。此外，安森美半导体在全球时钟支持（ECL）市场排名第一。
市场研究机构Databeans的调查表明，2007年全球时钟市场收入为16亿美元，预计2007年至2012年总时钟市场年复合增长率（CAGR）将达到11%。安森美半导体标准产品部全球市场营销副总裁麦满权认为，随着市场应用走向融合，硅基时钟和晶振供应商将进行整合，硅基锁相环（PLL）时钟解决方案将继续替代传统晶振（XO）以满足更高频率、复杂度及系统同步对时钟解决方案的要求。
安森美半导体的时钟树解决方案包括时钟产生和时钟支持及分配两大部分。前者包括高性能时钟、时钟模块、灵活的CMOS可编程时钟；后者包括时钟分配、分立式PLL器件、时钟支持逻辑。其中，时钟产生部分是基于PLL的PureEdge™硅频率模块。采用PureEdge™时钟产生模块可以为设计师带来以下优势：替代传统晶振，降低成本，增加灵活性和功能。在晶振方面，可以缩短传统晶振的上市时间，易于获得非标准频率。更重要的是，混合模块中的PLL可以在5 mm×7 mm×1.9 mm陶瓷封装中直接替代晶振模块。这种方式可以提供多种可供选择的频率、多种逻辑系列输出电平(无需电平转换器)，抑制抖动；还可以降低制造成本，提高可靠性。
安森美半导体标准产品部先进逻辑分部总监兼总经理何焘(Dan Huettl)说：“安森美半导体的PLL硅频率技术可以提供极有竞争力的相位噪声和稳定的性能，因此将逐渐替代目前微处理器和采用微控制器的系统中的传统晶振。”他表示，PLL技术还具备许多其他传统晶振所没有的优势，包括设计上的灵活性、可编程能力，有助于降低成本和提高性能。可编程PLL还可以产生多种频率，支持多种接口，所以能以单一IC满足全部时钟树要求，让客户能以单个器件替代多个晶振，实现灵活的设计。此外，它还支持扩频和可编程延迟等新功能。
值得一提的是，除了高性能PureEdge™时钟产生模块为设计人员实现晶振替代和提升灵活性，安森美半导体的可编程时钟以单颗器件替代传统解决方案，为设计人员提供灵活性，并具有一流抖动性能，帮助他们满足设计要求。目前业界用于满足机顶盒等应用复杂时钟要求的解决方案是分产晶体和/或CMOS晶体振荡器。这种解决方案带来许多问题，一是成本高昂，每部机顶盒/数字电视等系统需要采用5至7颗晶体/晶体振荡器，二是占用过多的电路板空间，三是增加了设计复杂度，四是晶体和CMOS晶体振荡器的采购交货周期较长，不利于制造商加快产品上市时间。针对这些问题，安森美半导体推出高性能的可编程时钟乘法器，采用单个多PLL可编程时钟解决方案替代机顶盒、数字电视和其它消费应用中的所有分立晶体和/或CMOS晶体振荡器，产生系统需要的所有频率，帮助减小电路板空间、降低成本及提高设计灵活性。
除了不断推出新产品，安森美半导体也针对不同客户的不同需求进行产品定制化。安森美半导体的新一代产品策略是充分利用在专有组件库、高速PLL设计和微型封装的技术优势，继续开发领先业界的时钟产生和支持产品及逻辑转换器，以业界最完整、抖动最低的时钟树解决方案满足路由器/交换机、光网络/无源光网络(PON)、DSLAM/集成多工器、工作站CPU和存储器时钟分配、网络服务器、存储区域网络(主总线适配器卡、网络卡)、工作站和服务器、机顶盒和数字电视等应用的需求。
