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  • 通过双D触发器设计触摸开关电路

    通过双D触发器设计触摸开关电路

    这是一个用4013组成的触摸开关电路,只要用手触摸一次开关即可接通,再触摸一次开关断开。由于CMOS电路的输入端均为场效应管结构,而场效应管是一种电压控制元件,它有极高的输入阻抗,约几十兆欧。它的输入端几乎不消耗电流,因此只要用手触摸,人体产生的微弱感应电压就足以使电路翻转。电路原理图见图所示。 电路组成,在本电路中 ,U1与R1、C1组成单稳态触发器,用来执行延时和消除触摸时的干扰和抖动。电路输入端第3脚所加的二极管VD1为输入端保护二极管,用来泄放积累的电荷和过高的反向电压。U1接成双稳态触发器形式,用来控制继电器K的接通与断开。 原理简介,当用手触摸4013的第3脚时,人体的感应信号送入U1的CP1端,U1触发翻转,Q1将输出高电平,该高电平一路送入U1的CP2 端,使U1触发翻转,Q2(第13脚)输出高电平,经过R2送入V1的基极,驱动继电器K吸合,LED1点亮,表明开关已经接通。另一路通过电阻R1向电容C1充电,由于电容两端电压不能突变,此时U1的Q1高电平加至R1上的第4脚,使得U1复位,Q1输出恢复为低电平,U1的CP2端(第11脚)也为低电平。C1经过一小段时间充满电后,R1上的第4脚恢复为低电平,U1恢复为稳态,等待下次触发。 由于U1是双稳态触发器,当U1再次被触发时,CP2端(第11脚)将再次输入高电平信号,U1再次翻转,Q2(第13脚)将变为低电平,继电器K断开,LED1熄灭。完成一次开、关转换过程。 实验提示,触摸端可以用导线剥去绝缘皮层后的金属部分代用。由于CMOS集成电路的输入阻抗很高,只需很少的感应电量就能实现触发,因此触摸电路一般都能正常工作。

    时间:2020-05-26 关键词: 触发器 触摸电路

  • 触发器or锁存器的作用

    触发器or锁存器的作用

    现在很多电子器件都会用到触发器和锁存器,触发器or锁存器这是做什么的,有何重要意义呢,不懂的童鞋跟我走一遭就能清楚究竟是做什么的? 锁存器 在实际的数字系统中,通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器.由于触发器内有记忆功能,因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码,所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。锁存器是电平触发的存储单元,数据存储的动作取决于输入时钟(或者使能)信号的电平值,尽当锁存器处于使能状态时,输出才会随着数据输入发生变化。 触发器 触发器是边沿敏感的存储单元,数据存储的动作有某一信号的上升或者下降沿进行同步的。在实际的数字系统中,通常把能够用来存储一组二进制代码的同步时序逻辑电路称为寄存器.由于触发器内有记忆功能,因此利用触发器可以方便地构成寄存器。由于一个触发器能够存储一位二进制码,所以把n个触发器的时钟端口连接起来就能构成一个存储n位二进制码的寄存器。 寄存器用来存放数据的一些小型存储区域,用来暂时存放参与运算的数据和运算结果。其实寄存器就是一种常用的时序逻辑电路,但这种时序逻辑电路只包含存储电路。寄存器的存储电路是由锁存器或触发器构成的,因为一个锁存器或触发器能存储1位二进制数,所以由N个锁存器或触发器可以构成N位寄存器。 触发器是在时钟的沿进行数据的锁存的,而锁存器是用电平使能来锁存数据的。所以触发器的Q输出端在每一个时钟沿都会被更新,而锁存器只能在使能电平有效器件才会被更新。 有一些教科书里的触发器实际是锁存器。在FPGA设计中建议如果不是必须那么应该尽量使用触发器而不是锁存器。 钟控D触发器其实就是D锁存器,边沿D触发器才是真正的D触发器,钟控D触发器在使能情况下输出随输入变化,边沿触发器只有在边沿跳变的情况下输出才变化。两个D锁存器可以构成一个D触发器,归根到底还是dff是边沿触发的,而latch是电平触发的。锁存器的输出对输入透明的,输入是什么,输出就是什么,这就是锁存器不稳定的原因,而触发器是由两个锁存器构成的一个主从触发器,输出对输入是不透明的,必须在时钟的上升/下降沿才会将输入体现到输出,所以能够消除输入的毛刺信号。 触发器与锁存器的比较: 1、latch由电平触发,非同步控制。在使能信号有效时latch相当于通路,在使能信号无效时latch保持输出状态。DFF由时钟沿触发,同步控制。 2、latch对输入电平敏感,受布线延迟影响较大,很难保证输出没有毛刺产生;DFF则不易产生毛刺。 3、如果使用门电路来搭建latch和DFF,则latch消耗的门资源比DFF要少,这是latch比DFF优越的地方。所以,在ASIC中使用 latch的集成度比DFF高,但在FPGA中正好相反,因为FPGA中没有标准的latch单元,但有DFF单元,一个LATCH需要多个LE才能实现。latch是电平触发,相当于有一个使能端,且在激活之后(在使能电平的时候)相当于导线了,随输出而变化。在非使能状态下是保持原来的信号,这就可以看出和flip-flop的差别,其实很多时候latch是不能代替ff的。 4、latch将静态时序分析变得极为复杂。 5、目前latch只在极高端电的路中使用,如intel 的P4等CPU。 FPGA中有latch单元,寄存器单元就可以配置成latch单元,在xilinx v2p的手册将该单元成为register/latch单元,附件是xilinx半个slice的结构图。 一般的设计规则是:在绝大多数设计中避免产生latch。它会让您设计的时序完蛋,并且它的隐蔽性很强,非老手不能查出。latch最大的危害在于不能过滤毛刺。这对于下一级电路是极其危险的。所以,只要能用D触发器的地方,就不用latch。 有些地方没有时钟,也只能用latch了。比如现在用一个clk接到latch的使能端(假设是高电平使能),这样需要的setup时间,就是数据在时钟的下降沿之前需要的时间,但是如果是一个DFF,那么setup时间就是在时钟的上升沿需要的时间。这就说明如果数据晚于控制信号的情况下,只能用latch,这种情况就是,前面所提到的latch timing borrow。基本上相当于借了一个高电平时间。也就是说,latch借的时间也是有限的。 对latch进行STA的分析其实也是可以,但是要对工具相当熟悉才行.不过很容易出错.当前PrimeTime,是支持进行latch分析的.现在一些综合工具内置的STA分析功能也支持,比如RTL compiler, Design Compiler.除了ASIC里可以节省资源以外。latch在同步设计里出现的可能还是挺小的,现在处理过程中大都放在ff里打一下。以上就是触发器和锁存器的工作用途,希望能给大家帮助。

    时间:2020-03-27 关键词: 锁存器 工具 触发器

  • 简述边沿触发器的电路结构和工作原理

    简述边沿触发器的电路结构和工作原理

    触发器是一种时钟控制的记忆元件,触发器具有一个控制输入讯号(CLOCK),CLOCK讯号是触发器只在特定时刻才按输入讯号改变输出状态。若触发器只在时钟由L到H(H到L)的转换时刻接受输入,则称这种触发器是上升沿(下降沿)触发的。? 边沿D触发器也称为维持-阻塞边沿D触发器。负跳沿触发的主从触发器工作时,必须在正跳沿前加入输入信号。如果在CP?高电平期间输入端出现干扰信号,那么就有可能使触发器的状态出错。而边沿触发器允许在CP触发沿来到前一瞬间加入输入信号。这样,输入端受干扰的时间大大缩短,受干扰的可能性就降低了。     ①为阻塞复位线,②为维持复位线,③为维持置位线,④为阻塞置位线。触发器输出为1时,利用维持置位线和阻塞复位线,保持输出不变。触发器输出为0时,利用维持置位线和阻塞复位线,保持输出为复位状态。 边沿触发器的类型很多,有利用CMOS传输门的边沿触发器、维持阻塞型触发器,有利用门电路传输延迟时间的边沿触发器等。不管哪种类型的边沿型触发器,都能实现触发器的次态仅仅取决于CP时钟脉冲的下降沿(或上升沿)到达时刻输入信号的状态,而与其他时刻触发器输入信号的状态无关。因此,边沿型触发器大大提高了工作的可靠性,增强了抗干扰能力。下面利用门电路传输延迟时间的边沿触发器为例,介绍边沿触发器的工作原理。 工作原理? 1)CP=0时,与非门G3和G4封锁,其输出Q3=Q4=1,触发器的状态不变。同时,由于Q3至Q5和Q4至Q6的反馈信号将这两个门打开,因此可接收输入信号D,Q5=D,Q6=Q5=D。?2)当CP由0变1时触发器翻转。这时G3和G4打开,它们的输入Q3和Q4的状态由G5和G6的输出状态决定。Q3=Q5=D,Q4=Q6=D。由基本RS触发器的逻辑功能可知,Q=D。?3)触发器翻转后,在CP=1时输入信号被封锁。这是因为G3和G4打开后,它们的输出Q3和Q4的状态是互补的,即必定有一个是0,若Q3为0,则经G3输出至G5输入的反馈线将G5封锁,即封锁了D通往基本RS?触发器的路径;该反馈线起到了使触发器维持在0状态和阻止触发器变为1状态的作用,故该反馈线称为置0维持线,置1阻塞线。Q4为0时,将G3和G6封锁,D端通往基本RS触发器的路径也被封锁。Q4输出端至G6反馈线起到使触发器维持在1状态的作用,称作置1维持线;Q4输出至G3输入的反馈线起到阻止触发器置0的作用,称为置0阻塞线。因此,该触发器常称为维持-阻塞触发器。总之,该触发器是在CP正跳沿前接受输入信号,正跳沿时触发翻转,正跳沿后输入即被封锁,三步都是在正跳沿后完成,所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。 1、电路结构和工作原理 图1所示为利用门电路传输延迟时间的边沿JK触发器。     图1 边沿JK触发器 由图1可知,该电路由两个与或非门G1、 G2和两个与非门G3、G4组成。其中G1、 G2组成基本RS触发器,G3、G4组成输入控制电路。G3、G4门的传输延迟时间大于基本RS触发器的翻转时间。 当CP=0时,G3、G4门被锁定在高电平,输入信号J、K被封锁,即R=S=1。同时与门A、C被封锁,基本RS触发器通过与门B、D传输。此时由于R=S=1,因此基本RS触发器状态保持不变。即CP=0时,无论输入端J、K状态如何,触发器保持原态不变。 当CP=1时,G3、G4、A、C门均被打开,此时各门电路的输出为     (1) 可见,当CP=1时,不论输入端J、K状态如何,触发器保持原态不变。 当CP的上升沿到达时(CP从0跳转为1的瞬间),门A、C首先被打开,由于G3、G4、传输延迟的存在,输入端J、K的变化不影响G3、G4的输出,S、R仍为1,此时触发器状态仍然保持原态。当延迟过后,触发器仍然保持原态不变,分析过程同CP=1时。因此,当CP为上升沿时触发器保持原态不变。 当CP的下降沿到达时(CP从1跳转为0的瞬间),由于CP直接加在G1、G2和门外侧的两个与门A、C上,门A、C首先被封锁,其外侧的两个与门B、D的输入端S、R则需要经过一个传输延迟时间才能随CP=0而变为1。因此,在S、R没有变为“1”之前,仍然保持CP下降前的值,即   [!--empirenews.page--]   设CP的下降沿到达前,触发器的状态为Qn=0,=1,输入端J=1,K=0,此时G3、G4的输出为S=0,R=1。当CP的下降沿到达的瞬间,G1门的两个与门A、B各有一个输入为零,故此时G1门的输出Qn+1=1。G1门的输出反馈到G2的两个输入上,与门C的两个输入均为“1”,使G2门的输出。G2门的输出又反馈到G1门的输入端。由于G3门的传输延迟时间足够长,可以保证在S消失低电平之前,的低电平已经反馈到了B门的输入端,使G1门的输出仍然保持高电平。当G3、G4门延迟之后,G3、G4被封锁,输入端J、K的变化不再影响输出,其输出S=R=1,因此基本RS触发器保持原态不变。 当输入端J、K取其他状态的值时,其分析方法相同,请读者自行分析。 利用上述分析方法,可以得到图6-2-8 所示边沿型JK触发器的特性表如表1所示。其逻辑图形符号如图2所示。     图2 边沿JK触发器的图形符号     根据触发时刻的不同,边沿型触发器又分为上升沿和下降沿触发器两种类型。如果触发器是在时钟脉冲CP的下降沿触发,即为下降沿边沿触发器,逻辑符号中时钟脉冲CP靠边框处的圆圈表示下降沿触发,符号“》”表示边沿触发类型。如果触发器是在时钟脉冲CP的上升沿触发,即为上升沿边沿触发器,逻辑符号中时钟脉冲CP靠边框处没有圆圈表示上升沿触发。 2、动作特点 从上面的分析可知,边沿触发器的次态仅仅取决于时钟脉冲CP的下降沿(或上升沿)到达时输入端的逻辑状态,而与其他时刻输入端的状态无关。这就是边沿触发器的动作特点。这一特点大大提高了触发器的工作稳定性和抗干扰能力,在数字电路中得到广泛的应用。 例1 在图3所示的下降沿边沿JK触发器电路中,已知时钟脉冲CP的波形和触发器输入端J、K的波形如图3所示。试画出触发器输出端Q的波形。设触发器的初始状态为0。     图3 例1图

    时间:2019-08-27 关键词: 电源技术解析 控制 触发器

  • 触发器分类及JK触发器使用详解

    触发器是具有记忆功能的二进制存储器件,是各种时序逻辑电路的基本器件之一。其结构有同步、主从、维持阻塞等三种电路.触发器按功能可分为RS触发器,JK触发器,D触发器和T触发器等;按电路的触发方式可分为主—从触发器和边沿触发器两大类。 JK触发器是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能,在各类集成触发器中,JK触发器的功能最为齐全。在实际应用中,它不仅有很强的通用性,而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。 JK触发器 逻辑简图如右图所示 JK触发器和触发器中最基本的RS触发器结构相似,其区别在于,RS触发器不允许R与S同时为1,而JK触发器允许J与K同时为1。当J与K同时变为1的同时,输出的值状态会反转。也就是说,原来是0的话,变成1;原来是1的话,变成0。 脉冲工作特性如右图所示该触发器无一次变化现象,输入信号可在CP 触发沿由1变0时刻前加   JK触发器入。由图7.6.1可知,该电路要求J、K信号先于CP 信号触发沿传输到G3、G4的输出端,为此它们的加入时间至少应比CP 的触发沿提前一级与非门的延迟时间。这段时间称为建立时间test。输入信号在负跳变触发沿来到后就不必保持,原因在于即使原来的J、K信号变化,还要经一级与非门的延迟才能传输到G3和G4的输出端,在此之前,触发器已由G12、G13、G22、G23的输出状态和触发器原先的状态决定翻转。所以这种触发器要求输入信号的维持时间极短,从而具有很高的抗干扰能力,且因缩短tCPH 可提高工作速度。 从负跳变触发沿到触发器输出状态稳定,也需要一定的延迟时间tCPL。显然,该延迟时间应大于两级与或非门的延迟时间。即tCPL大于2.8tpd。综上所述,对边沿JK 触发器归纳为以下几点:1.边沿JK 触发器具有置位、复位、保持(记忆)和计数功能; 2.边沿JK 触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生; 3.由于接收输入信号的工作在CP下降沿前完成,在下降沿触发翻转,在下降沿后触发器被封锁,所以不存在一次变化的现象,抗干扰性能好,工作速度快。 主从JK 触发器电路结构主从JK 触发器是在主从RS触发器的基础上组成的,如图7.5.1所示。 在主从   JK触发器电路图RS触发器的R端和S端分别增加一个两输入端的与门G11和G10,将Q端和输入端经与门输出为原S端,输入端称为J端,将Q端与输入端经与门输出为原R端,输入端称为K端。工作原理由上面的电路可得到S=JQ,R=KQ。代入主从RS触发器的特征方程得到:当J=1,K=0时,Qn+1=1;J=0,K=1时,Qn+1=0;J=K=0时,Qn+1=Qn;J=K=1时,Qn+1=~Qn;由以上分析,主从JK 触发器没有约束条件。 在J=K=1时,每输入一个时钟脉冲,触发器翻转一次。触发器的这种工作状态称为计数状态,由触发器翻转的次数可以计算出输入时钟脉冲的个数。工作特性建立时间:是指输入信号应先于CP信号到达的时间,用tset表示。由图7.5.5可知,J、K信号只要不迟于CP信号到达即可,因此有tset=0。保持时间:为保证触发器可靠翻转,输入信号需要保持一定的时间。保持时间用tH表示。如果要求 CP=1期间J、K的状态保持不变,而CP=1的时间为tWH,则应满足:tH≥tWH。传输延迟时间:若将从CP下降沿开始到输出端新状态稳定地建立起来的这段时间定义为传输时间,则有:tPLH=3tpd tPHL=4tpd 最高时钟频率:因为主从触发器都是由   JK触发器电路图两个同步RS 触发器组成的,所以由同步RS触发器的动态特性可知 ,为保证主触发器的可靠翻转,CP高电平的持续时间tWH应大于3tpd。同理,为保证从触发器能可靠地翻转, CP低电平的持续时间tWL也应大于3tpd。因此,时钟信号的最小周期为:Tc(min)≥6tpd 最高时钟频率fc(max)≤1/6tpd。如果把图7.5.5的J、K触发器接成T触发器使用(即将J和K相连后接至高电平),则最高时钟频率还要低一些。因为从CP的下降沿开始到输出端的新状态稳定建立所需要的时间为tPHL≥4tpd,如果CP信号的占空比为50%,那么CP信号的最高频率只能达到fc(max)=1/2tPHL=1/8tpd。 带清零功能的主从下降沿触发JK触发器若 Reset=0时:J=1,K=0时,Qn+1=1;J=0,K=1时,Qn+1=0;J=K=0时,Qn+1=Qn;J=K=1时,Qn+1=Qn;   带清零功能的主从下降沿JK触发器若 Reset=1时:不论J、K与Qn的值,Qn+1=0。 集成触发器集成JK触发器的产品较多,以下介绍一种比较典型的高速CMOS双JK触发器HC76。该触发器内含两个相同的JK触发器,它们都带有预置和清零输入,属于负跳沿触发的边沿触发器,其逻辑符号和引脚分布如下图7.5.6 所示。其功能表如表7.5.1所示。如果在一片集成器件中有多个触发器,通常在符号前面(或后面)加上数字,以表示不同触发器的输入、输出信号,比如C1与1J、1K同属一个触发器。 综上所述对主从JK 触发器归纳为以下几点:1.主从JK触发器具有置位、复位、保持(记忆)和计数功能;2.主从JK触发器属于脉冲触发方式,触发翻转只在时钟脉冲的负跳变沿发生;3.不存在约束条件,但存在一次变化现象。 JK触发器电路图4.产生一次变化的原因是因为在CP=1期间,主触发器一直在接收数据,但主触发器在某些条件下(Q=0,CP=1期间J端出现正跳沿干扰或Q=1,CP=1期间K端出现正跳沿干扰),不能完全随输入信号的变化而发生相应的变化,以至影响从触发器 状态与输入信号的不对应。 分立元件构成的触发器两个PNP三极管(上拉管)并联构成二输入与非门电路,三个PNP三极管并联则构成三输入与非门电路。每个按键按下时提供高电平,松开时提供低电平。CLK按下时主触发器工作,松开时从触发器工作。 目前我国生产的TTL集成触发器主要有边沿D触发器,边沿JK触发器与主—从JK触发器等。利用这些触发器可以转换成其他功能的触发器,但转换成的触发器其触发方式并不改变。例如由边沿变换来的仍是边沿触发方式的触发器。

    时间:2019-07-19 关键词: 触发器 jk触发器 存储器件

  • FPGA建立时间和保持时间详解

    FPGA建立时间和保持时间详解

    时钟是FPGA设计中最重要的信号,FPGA系统内大部分器件的动作都是在时钟的上升沿或者下降沿进行。无论是在输入,输出或是寄存器与寄存器之间,只要设计到时钟上升沿或者下降沿的采样,就会提到建立时间(setup TIme) 和保持时间(hold TIme) 。 建立时间(Tsu:set up TIme)是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器;保持时间(Th:hold TIme)是指数据稳定后保持的时间,如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。 建立时间和保持时间这两个指标说明器件本身不是理想的(有时延等),正是这个不理想的特性,限制了FPGA的时钟工作频率。 首先我们都知道setup TIme 和holdup time是由器件决定的,并不是说可以随着你FPGA设计的改变而改变。那么FPGA时钟频率是怎么计算的呢,在不考虑时钟延时抖动等条件下,一个信号从触发器的D端到Q端的延时假设是Tcd,从Q端出来之后会经过组合电路延时,这里注意即使没有组合电路,就单单经过导线也是有延时的,这个延时称作Tdelay,经过这个延时之后,信号将要去下一个触发器,而且必须要满足触发器的建立时间tsetup,不然时钟无法采样到稳定的数据。     所以这三个时间加起来应该比时钟周期要小,否则数据无法打入下一个触发器,那就会进入亚稳态。Tcd+Tdelay+Tsetup 至于FPGA时钟频率与holdup time的关系,具体做设计的时候还是需要满足Tcd+Tdelay+TsetupTholdup,也就是说Tholdup 决定了最短路径的下限,也就是说组合逻辑是不能太大也不能太小的。这就是hold time 能起作用的地方吧。其实一般都能满足保持时间,一般只要考虑都是要满足建立时间。 建立时间与保持时间的简单示意图如下图1所示,在图1中我们看到clk_r3的前后各有一条虚线,前一条虚线(最左边的虚线,左边代表出现时间早,与modelsim仿真时信号依次从左往右出现)到clk_r3上升沿的这段时间即为建立时间,clk_r3上升沿到后一条虚线(最右边的虚线)的这段时间即为保持时间。 前面对建立时间和保持时间下定义时提到过,在这段时间内不能够有数据的变化,数据必须保持稳定。而在这个波形中,也确实没有看到在建立时间和保持时间内,reg3in的数据有任何的变化,因此我们可以稳定的将reg3in的数据锁存到reg3的输出reg3out中。 同样的一些信号,但我们发现reg3in在clk_r3的建立时间内发生了变化,这带来的后果就是clk_r3上升沿锁存到的reg3in数据不确定,那么随后的reg3out值也会处于一个不确定状态。比如第一个时钟周期,原本reg3in应该是稳定的低电平,但是由于整个路径上的延时时间(Tcd+Tdelay)过长,导致了reg3in在clk_r3的建立时间内数据还未能稳定下来,在建立时间内信号出现了电平从高到低的变化,即不稳定的状态,那么导致的后果就是reg3out的最终输出不是确定的状态,很可能是忽高忽低的亚稳态,而不是原本期望的低电平。 我们再来看看保持时间违规的情况,这次是数据传输得太快了(不满足Tcd+Tdelay>Tholdup,也就是Tcd+Tdelay时延太小),原本应该下一个时钟周期到达clk_r3的数据竟然在clk_r3的前一个时钟周期的保持时间还未过去就来到了。因此,它出现的最终危害也是后端输出的reg3out处于不确定的状态。

    时间:2019-07-15 关键词: FPGA 电源技术解析 触发器

  • CMOS传输门的边沿触发器电路结构及工作原理

    CMOS传输门的边沿触发器电路结构及工作原理

    CMOS D触发器足主-从结构形式的一种边沿触发器,CMOS T型触发器、JK触发器、计数单元、移位单元和各种时序电路都由其组成,因此仪以CMOS D触发器为例进行说明。     图1是用CMOS传输门和反相器构成的D触发器,反相器G1、G2和传输门TG1、TG2组成了主触发器,反相器G3、G4和传输门TG3、TG4组成了从触发器。TG1和TG3分别为主触发器和从触发器的输入控制门。反相器G5、G6对时钟输入信号CP进行反相及缓冲,其输出CP和CP′作为传输门的控制信号。根据CMOS传输门的工作原理和图中控制信号的极性标注可知,当传输门TG1、TG4导通时,TG2、TG3截止;反之,当TG1、TG4截止时,TG2、TG3导通。 当CP′=0,CP′=1时,TG1导通,TG2截止,D端输入信号送人主触发器中,使Q′=D,Q′=D,但这时主触发器尚未形成反馈连接,不能自行保持。Q′、Q′跟随D端的状态变化;同时,由于TG3截止,TG4导通,所以从触发器形成反馈连接,维持原状态不变,而且它与主触发器的联系被TG3切断。     当CP′的上升沿到达(即CP′跳变为1,CP′下降为0)时,TG1截止,TG2导通,切断了D信号的输入,由于G1的输入电容存储效应,G1输入端电压不会立即消失,于是Q′、Q′在TG1截止前的状态被保存下来;同时由于TG3导通、TG4截止,主触发器的状态通过TG3和G3送到了输出端,使Q=Q′=D(CP上升沿到达时D的状态),而Q=Q′=D。 在CP′=1,CP′=0期间,Q=Q′=D,Q=Q′=D的状态一直不会改变,直到CP′下降沿到达时(即CP′跳变为0,CP′跳变为1),TG2、TG3又截止,TG1、TG4又导通,主触发器又开始接收D端新数据,从触发器维持已转换后的状态。 可见,这种触发器的动作特点是输出端的状态转换发生在CP′的上升沿,而且触发器所保持的状态仅仅取决于CP′上升沿到达时的输入状态。正因为触发器输出端状态的转换发生在CP′的上升沿(即CP的上升沿),所以这是一个CP上升沿触发的边沿触发器,CP上升沿为有效触发沿,或称CP上升沿为有效沿(下降沿为无效沿)。若将四个传输门的控制信号CP′和CP′极性都换成相反的状态,则CP下降沿为有效沿,而上升沿为无效沿。下面以CP上升沿为有效触发沿进行分析。 1、电路结构   [!--empirenews.page--]   2、工作原理     (1)CP=0, =1时:TG1导通,TG2截止,TG3截止,TG4导通     Q/随D变化: TG3截止,则:         从触发器保持 (2)CP:0→1,TG1截止,TG2导通,TG3导通,TG4截止 由于G1的电荷存储效应,G1输入端的电压不会立刻消失,Q/在TG1切断前的状态得到保存。     即CP上升沿到达时D的状态 3、动作特点: 输出端状态的转换发生在CP上升沿,触发器所保存下来的状态仅取决于CP上升沿到达时的输入状态。 输入信号为单端D,所以也叫D触发器     CMOS传输门的边沿触发器电路结构及工作原理 P199 ,带异步置位、复位端的 CMOS 边沿触发器。  

    时间:2019-07-15 关键词: 电源技术解析 控制 触发器

  • FPGA建立时间和保持时间详解

    FPGA建立时间和保持时间详解

    时钟是FPGA设计中最重要的信号,FPGA系统内大部分器件的动作都是在时钟的上升沿或者下降沿进行。无论是在输入,输出或是寄存器与寄存器之间,只要设计到时钟上升沿或者下降沿的采样,就会提到建立时间(setup TIme) 和保持时间(hold TIme) 。 建立时间(Tsu:set up TIme)是指在时钟沿到来之前数据从不稳定到稳定所需的时间,如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳定的打入触发器;保持时间(Th:hold TIme)是指数据稳定后保持的时间,如果保持时间不满足要求那么数据同样也不能被稳定的打入触发器。 建立时间和保持时间这两个指标说明器件本身不是理想的(有时延等),正是这个不理想的特性,限制了FPGA的时钟工作频率。 首先我们都知道setup TIme 和holdup time是由器件决定的,并不是说可以随着你FPGA设计的改变而改变。那么FPGA时钟频率是怎么计算的呢,在不考虑时钟延时抖动等条件下,一个信号从触发器的D端到Q端的延时假设是Tcd,从Q端出来之后会经过组合电路延时,这里注意即使没有组合电路,就单单经过导线也是有延时的,这个延时称作Tdelay,经过这个延时之后,信号将要去下一个触发器,而且必须要满足触发器的建立时间tsetup,不然时钟无法采样到稳定的数据。     所以这三个时间加起来应该比时钟周期要小,否则数据无法打入下一个触发器,那就会进入亚稳态。Tcd+Tdelay+Tsetup 至于FPGA时钟频率与holdup time的关系,具体做设计的时候还是需要满足Tcd+Tdelay+TsetupTholdup,也就是说Tholdup 决定了最短路径的下限,也就是说组合逻辑是不能太大也不能太小的。这就是hold time 能起作用的地方吧。其实一般都能满足保持时间,一般只要考虑都是要满足建立时间。 建立时间与保持时间的简单示意图如下图1所示,在图1中我们看到clk_r3的前后各有一条虚线,前一条虚线(最左边的虚线,左边代表出现时间早,与modelsim仿真时信号依次从左往右出现)到clk_r3上升沿的这段时间即为建立时间,clk_r3上升沿到后一条虚线(最右边的虚线)的这段时间即为保持时间。 前面对建立时间和保持时间下定义时提到过,在这段时间内不能够有数据的变化,数据必须保持稳定。而在这个波形中,也确实没有看到在建立时间和保持时间内,reg3in的数据有任何的变化,因此我们可以稳定的将reg3in的数据锁存到reg3的输出reg3out中。 同样的一些信号,但我们发现reg3in在clk_r3的建立时间内发生了变化,这带来的后果就是clk_r3上升沿锁存到的reg3in数据不确定,那么随后的reg3out值也会处于一个不确定状态。比如第一个时钟周期,原本reg3in应该是稳定的低电平,但是由于整个路径上的延时时间(Tcd+Tdelay)过长,导致了reg3in在clk_r3的建立时间内数据还未能稳定下来,在建立时间内信号出现了电平从高到低的变化,即不稳定的状态,那么导致的后果就是reg3out的最终输出不是确定的状态,很可能是忽高忽低的亚稳态,而不是原本期望的低电平。 我们再来看看保持时间违规的情况,这次是数据传输得太快了(不满足Tcd+Tdelay>Tholdup,也就是Tcd+Tdelay时延太小),原本应该下一个时钟周期到达clk_r3的数据竟然在clk_r3的前一个时钟周期的保持时间还未过去就来到了。因此,它出现的最终危害也是后端输出的reg3out处于不确定的状态。

    时间:2019-06-20 关键词: FPGA 电源技术解析 触发器

  • 基于数字触发器的电源设计

    基于数字触发器的电源设计

    摘 要: 介绍了一种以51系列单片机为核心,以晶闸管为开关器件,输出电压连续可调的直流电源的硬件结构和软件流程。该系统目前已应用在某高校船舶电站模拟实验室,运行效果良好。关键词: 数字触发器;晶闸管;单片机;连续可调 电源技术发展到今天,已融汇了电子、功率集成、自动控制、计算机等多领域的技术[1-3]。早期的线性电源输出可调范围窄,应用范围受到很大的限制,自从20世纪80年代以来,开关电源以其体积小、重量轻、效率高等优点,在邮电通信、军事装备、交通设施等领域得到广泛应用[4]。本文介绍一种以单片机为核心,设计数字触发器以触发晶闸管,通过晶闸管的开通与关断实现电源电压的变化[5],最终实现输出电压连续可调的直流电源。该电源充分利用了单片机的强大功能,顺应了目前国外直流电源朝着数字化发展的趋势,满足输出电压宽范围、可调的要求,并且该电源在软件和硬件上都有很大的扩展空间,在本电源的基础上稍做变动,就可以应用在许多领域中。1 可调直流电源的硬件设计 可调直流电源的硬件原理框图如图1所示。系统硬件部分包括单片机模块、按键设定电压模块、三项半控桥、数字触发模块、数据采集模块、报警模块和显示模块。1.1 单片机模块 从经济、实用角度考虑,系统采用AT89S51单片机,它是整个系统的控制核心,对所采集的数据进行处理,并且针对不同的需求向其他模块发出控制信号和指示信号。应用AT89S51实现数字触发器的设计,实现对三相半控桥中三个晶闸管的轮流触发。1.2 三相半控桥 由于系统变压器采用Δ/Y接法,所以本设计采用由晶闸管和二极管组成的三相半控桥。为了保证电路的可靠运转,对晶闸管的选择留有充分合理的裕量。电路中均考虑了过电压、过电流情况下电路的保护问题。由于电容两端电压不能突变,所以在晶闸管两端加阻容元件,进行过电压保护。在三相中通过接快速熔断器实现过电流保护。三相半控桥电路如图2所示。

    时间:2019-04-23 关键词: 数字 嵌入式开发 电源 触发器

  • 感应加热电源数字移相触发器设计

    感应加热电源数字移相触发器设计

    摘 要: 用数字触发器的设计思想设计其硬件结构并对软件算法进行了改进。改进后的数字移相触发器简单可靠,产生脉冲的对称性好,抗干扰能力强,能够保证捕获到每一个换相区并及时触发。关键词: 晶闸管; 整流; 调功 目前,国内大容量全固态感应加热电源非常缺乏,中频及超音频感应加热电源研制水平还比较底。其电路大多采用模拟控制电路,其中整流桥移相触发电路通常采用模拟型锯齿波增益可调电路,逆变输出负载端多采用CD4046进行模拟控制。本文设计了一套感应加热电源中三相整流桥的数字移相触发器。1 问题描述 三相整流桥的电路结构如图1所示。 在电力电子中,通常将三相电的一个周期分为6个触发换相区[1,4]。整流桥采用晶闸管,晶闸管是可控开关器件,开通晶闸管必须具备两个条件:(1)阳极和阴极之间外加正向电压;(2)门极(控制极)与阴极之间被施加触发脉冲。调整触发延迟角θ即可实现对整流输出功率的控制。2 算法基本思想及改进策略 在模拟型移相触发器中,触发脉冲的延迟通过改变锯齿波的斜率实现。通过增益调节实现对锯齿波斜率的改变,从而达到移相的目的。本文设计的数字触发器通过改变计数脉冲频率的方法来实现移相。 本文采用VHDL语言进行算法编程[2],控制器采用Altera公司EP2C5T144C8。整个方案硬件分为:同步电路[3]、反馈环节、驱动部分。A、B、C三相的同步电路结构相同。同步电路[3]结构如图2所示。 同步电路由低通滤波器和限流电阻组成。由于低通滤波器的存在,会导致三相电的相移,由于后级每一个光耦的输入都是两路同步电路的输入。因此低通滤波器导致的相移可以抵消。要合理选择同步电路的参数,尤其是电容的参数,电容不易过大。电阻的选择要考虑与后端光耦的匹配。同步信号经过光耦隔离转换为数字信号后送入FPGA。 由于FPGA的IO标准是3.3 V,因此要驱动晶闸管还需要进行放大处理。本电源中采用脉冲变压器。感应加热电源负载部分的IGBT逆变桥由DSP控制,DSP采用TMS320F2812,DSP控制IGBT逆变桥跟踪负载上的信号频率,监测IGBT的温度,根据IGBT的温度通过反馈环节给前端FPGA一个可控频率方波,从而确定移相角的大小,构成闭环系统。可控频率方波则直接决定着移相角的大小。2.1 算法介绍[3] 三相整流桥调功算法部分可以分为同步信号预处理、移相模块、脉冲配置模块三部分。 6路同步信号经过光耦隔离后转换为方波送入FPGA芯片内,由于光耦固有延迟的存在,所以光耦输出的方波信号边沿变化缓慢,如图3所示。 由于同为两相电压产生的两路同步信号,频率、幅度相同,相位差半个周期。为了节省芯片资源,可将同两相电压产生的两路同步信号进行异或处理,异或处理之前要对两路同步信号进行“打拍”处理,两路同步信号“打拍“的次数决定着负脉冲的宽度,仿真波形如图4所示。plusea0与plusea1打拍后,作异或运算及仿真结果。 移相模块电路结构如图5所示。移相触发模块由T触发器、两个逻辑门和计数器组成。当计数器输入由‘0’变成‘1’时,计数器开始计数。当计数溢出时,送出窄脉冲进位信号导致T触发器输出高电平,从而实现对计数器的复位,等待下一个脉冲到来时重新计数,实现了循环计数自动清零功能。 经过移相仿真后波形如图6所示。相位移动角度为θ,相位移动的参考基准是异或门的负脉冲,即得到的触发时刻是相对于同步信号延迟θ角后的时刻。 三相电的一个周期包含6个换相区,若晶闸管脉冲触发模块采用单脉冲触发,经实验发现,当电网电压波动时,会出现漏触发现象。2.2 改进策略 本算法中脉冲触发模块的设计由触发相区判断单元和触发脉冲单元两部分构成。判断单元的作用是根据前级电路触发器输出的6路提示信号(如图7中q1~q6),判断当前移相角所应对应的换相区间。脉冲触发单元是根据判断单元结果决定所需要触发的晶闸管对。 本算法中采取锁相环倍频措施,将脉冲触发模块的同步时钟在系统时钟基础之上进行倍频处理,本系统中主时钟为20 MHz,脉冲触发模块同步时钟倍频至100 MHz,算法中采用多脉冲连续触发的方式,即换相触发时刻到来时,由触发脉冲单元在高频时钟的同步下,连续触发相应的晶闸管,确保不出现漏触发现象。仿真波形如图7所示。 触发脉冲单元根据判断单元送出的6路当前触发提示信号,对应相应的晶闸管进行连续触发。脉冲触发单元输出的六位信号经过脉冲变压器分别对应触发图1所示晶闸管的标号。3 实验结果 从仿真结果看:触发脉冲稳定连续,能够满足使用要求。采用双通示波器能够清晰地看到对应的两个触发脉冲(实验中采用的示波器是Agilent DSO3062A)。通过仿真和相应波形测试证明:该数字触发器简单可靠,产生的脉冲稳定、连续、抗干扰能力强。本系统正应用于200 kW大功率感应加热电源的三相全控整流桥。参考文献[1] 陈坚. 电力电子技术[M]. 北京:高等教育出版社,2002.[2] 潘松,黄继业.EDA技术实用教程[M].北京:科学出版社, 2006.[3] 张均华,肖国春. 基于CPLD的三相晶闸管数字移相触发器设计[J]. 工业加热,2004,33(5):45-47.[4] 许静.感应加热电源数字控制技术研究[D].杭州:浙江大学硕士学位论文,2002.

    时间:2019-04-23 关键词: 数字 嵌入式开发 电源 感应 触发器

  • 用Dialog GreenPAK CMIC快速完成智能自动垃圾桶设计

    家居生活中的几乎每一种设备都在经历自动化和智能化的创新。顺应这一趋势,本文将介绍如何创建一个智能垃圾桶设计,当有人接近垃圾桶时会自动打开,并在人离开时自动关闭。这个设计不需要用户触碰垃圾桶。该系统还配备了特殊的按钮来校准距离:用户可以选择垃圾桶感应的距离为20厘米、40厘米或60厘米。该设计通过使用一颗Dialog SLG46140V CMIC、一个伺服电机和一个超声波传感器实现。 我们为这个项目选择了SLG46140,因为它包含了有效执行所有系统功能的合适元素。该IC以脉冲的形式接收来自超声波传感器的信号,其中触发器和接收信号之间的延迟时间表示声音信号移动和从对面物体回弹所需的时间。然后,该IC将时间延迟与距离进行关联;然后,相对于所选择的距离阈值测量该距离。如果满足阈值,则生成合适的PWM信号并发送到伺服电机,使其旋转90º从而打开垃圾桶盖。当用户离开垃圾桶时,该IC从超声波传感器接收新值,生成新的PWM信号,使电机反向旋转90°,从而关闭桶盖。     图1: 电路框图 SLG46140 GreenPAK是一款小型IC,包含很多不同的可配置组件。可以在几分钟内对该IC完成配置实现这个应用,它将能执行所有系统功能,而无需使用微控制器或类似的处理器件。此外,GreenPAK的低功耗性能可以节省电池使用,这使自动垃圾桶传感器对客户更具吸引力。 我们用了一个小型伺服电机(SG90)来创建项目原型设计,这对小型垃圾桶很方便。在选择伺服电机的时候,应检查其扭矩并确保能够正确打开垃圾捅盖。该项目已通过实际原型进行测试和实现。 GreenPAK设计 该设计包括两个基本部分:第一部分用于接收来自超声波传感器的信号,并将其与距离进行关联。 第二部分负责生成PWM信号以旋转伺服电机。 超声波传感器控制设计 我们在这个项目中使用的传感器是HC-SR04超声波传感器模块。该传感器有四个引脚。GND和VCC引脚为传感器提供电源,TRIG和ECHO引脚控制滤波后的超声波信号。如果我们在TRIG引脚上施加高信号至少10us(微秒),传感器将发送频率为40 kHz的8周期超声波发射脉冲串。如果有物体面向传感器,超声波将反弹并被传感器接收。然后,传感器将在ECHO引脚上输出一个高信号,其周期等于脉冲发送和接收之间的延迟。 根据传感器的数据表,距离可以通过以下公式计算: 时间=回波脉冲宽度(微秒) 距离(以cm为单位)=时间 / 58 或者你可以利用声速(340米/秒)并使用等式: 距离=速度x时间 请注意,我们从传感器接收的时间是声音信号接收和反弹所需的时间。因此距离值加倍,我们需要将时间除以2才能得到正确的距离。 GreenPAK中的Pin3已配置为输出,连接到HC-SRO4的TRIG引脚。CNT2和CNT3每20ms生成一个10us脉冲,发送到Pin3。 CNT2已配置为“延迟”,计数器数据等于270。延迟在来自P DLY的下降沿触发。CNT3负责每10ms生成一个脉冲,其计数器数据为249。 CNT3输出连接到DFF0,已与P DLY一起用作分频器,每20ms触发一次CNT2。 Pin4配置为输入,连接到超声波传感器的ECHO引脚。Pin4的输入信号传递至2-bit LUT0和CNT0;两者都用于计算脉冲宽度,来与所选阈值进行比较。 CNT0被配置为上升沿延迟,计数器数据等于26。该延迟时间等于1.14ms,对应于20cm的距离。 因此,CNT0将为每个20cm距离增量输出一个脉冲,根据来自传感器的ECHO脉冲持续时间计算。 管道延迟块用于计算来自CNT0的一个、两个或三个脉冲。“1 Pipe Out”与20cm距离标记相关联,“Out1”与40cm距离标记相关联,“Out0”与60cm距离标记相关联。 来自管道延迟块的信号传递至4-bit LUT0和3-bit LUT0,以与DFF1、DFF2和DFF5输出进行比较。 如果管道延迟的有效输出与用户选择的值匹配,则高信号产生并存储在DFF3中。 Pin5连接到一个按钮,该按钮通过为由DFF1、DFF2和DFF5组成的3-bit移位寄存器提供时钟,来循环设备的距离灵敏度。DFF输出连接到Pin9、Pin10和Pin11,这几个引脚都配置为输出。这些DFF负责保存用户选择的选项,输出可以发送到LED以示意当前设置。 Pin6将切换反相DFF4,它负责激活或停用系统。DFF4的输出传递至2-L2和2-L3。 Pin5和Pin6均采用外部滤波器去抖,因为我们的设计使用了SLG46140中的所有CNT / DLY模块。 3-L1配置为反相器,转换来自Pin4的信号。反相器的输出连接到DFF3的CK输入。当传感器开始新的运行周期时,此连接使DFF3能够保持位于“D”输入的值。 伺服电机控制设计 在这部分设计中,将生成合适的PWM信号以旋转伺服电机臂,从而根据距离计算打开和关闭垃圾桶盖。 伺服电机的旋转角度由PWM信号决定。在本项目中,我们将使用Tower Pro SG90,它能够旋转到几乎180°(每侧90°)。 旋转角度通过提供给电机控制输入的PWM信号来延展。如果每个PWM脉冲宽度为1.5ms,则电机位于中间(角度0°);如果脉冲宽度等于2ms,则电机位于90°;如果脉冲宽度等于1ms,则电机位于-90°。在这个项目中,当传感器未在指定范围内监测到物体时,电机应定位在0°;当物体接近垃圾桶时,电机将旋转至约90°角。 当系统检测到垃圾桶附近有物体时,DFF3输出从低切换到高;命名为“检测到物体”的信号传递至CNT1的“DLY IN”输入。CNT1配置为双边延迟,用于防止噪音或传感器前方任何快速移动导致打开垃圾桶。 这样的话,除非物体在垃圾桶前停留半秒以上,否则垃圾桶盖不会打开。 CNT1的计数器数据为193,等于500ms。CNT1的输出连接到PWM0的“MTRX sel#1”和“MTRX sel#0”输入。PWM0负责生成伺服电机的最终PWM信号;由于我们从“IN +”列表中选择了“通过矩阵选择的寄存器”,因此生成的脉冲的宽度将对应于先前存储在该块的内部寄存器中的值。我们在寄存器1中存储了值24,在寄存器2中存储了值52。     图2: GreenPAK设计     图3: 顶层电路图     图4: 自动垃圾桶原型 总结 在本项目中我们创建了一个智能垃圾桶,当有人靠近它时自动打开,并在人离开时自动关闭。 系统的所有控制功能,包括从超声波传感器接收信号,和为伺服电机生成合适的信号,都是通过单个小型Dialog GreenPAK CMIC实现,它能有效地执行各项功能。

    时间:2019-04-09 关键词: 超声波传感器 触发器 自动垃圾桶

  • 积分型单稳态触发器电路

    积分型单稳态触发器电路

    ;;;; 图6-115所示是采用TTL与非门W25Q16BVSSIG构成的积分型单稳态触发器电路。电路中,逻辑门A是非门电路,逻辑门B是两个输入端的与非门。M是输入触发脉冲信号,砜是输出信号。由于这一电路中的电阻R1和电容Cl接成积分电路的形式,所以称为积分型单稳态触发器电路。积分型单稳态触发器电路的触发信号为正脉冲触发,这一点与微分型单稳态触发器电路不同。;;;;;;;;;; ;;;;; ;;; 单稳态触发器电路;;; 在这一电路中,要求输入触发脉;中的宽度比较宽,要大干输出信号乩的脉冲宽度。这一电路的工作原理要分成下列几种情况进行。;;; 电路稳态分析。当输入触发脉冲没有来时,输入信号U为低电平,这样非门A输出高电平。由于U‘为低电平,加到与非门B的一个输入端,使与非门B输出高电平,乩为高电平。如果没有有效的输入触发信号,电路将保持这一稳态。;;;;;;;;;;;;; ;;; 在这一稳态时,由于非门A输出的高电平通过电阻Rl对电容C1充电,其充电回路是:非门A输出端-÷Rl-*Cl-}地端,如图6-116所示。在Cl上充到上正下负电压,充电结束后,使与非门B的一个输入端为高电平。

    时间:2019-02-25 关键词: 电路设计 电路 稳态 积分 触发器

  • IC设计常见的异步电路处理故障

    IC设计常见的异步电路处理故障

    0.引言 大四保研到实验室正好碰到师兄师姐们找工作,听到的一些面试常问的内容就是“跨时钟域”、”异步处理“、”异步FIFO“等。然而我看的一些经典的书籍都是这样说的”异步电路很难设计,最好全部使用同步技术进行设计,所有寄存器器使用一个全局时钟驱动“。可在实际项目中,我又发现现代芯片设计中很难只使用一个时钟,时钟分频逻辑、时钟选择多路器,除了多时钟,有时还必须在两个不同的时钟间传递数据。也就是异步电路处理问题(两个没有特定关系的时钟传递数据被认为是异步的)。”异步电路很复杂“会有很多设计的不确定性。 1.亚稳态 时序逻辑中大量使用D触发器,D触发器的一般结构是:两个串联的反相器加两个传输门构成锁存器,两个锁存器串联构成D触发器。D触发器是一种双稳态电路,两个稳定状态”1“、”0“。两个反向器构成的反馈回路可能会产生亚稳态。     图 1-1 两个反向器反馈回路输出特性 IC设计常见的异步电路处理故障 如图1-1所示,当电压处于两个曲线的交叉点时,在没有任意外部干扰的情况下,电路将保持此状态不变,也就是进入了亚稳态。实际电路不可能完全没有外部干扰,在外部干扰下,电路可能会重新趋于一个稳定状态。(ps:从特性曲线看,如果上升和下降斜率越大,电路能越快从亚稳态电路中恢复过来。)图 1-2 双稳态图示     建立时间保持时间 建立时间:为了保证触发器可靠的接受输入数据,数据需要在时钟上升沿到来之前保持稳定的最小时间。 保持时间:时钟有效沿后,数据还需要保持的最小时间。 图 1-3 建立保持时间与亚稳时间窗     建立时间保持时间方程 Tco+Tcomp+Tsu<=T+Tskew; Tco+Tcomp>=Thd+Tskew; 亚稳态 如果不能满足最小建立时间或最小保持时间,DFF输出将是不定状态,或在高低电平之间震荡,几进入亚稳态。 亚稳态:指触发器无法在某个规定的时间段内达到一个可确认的状态。但触发器进入亚稳态时,既无法预测改单元输出电平,也无法预测何时才能稳定在某个正确电平上。 图 1-4 亚稳态时间窗     如图所示,当在输入数据在亚稳时间窗变化时,Tco增大,在Tco_max之后还没有稳定的情况就是亚稳态。[!--empirenews.page--] 2.异步数据传输 异步数据传输可能导致亚稳态,如图2-1所示 图 2-1 异步数据传输     两个时钟CLK1和CLK2没有相关性,无法保证DFF1的输出在DFF2上能满足建立保持时间。CLK1的数据传输到CLK2上可能发生以下情况: 1)满足建立保持时间,数据正确接收 2)实际的建立时间小于临界时间点,数据无法接收3)数据实际建立时间不满足建立时间,但大于临界时间点,数据Tco增大。 4)数据越接近临界时间点变化,延时时间越大,相差很小时,输出无法预测,噪声可使结果出现随机性。 图 2-2 异步传输亚稳态时序     在CLK1和CLK2没有任何关系的情况下,Q1可能在CLK2上升沿的任何时候跳变,DFF2输出必定有一定的概率进入亚稳态,一旦DFF2进入亚稳态,Tco增大,当Tco增大到大于T+Tskew-Tcomb-Tsu时,DFF2到DFF3会产生建立时间违例,从而产生亚稳态传播。 图 2-3 亚稳态测量电路     通过改变时钟周期,可测得一系列不同Tco的MTBF值。 3.异步处理电路 针对不同的异步数据可以采用不同的同步处理方式。 1)电平信号:多级串联的DFF(2级以上)。 2)脉冲信号: ①在慢时钟到快时钟域传递,且连个时钟相差比较大时,慢时钟的脉冲可以被快时钟当做电平,使用电平同步技术同步后,在采用边沿检测电路即可得到相应的脉冲信号。     ②快时钟到慢时钟,使用脉冲同步器,下图给出了两个电路,不归0翻转电路,反馈清0电路IC设计常见的异步电路处理故障 3)多bit数据:使用握手协议或者异步FIFO。在握手协议中,异步的REQ/ACK需要使用上述同步技术进行同步处理,异步FIFO也是如此。关于FIFO涉及的内容比较多,后续专门讲解。

    时间:2019-01-07 关键词: 测量 电源技术解析 触发器

  • 简易伺服控制电路

    简易伺服控制电路

    本电路|0">电路由负脉冲振荡器|0">振荡器 ( 与非门 IC 1A 与 IC1D) 、和 RS 触发器|0">触发器 ( 与非门 IC1B 与 IC 1C ) 组成。伺服控制信号从 RS 触发器的⑥脚输出。 振荡器输出重复频率约 50Hz 的负脉冲信号。这些窄脉冲送到触发器的输入端,每隔 20ms 触发一次.当负脉冲到达触发器输入端 ( ④脚 ) 时, IC 1C 的输出变成低电平。 C3 经 Pl 放电,放电后触发器的状态恢复, IC1B 的输出由高电平回到低电平,每隔 20ms 重复一次.状态的恢复时间由 P1 调整。 用图中的元件值, RS 触发器的状态恢复期可用 P1 从 0.6 - 2ms 范围进行调整,相应伺服机械的旋转角度可达 120 °。

    时间:2018-11-20 关键词: 电路 电源技术解析 振荡器 触发器

  • 施密特触发器的阈值如何自动调整?

    施密特触发器的阈值如何自动调整?

    基于交叉耦合式热阴极电子管的这种电路是由美国科学家施密特(O.H.Schmitt)发明的。从那以后,施密特触发器就成为许多信号处理电路中的一个重要构建模块。回差—高电压和低电压阈值之差—是施密特触发器工作时的固有特性。当输入信号越过这两个阈值时,电路可以抑制输入信号中包含的噪声,并产生频率与输入信号相同的矩形输出信号。不管你用晶体管、运放还是比较器实现施密特触发器,你都需要确定要求的回差和两个阈值电压是多少。如果你知道输入信号的幅度以及可能包含的噪声大小,那么这个问题很容易回答。然而,如果这些参数是可变的,或者很大程度上并不明确,那么设置阈值来产生可靠的触发就极具技巧性:太大的回差可能无法使输入信号越过其中一个或两个阈值;太小的回差电压在输入信号有大量噪声的情况下又可能导致错误触发。图1所示的设计实例可以解决这些问题。图中所示的实现电路可以根据输入信号的幅度自动调整触发阈值。比较器IC1A和模拟开关IC2B及电容C1组成正向峰值检测器。当输入信号上升并超过比较器反相输入端的C1中存储的电压时,比较器输出将变高电平,继而使IC2B切换到原理图中所示的位置。检测器现在采样输入信号,并充满C1中所存储的电荷。当输入信号下降至低于C1上的电压时,开关将改变状态,C1中存储的电压VU就成为了对应于输入信号正向峰值的直流电平。图1:自适应施密特触发器。比较器IC1B、模拟开关IC2C和电容C2组成了负向峰值检测器。它的工作原理和上述正向峰值检测器相同,只是采样的是信号的负向峰值,因此C2中存储的电压VL就是对应于输入信号负向峰值的直流电平。R1、R2和R3组成的电阻网络为采样电容中存储的电荷提供放电路径,并为最后的比较器IC4A分别设置上限阈值电压VTU和下限阈值电压VTL.电阻值的选择原则是,使VTU稍小于VU,VTL稍大于VL.如果设置R1=R3,那么按百分比计算的电压差等于:电压差=[R1/(2R1+R2)]×100%如果采用图中所示的元件值,那么VTU比VU小5%,VTL比VL大5%.这样,阈值就能不断地调整,以跟踪输入信号幅度和直流电平。比如,叠加在2V直流电平上、峰峰值为1V的信号(也就是VU=2.5V,VL=1.5V)所产生的阈值将是VTU=2.45V和VTL=1.55V.可以看出,由VH=VTU-VTL给定的回差电压VH(本例为0.9V)总是稍低于输入信号幅度的峰峰值。阈值电压经IC3A和IC3B缓冲后馈入模拟开关IC2A.为了理解电路的最后部分是如何工作的,可以假设IC2A处于图中所示状态,因此阈值电压VTU馈入比较器的反相输入端,比较器同相输入端的输入信号从负峰值开始上升。数字输出信号VOUT目前处于低电平。在输入信号刚越过VTU的时刻,比较器输出立即变高,致使IC2A改变状态,将VTL馈入比较器的反相输入端。这种正反馈—典型的施密特触发器行为—确保了数字输出信号的快速完全切换。缓冲器IC3A和IC3B是很有必要的(特别是在高频时),可以在IC2A改变状态时防止IC4A反相输入端的杂散电容造成VTU和VTL的畸变。图2和图3的示波器波形展示了使用比较器IC1和IC4=TLC3702以及运放IC3=TLC2272搭建的测试电路的性能。这些相当极端的例子反映了电路处理差别极大的输入信号的能力。图2:含有调制“噪声”的500Hz信号。图3:低幅度输入信号。在图2中,源信号是一个被峰峰值为2.88V的100kHz正弦波所调制的、峰峰值为1.56V的500Hz正弦波信号,最终是叠加在2.5V直流电平之上、峰峰值约为4.4V的合成信号。尽管“噪声”幅度几乎是源信号幅度的两倍,但电路输出仍能以源信号频率利索地开关,并且完全不受高频调制的影响。图3展示了电路对很小输入信号的响应性能。这里的源信号是一个叠加于400mV直流电平上、峰峰值约为30mV的100kHz正弦波。输入信号中开关毛刺的存在(由于不太完美的面包板版图引起的)会导致输出信号有一些抖动。注意:图2中的输入信号比图3中的信号大100倍以上。事实上,若输入信号保持在比较器和缓冲器的共模范围内(本例约为0至4V),电路可以处理幅度变化达两个数量级的不同信号幅度。交流耦合只是当信号直流电平超出输入共模范围时才需要。你应该选择C1和C2来适应预期的频率范围。100nF左右的值适合大约300Hz以上或左右的频率。当小于这个频率时,应增加采样电容,以防止在VU和VL上出现过多的衰减纹波。TLC3702比较器可以很好地工作到100kHz左右,但超过这个水平时,你可能就需要选用速度更快的器件。上述电路并不是适合所有的触发应用,但对于传统施密特触发器的固定阈值不适合的应用来说是很有用的。

    时间:2018-11-05 关键词: 电源技术解析 比较器 触发器 峰值检测器

  • SN74ALVTH16821是总线接口触发器吗?

    具有三态输出的2.5V/3.3V 20位总线接口触发器电路的基本特性: 1) 目前工艺水平先进的技术(ABT) WidebusrM设计,用于2.5V和3.3V操作和低静态功耗; 2) 支持混合模式的信号操作(5v的输入和输出电压具有2.3~3.6V Vcc); 3) 在Vcc=3.3V,TA=25℃时,典型VOLP小于0.8V; 4) 高驱动器(在2.5V Vcc时- 24mA/24mA和在3.3V Vcc时- 32mA/64mA); 5) 电源关闭禁止输出,允许通电的插入; 6) 高阻抗状态在上电和掉电期间,防止驱动程序冲突; 7) 在输出超过Vcc+0.5V时,自动三态消除总线电流加载; 8) 闭锁电流性能超过/JESD 17; 9) ESD保护:MIL-STD-883,Method 3015超过2kV,超过/机器模式,元器件充电模式超过lkV; 10)流通结构有利于印制电路板布局; 11)分布式Vcc和GND引脚分布最大限度地减少超高速噪声。

    时间:2018-10-24 关键词: 总线接口 触发器 总线与接口

  • 可自动调整阈值的施密特触发器

    可自动调整阈值的施密特触发器

    基于交叉耦合式热阴极电子管的这种电路是由美国科学家施密特(O.H.Schmitt)发明的。从那以后,施密特触发器就成为许多信号处理电路中的一个重要构建模块。回差—高电压和低电压阈值之差—是施密特触发器工作时的固有特性。当输入信号越过这两个阈值时,电路可以抑制输入信号中包含的噪声,并产生频率与输入信号相同的矩形输出信号。不管你用晶体管、运放还是比较器实现施密特触发器,你都需要确定要求的回差和两个阈值电压是多少。如果你知道输入信号的幅度以及可能包含的噪声大小,那么这个问题很容易回答。然而,如果这些参数是可变的,或者很大程度上并不明确,那么设置阈值来产生可靠的触发就极具技巧性:太大的回差可能无法使输入信号越过其中一个或两个阈值;太小的回差电压在输入信号有大量噪声的情况下又可能导致错误触发。图1所示的设计实例可以解决这些问题。图中所示的实现电路可以根据输入信号的幅度自动调整触发阈值。比较器IC1A和模拟开关IC2B及电容C1组成正向峰值检测器。当输入信号上升并超过比较器反相输入端的C1中存储的电压时,比较器输出将变高电平,继而使IC2B切换到原理图中所示的位置。检测器现在采样输入信号,并充满C1中所存储的电荷。当输入信号下降至低于C1上的电压时,开关将改变状态,C1中存储的电压VU就成为了对应于输入信号正向峰值的直流电平。图1:自适应施密特触发器。比较器IC1B、模拟开关IC2C和电容C2组成了负向峰值检测器。它的工作原理和上述正向峰值检测器相同,只是采样的是信号的负向峰值,因此C2中存储的电压VL就是对应于输入信号负向峰值的直流电平。R1、R2和R3组成的电阻网络为采样电容中存储的电荷提供放电路径,并为最后的比较器IC4A分别设置上限阈值电压VTU和下限阈值电压VTL.电阻值的选择原则是,使VTU稍小于VU,VTL稍大于VL.如果设置R1=R3,那么按百分比计算的电压差等于:电压差=[R1/(2R1+R2)]×100%如果采用图中所示的元件值,那么VTU比VU小5%,VTL比VL大5%.这样,阈值就能不断地调整,以跟踪输入信号幅度和直流电平。比如,叠加在2V直流电平上、峰峰值为1V的信号(也就是VU=2.5V,VL=1.5V)所产生的阈值将是VTU=2.45V和VTL=1.55V.可以看出,由VH=VTU-VTL给定的回差电压VH(本例为0.9V)总是稍低于输入信号幅度的峰峰值。阈值电压经IC3A和IC3B缓冲后馈入模拟开关IC2A.为了理解电路的最后部分是如何工作的,可以假设IC2A处于图中所示状态,因此阈值电压VTU馈入比较器的反相输入端,比较器同相输入端的输入信号从负峰值开始上升。数字输出信号VOUT目前处于低电平。在输入信号刚越过VTU的时刻,比较器输出立即变高,致使IC2A改变状态,将VTL馈入比较器的反相输入端。这种正反馈—典型的施密特触发器行为—确保了数字输出信号的快速完全切换。缓冲器IC3A和IC3B是很有必要的(特别是在高频时),可以在IC2A改变状态时防止IC4A反相输入端的杂散电容造成VTU和VTL的畸变。图2和图3的示波器波形展示了使用比较器IC1和IC4=TLC3702以及运放IC3=TLC2272搭建的测试电路的性能。这些相当极端的例子反映了电路处理差别极大的输入信号的能力。图2:含有调制“噪声”的500Hz信号。图3:低幅度输入信号。在图2中,源信号是一个被峰峰值为2.88V的100kHz正弦波所调制的、峰峰值为1.56V的500Hz正弦波信号,最终是叠加在2.5V直流电平之上、峰峰值约为4.4V的合成信号。尽管“噪声”幅度几乎是源信号幅度的两倍,但电路输出仍能以源信号频率利索地开关,并且完全不受高频调制的影响。图3展示了电路对很小输入信号的响应性能。这里的源信号是一个叠加于400mV直流电平上、峰峰值约为30mV的100kHz正弦波。输入信号中开关毛刺的存在(由于不太完美的面包板版图引起的)会导致输出信号有一些抖动。注意:图2中的输入信号比图3中的信号大100倍以上。事实上,若输入信号保持在比较器和缓冲器的共模范围内(本例约为0至4V),电路可以处理幅度变化达两个数量级的不同信号幅度。交流耦合只是当信号直流电平超出输入共模范围时才需要。你应该选择C1和C2来适应预期的频率范围。100nF左右的值适合大约300Hz以上或左右的频率。当小于这个频率时,应增加采样电容,以防止在VU和VL上出现过多的衰减纹波。TLC3702比较器可以很好地工作到100kHz左右,但超过这个水平时,你可能就需要选用速度更快的器件。上述电路并不是适合所有的触发应用,但对于传统施密特触发器的固定阈值不适合的应用来说是很有用的。

    时间:2018-10-24 关键词: 电源技术解析 运放 比较器 触发器 施密特触发器

  • 基于VHDL的感应加热电源数字移相触发器设计方案

    基于VHDL的感应加热电源数字移相触发器设计方案

    目前,国内大容量全固态感应加热电源非常缺乏,中频及超音频感应加热电源研制水平还比较底。其电路大多采用模拟控制电路,其中整流桥移相触发电路通常采用模拟型锯齿波增益可调电路,逆变输出负载端多采用CD4046进行模拟控制。本文设计了一套感应加热电源中三相整流桥的数字移相触发器。1问题描述三相整流桥的电路结构如图1所示。在电力电子中,通常将三相电的一个周期分为6个触发换相区[1,4]。整流桥采用晶闸管,晶闸管是可控开关器件,开通晶闸管必须具备两个条件:(1)阳极和阴极之间外加正向电压;(2)门极(控制极)与阴极之间被施加触发脉冲。调整触发延迟角θ即可实现对整流输出功率的控制。2算法基本思想及改进策略在模拟型移相触发器中,触发脉冲的延迟通过改变锯齿波的斜率实现。通过增益调节实现对锯齿波斜率的改变,从而达到移相的目的。本文设计的数字触发器通过改变计数脉冲频率的方法来实现移相。本文采用VHDL语言进行算法编程[2],控制器采用Altera公司EP2C5T144C8。整个方案硬件分为:同步电路[3]、反馈环节、驱动部分。A、B、C三相的同步电路结构相同。同步电路[3]结构如图2所示。同步电路由低通滤波器和限流电阻组成。由于低通滤波器的存在,会导致三相电的相移,由于后级每一个光耦的输入都是两路同步电路的输入。因此低通滤波器导致的相移可以抵消。要合理选择同步电路的参数,尤其是电容的参数,电容不易过大。电阻的选择要考虑与后端光耦的匹配。同步信号经过光耦隔离转换为数字信号后送入FPGA。由于FPGA的IO标准是3.3V,因此要驱动晶闸管还需要进行放大处理。本电源中采用脉冲变压器。感应加热电源负载部分的IGBT逆变桥由DSP控制,DSP采用TMS320F2812,DSP控制IGBT逆变桥跟踪负载上的信号频率,监测IGBT的温度,根据IGBT的温度通过反馈环节给前端FPGA一个可控频率方波,从而确定移相角的大小,构成闭环系统。可控频率方波则直接决定着移相角的大小。2.1算法介绍[3]三相整流桥调功算法部分可以分为同步信号预处理、移相模块、脉冲配置模块三部分。6路同步信号经过光耦隔离后转换为方波送入FPGA芯片内,由于光耦固有延迟的存在,所以光耦输出的方波信号边沿变化缓慢,如图3所示。由于同为两相电压产生的两路同步信号,频率、幅度相同,相位差半个周期。为了节省芯片资源,可将同两相电压产生的两路同步信号进行异或处理,异或处理之前要对两路同步信号进行“打拍”处理,两路同步信号“打拍“的次数决定着负脉冲的宽度,仿真波形如图4所示。plusea0与plusea1打拍后,作异或运算及仿真结果。移相模块电路结构如图5所示。移相触发模块由T触发器、两个逻辑门和计数器组成。当计数器输入由‘0’变成‘1’时,计数器开始计数。当计数溢出时,送出窄脉冲进位信号导致T触发器输出高电平,从而实现对计数器的复位,等待下一个脉冲到来时重新计数,实现了循环计数自动清零功能。经过移相仿真后波形如图6所示。相位移动角度为θ,相位移动的参考基准是异或门的负脉冲,即得到的触发时刻是相对于同步信号延迟θ角后的时刻。三相电的一个周期包含6个换相区,若晶闸管脉冲触发模块采用单脉冲触发,经实验发现,当电网电压波动时,会出现漏触发现象。2.2改进策略本算法中脉冲触发模块的设计由触发相区判断单元和触发脉冲单元两部分构成。判断单元的作用是根据前级电路触发器输出的6路提示信号(如图7中q1~q6),判断当前移相角所应对应的换相区间。脉冲触发单元是根据判断单元结果决定所需要触发的晶闸管对。 本算法中采取锁相环倍频措施,将脉冲触发模块的同步时钟在系统时钟基础之上进行倍频处理,本系统中主时钟为20MHz,脉冲触发模块同步时钟倍频至100MHz,算法中采用多脉冲连续触发的方式,即换相触发时刻到来时,由触发脉冲单元在高频时钟的同步下,连续触发相应的晶闸管,确保不出现漏触发现象。仿真波形如图7所示。触发脉冲单元根据判断单元送出的6路当前触发提示信号,对应相应的晶闸管进行连续触发。脉冲触发单元输出的六位信号经过脉冲变压器分别对应触发图1所示晶闸管的标号。3实验结果从仿真结果看:触发脉冲稳定连续,能够满足使用要求。采用双通示波器能够清晰地看到对应的两个触发脉冲(实验中采用的示波器是AgilentDSO3062A)。通过仿真和相应波形测试证明:该数字触发器简单可靠,产生的脉冲稳定、连续、抗干扰能力强。本系统正应用于200kW大功率感应加热电源的三相全控整流桥。

    时间:2018-09-28 关键词: vhdl 触发器 感应加热电源 数字移相 设计教程

  • 感应加热电源数字移相触发器设计

    摘 要: 用数字触发器的设计思想设计其硬件结构并对软件算法进行了改进。改进后的数字移相触发器简单可靠,产生脉冲的对称性好,抗干扰能力强,能够保证捕获到每一个换相区并及时触发。关键词: 晶闸管; 整流; 调功 目前,国内大容量全固态感应加热电源非常缺乏,中频及超音频感应加热电源研制水平还比较底。其电路大多采用模拟控制电路,其中整流桥移相触发电路通常采用模拟型锯齿波增益可调电路,逆变输出负载端多采用CD4046进行模拟控制。本文设计了一套感应加热电源中三相整流桥的数字移相触发器。1 问题描述 三相整流桥的电路结构如图1所示。 在电力电子中,通常将三相电的一个周期分为6个触发换相区[1,4]。整流桥采用晶闸管,晶闸管是可控开关器件,开通晶闸管必须具备两个条件:(1)阳极和阴极之间外加正向电压;(2)门极(控制极)与阴极之间被施加触发脉冲。调整触发延迟角θ即可实现对整流输出功率的控制。2 算法基本思想及改进策略 在模拟型移相触发器中,触发脉冲的延迟通过改变锯齿波的斜率实现。通过增益调节实现对锯齿波斜率的改变,从而达到移相的目的。本文设计的数字触发器通过改变计数脉冲频率的方法来实现移相。 本文采用VHDL语言进行算法编程[2],控制器采用Altera公司EP2C5T144C8。整个方案硬件分为:同步电路[3]、反馈环节、驱动部分。A、B、C三相的同步电路结构相同。同步电路[3]结构如图2所示。 同步电路由低通滤波器和限流电阻组成。由于低通滤波器的存在,会导致三相电的相移,由于后级每一个光耦的输入都是两路同步电路的输入。因此低通滤波器导致的相移可以抵消。要合理选择同步电路的参数,尤其是电容的参数,电容不易过大。电阻的选择要考虑与后端光耦的匹配。同步信号经过光耦隔离转换为数字信号后送入FPGA。 由于FPGA的IO标准是3.3 V,因此要驱动晶闸管还需要进行放大处理。本电源中采用脉冲变压器。感应加热电源负载部分的IGBT逆变桥由DSP控制,DSP采用TMS320F2812,DSP控制IGBT逆变桥跟踪负载上的信号频率,监测IGBT的温度,根据IGBT的温度通过反馈环节给前端FPGA一个可控频率方波,从而确定移相角的大小,构成闭环系统。可控频率方波则直接决定着移相角的大小。2.1 算法介绍[3] 三相整流桥调功算法部分可以分为同步信号预处理、移相模块、脉冲配置模块三部分。 6路同步信号经过光耦隔离后转换为方波送入FPGA芯片内,由于光耦固有延迟的存在,所以光耦输出的方波信号边沿变化缓慢,如图3所示。 由于同为两相电压产生的两路同步信号,频率、幅度相同,相位差半个周期。为了节省芯片资源,可将同两相电压产生的两路同步信号进行异或处理,异或处理之前要对两路同步信号进行“打拍”处理,两路同步信号“打拍“的次数决定着负脉冲的宽度,仿真波形如图4所示。plusea0与plusea1打拍后,作异或运算及仿真结果。 移相模块电路结构如图5所示。移相触发模块由T触发器、两个逻辑门和计数器组成。当计数器输入由‘0’变成‘1’时,计数器开始计数。当计数溢出时,送出窄脉冲进位信号导致T触发器输出高电平,从而实现对计数器的复位,等待下一个脉冲到来时重新计数,实现了循环计数自动清零功能。 经过移相仿真后波形如图6所示。相位移动角度为θ,相位移动的参考基准是异或门的负脉冲,即得到的触发时刻是相对于同步信号延迟θ角后的时刻。 三相电的一个周期包含6个换相区,若晶闸管脉冲触发模块采用单脉冲触发,经实验发现,当电网电压波动时,会出现漏触发现象。2.2 改进策略 本算法中脉冲触发模块的设计由触发相区判断单元和触发脉冲单元两部分构成。判断单元的作用是根据前级电路触发器输出的6路提示信号(如图7中q1~q6),判断当前移相角所应对应的换相区间。脉冲触发单元是根据判断单元结果决定所需要触发的晶闸管对。 本算法中采取锁相环倍频措施,将脉冲触发模块的同步时钟在系统时钟基础之上进行倍频处理,本系统中主时钟为20 MHz,脉冲触发模块同步时钟倍频至100 MHz,算法中采用多脉冲连续触发的方式,即换相触发时刻到来时,由触发脉冲单元在高频时钟的同步下,连续触发相应的晶闸管,确保不出现漏触发现象。仿真波形如图7所示。 触发脉冲单元根据判断单元送出的6路当前触发提示信号,对应相应的晶闸管进行连续触发。脉冲触发单元输出的六位信号经过脉冲变压器分别对应触发图1所示晶闸管的标号。3 实验结果 从仿真结果看:触发脉冲稳定连续,能够满足使用要求。采用双通示波器能够清晰地看到对应的两个触发脉冲(实验中采用的示波器是Agilent DSO3062A)。通过仿真和相应波形测试证明:该数字触发器简单可靠,产生的脉冲稳定、连续、抗干扰能力强。本系统正应用于200 kW大功率感应加热电源的三相全控整流桥。参考文献[1] 陈坚. 电力电子技术[M]. 北京:高等教育出版社,2002.[2] 潘松,黄继业.EDA技术实用教程[M].北京:科学出版社, 2006.[3] 张均华,肖国春. 基于CPLD的三相晶闸管数字移相触发器设计[J]. 工业加热,2004,33(5):45-47.[4] 许静.感应加热电源数字控制技术研究[D].杭州:浙江大学硕士学位论文,2002.

    时间:2018-08-27 关键词: 数字 电源 感应 触发器

  • 触发器

    这一章我们来学习时序逻辑电路。时序逻辑电路的特点是任何时刻产生的稳定输出信号不仅与该时刻输入信号有关而且与它过去的状态有关。因此它是具有记忆功能的电子器件。它分为同步时序电路和异步时序电路。我们在学习时把这一章分为两节,它们分别是:§5、1 时序电路的概述§5、2 触发器5、1 时序电路的概述 这一节我们来学习一些关于时序电路的概念,在学习时要注意同步时序电路和异步时序电路的区别 一:时序电路概述 同步时序电路的状态只在统一的信号脉冲控制下才同时变化一次,如果信号脉冲没有到来,即使输入信号发生变化,电路的状态仍不改变。异步时序电路的状态变化不是同时发生的,它没有统一的信号脉冲(时钟脉冲用CP表示),输入信号的变化就能引起状态的变化。二:时序电路的表示形式 时序电路按输入变量的依从关系可分为米里型和莫尔型。米里型电路的输出是输入变量的现态函数;莫尔型电路的输出仅与电路的现态有关。 一般用Qn(t)表示现态函数,用Qn+1(t)表示次态函数。它们统称为状态函数,一个时序电路的主要特征是由状态函数给出的。三:时序电路的特征时序电路中记忆功能是靠触发器来实现的,我们设计和分析时序电路的对象就是触发器。 描述时序电路时通常使用状态表和状态图,我们分析时序电路的方法通常是比较相邻的两种状态(即现态和次态)。 例 1:列出下表所示时序电路的逻辑表达式、状态表和状态图逻辑表达式为:Qn+1=AQn+BQnF=A B+AB, 它的状态表为如下右图所示状态图如下右图所示:QnAB Qn+1 F 000 0 1001 0 0010 1 0011 1 1100 1 1101 0 0110 1 0111 0 1§5、2触发器(第一页)我们在学习触发器的时要注意以下几点:触发器的状态表、状态图、逻辑符号、特征方程以及各触发器的特点。常用的触发器有:R-S触发器、D触发器、T触发器和JK触发器。 一:R-S触发器和D触发器 R-S触发器 D触发器逻辑符号 特征方程 Qn+1=Sd+RdQn Qn+1=D状态表 状态图 功能概述Sd=0,Rd=1时,触发器处于置位状态,次态=1Sd=1,Rd=0时,次态=0,处于复位状态。Sd=Rd=1时,触发器状态不变,处于维持状态。次态=现态Sd=Rd=0时,次态=现态=1,破坏了触发器的平衡,触发器处于禁止状态。(工作是不允许出现这种情况)当CP=0时,触发器不工作,处于维持状态。当CP=1时,它的功能如下:当D=0时,次态=0,当D=1时,次态=1, 由此可见,当触发器工作时它的次态由输入控制函数D来确定。(CP为时钟脉冲,它使触发器有节凑的工作) 例1、已知D触发器的CP脉冲、D输入端的输入波形,画出次态的波形图。 二:T触发器和JK触发器 T触发器 JK触发器逻辑符号 特征方程 Qn+1=TQn+TQn Qn+1=JQn+KQn状态表 状态图 功能概述CP=0时,触发器不工作,处于维持状态CP=1时,触发器的功能如下:T=0时,次态=现态;T=1时,次态与现态相反:触发器翻转当CP=0时,触发器不工作,处于维持状态当CP=1时,触发器的功能如下:当JK为00,01,10时实现R-S触发器的功能当JK为11时它实现T触发器的功能。 例1.已知T触发器的CP脉冲、T的输入波形,试画出输出波形。(如下左图) 例2.已知JK触发器的CP脉冲、JK的输入波形,画出输出波形。(如上右图) 三:基本触发器的空翻和振荡现象及解决 (1)触发器在应用中,CP脉冲期间控制端的输入信号发生变化或CP脉冲过宽,有时会使触发器存在空翻和振荡现象,它破坏了触发器的平衡。 (2)为了解决这个问题,必须改进电路设计,实际中常用的结构有三种类型:主从触发器.它的类型有:主从R-S触发器、主从JK触发器。维持阻塞触发器.维持就是在CP期间触发器完成其预定功能;阻塞就是在CP期间阻止触发器产生不应有的操作。它的类型有:维持阻塞D触发器。边沿触发器.它分为上升沿触发、下降沿触发、上升下降沿同时触发三种情况。边沿触发也就是在CP脉冲上升或下降的瞬间,输出状态发生改变。 三:触发器的相互转换基本触发器之间是可以互相转换的,JK触发器和D触发器是两种最常用的触发器,别的触发器可以通过这两种触发器转化得来,它们之间也可相互转化。JK触发器具有两个输入控制端,它转化为别的触发器十分方便。我们转化后怎样判断它们的正确性呢?是根据各触发器的特征方程来验证。例 1:已知D触发器,试把它转化为JK触发器。D触发器的特征方称为:Qn+1=DJK触发器的特征方称为Qn+1=JQn+KQn,由此可以看出转化电路如下左图例 2:在上右图中F1是D触发器,F2是JK触发器,CP和A的波形如右上图所示,试画出Q1,Q2的波形.从电路图中我们可以看到F1是在上升沿触发,F2是在下降沿触发.所以波形图如右图所示:  来源:0次

    时间:2018-07-27 关键词: 触发器

  • 基于数据选择器和D触发器的多输入时序电路设计

      在SSI时序逻辑电路设计中,遵循的设计准则是:在保证所设计的时序逻辑电路具有正确功能的前提下,触发器的激励函数应最小化,从而简化电路结构。用卡诺图法或公式法化简触发器的激励函数,在多输入变量时相当繁琐甚至难以进行。因此,需要寻求多输入时序逻辑电路简捷设计方法。本文给出多输入变量时序逻辑网络的一种新型结构:将D触发器和数据选择器进行组合,构成既有存储功能又有数据选择功能的多输入时序网络,并给出设计过程中不需要进行函数化简的设计技术。  1 基本原理  1.1 基本多输入时序网络  1.1.1 多输入时序网络的基本形式  用1个D触发器和1个2选1数据选择器构成多输入时序网络的基本电路,如图1所示。  图1中,触发器的现态输出Qn作为数据选择器的A选择输入变量,数据选择器的Y输出作为触发器的D输入信号,数据选择器的输入端D0,D1作为所构成时序网络的外部信号输入端。  1.1.2 多输入时序网络基本电路的状态方程  由D触发器的特性方程Qn+1=D、数据选择器的输出逻辑表达式的关系,得多输入时序网络基本电路的状态方程:  写成矩阵形式为:  1.1.3 已知状态转换关系确定时序网络输入矩阵参数的方法  由式(1)、式(2)有:  (1)现态Qn=0时,Qn+1=D0,选择输入D0,由状态转换关系确定D0。可实现所要求的状态转换:  若Qn+1=O,即状态转换为0→O,则式(2)中的输入矩阵应填D0=0;  若Qn+1=1,即状态转换为O→1,则式(2)中的输入矩阵应填D0=使状态产生变化的输入变量。  (2)现态Qn=1时,Qn+1=D1,选择输入D1,由状态转换关系确定D1可实现所要求的状态转换:  若Qn+1=1,即状态转换为1→1,则式(2)中的输入矩阵中应填D1=1;  若Qn+1=0,即状态转换为1→O,则式(2)中的输入矩阵中应填D1=使状态产生变化的输入变量取反。  1.2 2个状态变量的多输入时序网络  1.2.1 2个状态变量多输入时序网络的形式  用2个D触发器和2个4选1数据选择器可构成有2个状态变量的多输入时序网络,如图2所示。  图2中,触发器的2个现态输出作为数据选择器的A1A0选择输入变量,2个数据选择器的Y输出分别作为2个触发器的D输入信号,数据选择器的输入端D10~D13,D00~D03作为所构成时序网络的外部信号输入端。  1.2.2 两个状态变量多输入时序网络的状态方程  按基本多输入时序网络的分析方法,可得状态方程的矩阵形式为:  1.2.3 现态对输入信号的选择及输入矩阵参数的确定  现态的取值组合决定所选择的数据输入端,而数据输入端的输人情况又决定次态:  已知状态转换关系确定式(3)中输入矩阵参数的方法如1.1.2所述。  1.3 n个状态变量的多输入时序网络  按照D触发器的现态组合作为数据选择器的选择输入变量、数据选择器的输出作为D触发器输入信号的构成方法,用n个D触发器、n个2n选1数据选择器组合,可构成n个状态变量的多输入时序网络。  2 基于数据选择器和D触发器的多输入时序逻辑电路设计  2.1 设计步骤  采用数据选择器和D触发器构成的多输入时序网络进行多输入时序逻辑电路设计的步骤:  (1)由设计要求做出最简状态图;  (2)根据状态个数确定多输入时序网络中D触发器、数据选择器的个数及数据选择器的选择规模;  (3)根据状态转换关系确定输入矩阵的参数,即确定数据选择器输入端所接的变量或常量;  (4)画出时序逻辑图。  2.2 应用举例  主干道、支干道十字路口交通灯控制电路中的控制器共有4个状态,在不同输入信号的作用下进行状态转换:  (1)=00状态,主干道绿灯亮、支干道红灯亮,到了规定的30 s时间隔由控制电路中的计数器向控制器输入1个T30=1的信号,控制器转到下一工作状态;  (2)=01状态,主干道黄灯亮、支干道红灯亮,到了规定的5 s时间隔由控制电路中的计数器向控制器输入1个T5=1的信号,控制器转到下一工作状态;  (3)=10状态,主干道红灯亮、支干道绿灯亮,到了规定的20 s时间隔由控制电路中的计数器向控制器输入1个T20=1的信号,控制器转到下一工作状态;  (4)=11状态,主干道红灯亮、支干道黄灯亮,到了规定的5 s时间隔由控制电路中的计数器向控制器输入1个T5=1的信号,控制器转到第(1)种工作状态。  控制器的状态图如图3所示。  用有2个状态变量的多输入时序网络实现,由图3所示状态图的状态转换关系,可确定输入矩阵参数为:  选用双D触发器74LS74和双4选1数据选择器74LSl53构成多输入时序网络并由式(4)连接输入端画出逻辑图如图4所示,其中R,C构成通电复位电路。  3 结语  基于数据选择器和D触发器的多输入时序逻辑电路设计方法,适合实现互斥多变量时序逻辑电路,且在设计过程中不需要进行函数化简,而这一过程在多变量时是相当繁琐甚至难以进行。

    时间:2018-07-18 关键词: 电路设计 时序 选择器 触发器

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