串并转换

基于CPLD的串并转换和高速USB通信设计

摘要：CPLD可编程技术具有功能集成度高、设计灵活、开发周期短、成本低等特点。介绍基于ATMEL　公司的CPLD芯片ATF1508AS设计的串并转换和高速USB及其在高速高精度数据采集系统中的应用。关键词：CPLD 串并转换 USB可

基于CPLD的串并转换和高速USB通信设计

滤波和抗干扰是任何智能仪器系统都必须考虑的问题。在传统的应用系统中，滤波部分往往要占用较多的软件资源和硬件资源。复杂可编程逻辑器件(CPLD)的出现，为解决这一问题开辟了新的途径，采用CPLD实现滤波是一种高效

浅谈FPGA设计原则与技巧

前言FPGA(Field-Programmable Gate Array)，即现场可编程门阵列，作为专用集成电路领域中的一种半定制电路，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展下的产物。近几年来由于FPGA器件的应用十分广泛，而F

FPGA/CPLD设计思想与技巧简介

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AT89C51串并转换驱动数码管实验指导

器件：74hc595.引脚说明：SDA：数据输入口。SH_CP：数据输入控制端，在每个SH_CP的上升沿, SDA口上的数据移入寄存器, 在 SH_CP的第 9个上升沿, 数据开始从 QS移出。ST_CP：数据置入锁存器控制端。Q0～Q7：数据并行输

AT89C51串并转换驱动数码管实验指导

器件：74hc595.引脚说明：SDA：数据输入口。SH_CP：数据输入控制端，在每个SH_CP的上升沿, SDA口上的数据移入寄存器, 在 SH_CP的第 9个上升沿, 数据开始从 QS移出。ST_CP：数据置入锁存器控制端。Q0～Q7：数据并行输

串并转换电路

FPGA/CPLD设计思想与技巧

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常用FPGA/CPLD四种设计技巧

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器件：74hc595.引脚说明：SDA：数据输入口。SH_CP：数据输入控制端，在每个 SH_CP的上升沿, SDA口上的数据移入寄存器, 在 SH_CP的第 9个上升沿, 数据开始从 QS 移出。ST_CP：数据置入锁存器控制端。Q0～Q7：数据并行

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CoreOptics发布40G串并转换芯片

6/12/2008，高速光子系统提供商CoreOptics公司今天推出40Gbps 串行/解串行芯片组。该公司CEO Hamid Arabzadeh表示他们已经服务电信业七年之久。他们的目标就是帮助电信业降低投资和维护成本。通过在数字信号处理技术

AT24系列存储器数据串并转换接口的IP核设计

介绍用VHDL语言设计该存储器数据串并转换接口的IP核，从而通过硬件（FPGA或其他可编程芯片）实现AT24系列存储器与8位微处理器之间的并行通信。