Philips90纳米射频CMOS工艺性能破记录

12月13日至15日在美国旧金山举行的的美国电气与电子工程师学会（IEEE）国际电子器件会议（IEDM）上，来自飞利浦的研发专家发表了17余篇关于尖端半导体研发的论文，详细介绍了飞利浦与比利时微电子研究中心（IMEC）以及Crolles2联盟（飞利浦、飞思卡尔半导体和ST微电子/意法半导体的合作联盟）共同开展的研发项目。这些论文主要介绍65纳米和45纳米节点的CMOS工艺开发, 以及90纳米节点射频CMOS创纪录的性能。飞利浦首要的关注点是开发先进的CMOS工艺，以满足消费产品应用对经济量产的生产要求。

飞利浦半导体技术合作总经理Fred van Roosmalen 表示：“如果不能以客户要求的价格提供产品，即使拥有世界上最先进的半导体工艺也毫无意义。在消费电子领域，我们拥有丰富的经验和资源，拥有世界级的研究基地和设施，同时与其他世界领先的半导体公司和研究机构保持紧密合作，这为飞利浦提供了诸多优势，不断开发新的硅解决方案，以满足消费电子产业对性价比的要求。”

为推动Crolles2联盟进一步进行工艺开发，飞利浦与IMEC在先进的CMOS技术领域开展紧密合作。 这一尖端的研究协作是针对CMOS定标带来的严肃挑战而开展的，使飞利浦继续在半导体产业前沿中保持极具竞争力的领导地位。

正是由于半导体产业成功地验证了摩尔定律，即固定面积硅芯片上的晶体管的数量大约每两年增长一倍这一推测成为现实， DVD播放机、数码相机和手机等日用品的成本才得以降低，性能才得以提高。尽管采用与目前类似的技术应该可以实现从90纳米到65纳米的过渡，但是，要达到ITRS技术蓝图中 45纳米和32纳米的目标，半导体产业还是面临着相当大的挑战。

通常，从一个CMOS技术节点过渡到下一个节点，所需的功耗会减少，但是，由于晶体管的闸极氧化层的厚度是与信道长度成正比的，如果氧化层的厚度仅及几个原子的厚度，漏电问题可能反而增加所需功耗。此外，新材料的采用极大地提高了工艺的复杂性，比如采用高K电介质克服闸极漏电，采用低K电介质减弱互连电容，以及采用新的金属替代多晶硅闸极。