简单介绍了全数字锁相环(ADPLL)的结构和工作原理,提出一种在FPGA的基础上可增大全数字锁相环同步范围的设计方法,并给出了部分verilog HDL设计程序的代码和仿真波形。
基于FPGA的全数字锁相环的设计
如图所示电路采用4046 PLL器件构成调频解调电路,中频FM输入信号通过电路解调输出低频信号。
如图所示为由NE561B构成的双边带调制解调电路。该电路输入调制信号的载波频率f0=1MHz。AM调制信号加在乘法器输入端的同时,也通过Rv1、CY1、RY2和CY2加到相位检波电路上,并把PLL的VCO的频率锁定在f0上。 function
如图所示电路采用LM565CN构成10kHz±3kHz的调频解调电路。将V1和V2的差分解调输出用图(b)的A1差分放大器进行电平位移并放大,再由A2构成的有源LPF滤除20kHz的脉动分量。 function resizeImage(evt,obj){ newX=evt.
如图所示电路采用4046 PLL器件构成调频解调电路,中频FM输入信号通过电路解调输出低频信号。 function resizeImage(evt,obj){ newX=evt.x; newY=evt.y; obj.width=newX; obj.height=newY; }
如图所示为由NE561B构成的双边带调制解调电路。该电路输入调制信号的载波频率f0=1MHz。AM调制信号加在乘法器输入端的同时,也通过Rv1、CY1、RY2和CY2加到相位检波电路上,并把PLL的VCO的频率锁定在f0上。 function
如图所示电路采用LM565CN构成10kHz±3kHz的调频解调电路。将V1和V2的差分解调输出用图(b)的A1差分放大器进行电平位移并放大,再由A2构成的有源LPF滤除20kHz的脉动分量。 function resizeImage(evt,obj){ newX=
在任何高速数字电路设计中,处理噪声和电磁干扰(EMI)都是一个必然的挑战。处理音视频和通信信号的数字信号处理(DSP)系统特别容易遭受这些干扰,设计时应该及早搞清楚潜在的噪声和干扰源,并及早采取措施将这些干扰降到最小。
在任何高速数字电路设计中,处理噪声和电磁干扰(EMI)都是一个必然的挑战。处理音视频和通信信号的数字信号处理(DSP)系统特别容易遭受这些干扰,设计时应该及早搞清楚潜在的噪声和干扰源,并及早采取措施将这些干扰降到最小。
在任何高速数字电路设计中,处理噪声和电磁干扰(EMI)都是一个必然的挑战。处理音视频和通信信号的数字信号处理(DSP)系统特别容易遭受这些干扰,设计时应该及早搞清楚潜在的噪声和干扰源,并及早采取措施将这些干扰降到最小。