输出偏移约束 - 21ic电子网

[导读]输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整单元，如DCM。时钟到输出的延时（Clock To Output Delay）指的是从FPGA时钟输入引脚开始，经过相位调整单元到输出寄存器

输出偏移约束的情况相对输入要简单得多，图1所示是一个输出电路的模型，时钟路径上包含相位调整单元，如DCM。时钟到输出的延时（Clock To Output Delay）指的是从FPGA时钟输入引脚开始，经过相位调整单元到输出寄存器再到数据输出引脚的延时。输出偏移约束即约束这段路径允许的最大时间。UCF例子如下：

输出偏移约束示意图

图1 输出偏移约束示意

图中的SYS＿Clk泌须是FPGA引脚上的时钟，不能用内部时钟来做输出偏移约束．在Timing Analyzer 中会得到图2所示的报告。其中，灰色显示的部分“Minimum allowable offset is 5.993ns.”就是在这咱约束下,当前设能够取得的最小输出偏移。也就是说对于当前的布局布线结果、从时钟有效沿到达FRGA时钟输入引脚上开始，到数据出现在FPGA 输出引脚上的时间最大是5.993ns。如果单击Slack；2.007ns链接，会弹出一个窗口显示计算Slack的公式。报告中也有关于Clock Uncertainty 的计算表格中，其中Phase Effor值代表了DCM前后的时钟偏左。

输出偏移约束时序分析报告示意图

图2 输出偏移约束时序分析报告示意

在时序报告中还列出了吏具体的时钟和数据路径分析及关键路径，如3所示。

更具体的时钟和数据路径分析及关键路径图

图3 更具体的时钟和数据路径分析及关键路径

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