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汇聚超多技术热点,欢迎阅读
  • cadence16.6使用教程

    Cadence 16.6基本操作技巧

  • candence导出bom

    Cadence/Orcad导出BOM,BOM对比整理

  • candence导出元器件封装

    怎么样把candence原理图元器件库中的元器件导出来

  • zynq ultrascale

    Xilinx ZYNQ UltraScale+四大系列概览

  • zynq系列

    赛灵思公司(Xilinx)推出的行业第一个可扩展处理平台Zynq系列。旨在为视频监视、汽车驾驶员辅助以及工厂自动化等高端嵌入式应用提供所需的处理与计算性能水平。

    技术学院
    2021-09-28
  • zynq7045芯片简介

    Xilinx的ZYNQ芯片软件设计说明

  • zynq开发教程

    由于更新了开发工具,所以本篇博客有必要重复前面的内容,今天首先演示如何利用Vivado开发纯逻辑工程,即只在PL上进行开发。恰好最近在看雷思磊的《步步惊芯——软核处理器内部设计分析》,于是将一部分实验搬到了ZED-Board上进行验证。

    技术学院
    2021-09-28
  • zynq7020

    传统的嵌入式集成电路应用级芯片常见的 DSP,ARM,PowerPC,MIPS, FPGA 等,FPGA 有灵活性好,资源丰富,可反复编程(Programmable)速度快(并行)的优势。在以往的应用中,常有场景需要使用 ARM 作为主控,通过 ARM 的外设并行 RAM 类总线外挂 FPGA ,使用 FPGA 来做高速的数据采集或者运算的架构,在通信,医疗电子等等行业,这都屡见不鲜;

  • zynq 和fpga区别

    zynq 和fpga区别_【干货分享】ZYNQ常用外设设计

    技术学院
    2021-09-28
  • 锁相环倍频

    以前学STM32的时候就知道了倍频这个概念。开发板上外接8M晶振,但是STM32主频却能跑72M,这离不开锁相环(PLL)的作用。之后在使用FPGA的时候,直接有PLL这个IP核提供给我们使用,实现自己想要的频率。但是当我们使用的时候,锁相环倍频的原理我们清楚吗?下面就来简要分析下倍频的原理

  • 锁相环失锁

    Altera PLL 有时可能会出现失锁的情况,查找了官网资料,有总结到有几个情况下会出现失锁。 官网中的网页如下,是英文的: https://www.altera.com.cn/support/support-resources/operation-and-testing/pll-and-clock-management/pll-loss-lock.html 做了下翻译,水平有限,如下: PLL失锁原因

  • 锁相环功能框图

    锁相环 (phase locked loop),顾名思义,就是锁定相位的环路。学过自动控制原理的人都知道,这是一种典型的反馈控制电路,利用外部输入的参考信号控制环路内部振荡信号的频率和相位,实现输出信号频率对输入信号频率的自动跟踪,一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC (锁相环集成电路),压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复,达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路。

  • 锁相环芯片

    锁相环产品PLL芯片技术介绍

  • 锁相环电路

    最近在看系统时钟,网上找了几篇关于锁相环资料,拼了一篇文档,觉得自己看明白了,分享出来

  • 锁相环的作用

    锁相环 (phase locked loop),顾名思义,就是锁定相位的环路。学过自动控制原理的人都知道,这是一种典型的反馈控制电路,利用外部输入的参考信号控制环路内部振荡信号的频率和相位,实现输出信号频率对输入信号频率的自动跟踪,一般用于闭环跟踪电路。是无线电发射中使频率较为稳定的一种方法,主要有VCO(压控振荡器)和PLL IC (锁相环集成电路),压控振荡器给出一个信号,一部分作为输出,另一部分通过分频与PLL IC所产生的本振信号作相位比较,为了保持频率不变,就要求相位差不发生改变,如果有相位差的变化,则PLL IC的电压输出端的电压发生变化,去控制VCO,直到相位差恢复,达到锁相的目的。能使受控振荡器的频率和相位均与输入信号保持确定关系的闭环电子电路