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[导读]该解决方案结合Virtuoso平台与Allegro及Sigrity技术,进一步简化设计流程,大幅提高设计效率,缩短设计周期

楷登电子今日发布全新Cadence® Virtuoso® System Design Platform(Virtuoso系统设计平台),结合Cadence Virtuoso平台与Allegro® 及Sigrity™技术,打造一个正式的、优化的自动协同设计与验证流程。多项跨平台技术的高度集成帮助设计工程师实现芯片、封装和电路板的同步和协同设计。这一过程在此之前只能通过手动完成,全新Virtuoso系统设计平台可以实现流程自动化,大幅降低出错概率,并将IC和封装之间连接关系检查比对(LVS)的时间由数天缩短至数分钟。

迄今为止,硅技术的进步一直游刃有余地推动微电子产品的升级和更迭;但就在不久前,峰回路转。鉴于现如今芯片、封装和电路板的高度复杂性,无论使用硅材料与否,高性能系统设计都必不可少。这一趋势下,越来越多的设计师希望在单一产品中集成多项异构技术,这不仅会影响IC性能和功能,也给半导体公司带来了各种新挑战。为解决这些难题,Cadence推出了全新跨平台解决方案,实现封装或模组的自动化流程设计,并支持包含多颗基于不同工艺设计套件(PDKs)的IC及相应片外器件的情况。

Virtuoso系统设计平台帮助IC设计师实现在IC验证流程阶段及早考虑系统级布局寄生,并将封装/电路板级版图互联信息与IC版图寄生电学模型结合,从而节省验证时间。自动生成“考虑系统效应”的电路原理图后,设计师可以轻松打造用于最终电路级仿真的测试平台。直到不久前,设计师还只能采用电子数据表和其他专门手段,通过耗时的手动检查来修正错误,这个过程至少需要数日之久;流程自动化后,Virtuoso系统设计平台彻底摈弃容易出错的手动流程,将系统级布局寄生模型与IC设计流程集成,将以往需要耗费数日的工作缩短至数分钟。

“我们一直都在寻找更好的解决方案,以期实现Virtuoso IC设计团队和Allegro封装设计团队更紧密的协作,”东芝存储公司设计方法与基础设施事业部经理Toshihiko Himeno表示。“Cadence推出全新Virtuoso系统设计平台,帮助我们设计功能强大的层次化原理图,在完成IC和封装布局的同时执行LVS检查,并将程序库的开发流程自动化。我们相信,这一全新解决方案可以帮助我们缩短设计周期。Virtuoso系统设计平台不仅节约了宝贵时间,还摈弃了容易出错的设计流程,确保正确流片。”

“现如今,随着芯片、封装和电路板复杂性的不断增加,独立设计变得不再可行,”Cadence公司资深副总裁兼定制IC与PCB事业部总经理Tom Beckley表示。“ Virtuoso系统设计平台以最终产品为目标,提供涵盖芯片、封装和电路板设计的完整工作流程,旨在帮助客户打造最佳系统和设备。基于该平台,客户可以利用包括射频、模拟、及数字设备的多种异构IC,优化设计,降低风险,缩短产品上市时间。该创新解决方案是Cadence系统设计实现(System Design Enablement)战略的另一关键成果。”

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