LVDS信号的PCB设计和仿真分析

摘要 在传统并行同步数字信号的数位和速率将要达到极限的情况下，开始转向从高速串行信号寻找出路，其中以低压差分信号(LVDS)应用最广泛。文中以基于FPGA设计的高速信号下载器为例，从LVDS的PCB设计，约束设置和信号完整性仿真等多方面研究LVDS信号的实现。
关键词 LVDS；PCB设计；信号完整性

    LVDS(Low—Voltage Diffential Signaling)是一种低压差分信号，具有传输电压低、抗干扰能力强、时序定位准确等优点，适合高速信号的传输，在航天，军工等领域有广泛的应用。LVDS同时也是一种高速数字信号，因此在PCB(Prined Circuit Board)设计中要更多的考虑反射、过冲、串扰等信号完整性问题。针对以上的问题，只要在进行互连时加以考虑，就可满足高速信号传输的要求。

1 LVDS信号约束设置
1．1 PCB板的叠层设置
    根据TI参考手册，通常的叠层结构为LVDS信号层、电源层、地层和TTL信号层共4层，如图1所示。

    但在实际设计中，由于叠层设计不可能单独列出多层，对于TTL和LVDS信号的地层也不需要进行分割，这样反而会破坏地层的完整性，因此在保证有完整地的情况下，可以对其他地层TTL和LVDS信号进行分割。总之，在保证地层完整的情况下，让LVDS信号和TTL信号尽量分离，最好是在不同的层进行布线。在文中PCB板的设计中，使用6层叠层结构：
    TOP-GND1-INNER-POWER-GND2-BOTTOM，其中TOP和BOTTOM层走LVDS信号，INNER和GND2走LVTTL信号，这样既保持了信号的分层，也保持了完整的信号回流路径。
1．2 LVDS信号的阻抗控制
    差分阻抗的不匹配会产生反射，有10％的阻抗不匹配就会产生5％的反射，所以要根据不同情况进行不同的匹配控制。LVDS信号的差分特性阻抗为100 Ω，对于LVDS信号发射端，采用差分对各自串联精度为1％的50 Ω的电阻进行匹配，在1 vds信号的接收端，采用并联一个精度为1％的100 Ω的电阻进行匹配，这样既保持了信号传输的功率要求，又满足了阻抗控制的要求。在PCB叠层设置时，要注意叠层结构对于特性阻抗的影响。
1．3 差分信号对的处理
    由于差分对相比于单端，需要两倍的信号线，所以设计的复杂程度也相对提高了，同时差分对具有导致EMI的潜在内因，容易耦合进共模干扰，导致输出EMI问题和相互之间的串扰问题。
    针对在PCB板中可能存在的EMI、串扰、地弹等问题，采用不同的处理方式进行消除。
1．3．1 EMI(电磁干扰)
    采用LVDS信号与其他信号进行分层布线，同时对于LVDS信号使用25mil(1 mil=0．025 4 mm)地线包围，并且每隔一段距离用打孔接到“GND”层。并要求LVDS信号线尽量短一些。在PCB周围要用地覆盖，以保证信号不被辐射干扰。

1．3．2 串扰
    LVDS差分对之间的间距为小于等于线宽，差分对之间的间距为>3倍的线宽，这样可以减少不同LVDS对之间的信号耦合，避免引入共模噪声，同时在各个LVDS差分对的空间可以通过铺地，并打过孔到“GND”层，让不同1 vds对之间的等效耦合电容为无穷小，以减少相互之间的串扰。
1．3．3 地弹
    所谓“地弹”，是指芯片内部“地”电平相对于电路板“地”电平的变化现象。以电路板“地”为参考，就像是芯片内部的“地”电平不断的跳动，因此形象的称之为地弹(Ground Bounce)，在设计中，对于信号的回流路径进行处理，让信号路径和回流路径尽量靠近，增大之间的互感，同时对于回流路径要避免分割现象的发生，去耦电容要尽量靠近信号的地引脚。
1．3．4 长度匹配
    LVDS信号频率可达到600 MHz以上，所以差分线要求严格等长，差分对内最好不超过10 mil，如果频率低于600 MHz，这个约束值可以适当放宽，但最大应不超过75 mil。不同LVDS对间的布线最大差值不超过200 mil。在Cadence16．3的约束设置中，设置如表1所示。

1．4 总结
    在高速信号下载器中，LVTTL转LVDS信号的转换采用TI的sn55lvds31(发送)和ss55lvds32(接收)芯片进行，最高可以达到800 Mbit／s的传输速率。
    根据设计要求，对于LVDS信号的布线，总结出以下基本原则：
    (1)LVDS信号与TTL信号应相互隔离，最好设置在不同层面上，之间由电源层或地层隔离。
    (2)LVDS信号尽量不要有过孔，跨平面分割会造成阻抗不连续。
    (3)差分对内要保持间距一致、平行走线，线间距应小于等于线宽。
    (4)差分对间的对内间距保持在10倍以上，差分对间应放置隔离用的接地过孔，每10～25 mil放置一个。
    (5)SN55LVDS31／32要尽可能靠近接插件，连线距离越短越好。
    (6)差分对应等长走线，以防止信号问相位差导致的电磁辐射。
    (7)使用精度为1％的100 Ω表贴电阻，靠近SN55LVDS32输入端放置(距离不能超过500 mil，应控制在300 mil以内)，以匹配传输线的差分阻抗。
    应避免90°走线，可使用圆弧或45°折线。
    (8)LVDS和TTL电平的电源层、地层应分开。

2 LVDS信号仿真分析
    仿真主要经过的步骤为，在Tools—Setup Advisor中设计电源网络和标号，并进行ibis模型的分配，在Cadence中Ibis模型通过Ibs2dml工具转化为可用的数据格式，对于电容、电阻等无源器件，可以自己建立Espice模型，下面通过约束管理器进行拓扑的提取，对于要提取的网络使用SigXplorer工具进行，之后即可进行各种仿真。提取的网络拓扑结构如图3所示。

2．1 PCB板叠层设计
    使用Cadence16．3的SI工具进行信号完整性的仿真。
    设计采用6层板的叠层结构，经过合理安排叠层厚度，通过Allegro计算，表面微带线宽6 mil线间距6 mil时，阻抗理论计算值分别为103和99．4 Ω。符合阻抗控制要求。内层没有走差分线，线宽设置为5 mil。

2．2 LVDS差分对的波形分析
    LVDS信号线之间的等距是为保证两者差分阻抗一致，减少反射。差分对的两条线之间要保持平行，防止耦合共模干扰。在叠层设置中，保持平行是为了保持阻抗连续，否则会产生延迟和抖动。通过S参数分析差分对阻抗(Differential Impedance)。从仿真如图3所示，S11在0～3．0 GHz的频域范围内，其最劣化的指标为：-16．770 dB以下，S22(虚线的曲线)也不劣于-17 dB。这说明该差分对的差分阻抗连续性很好。

    通过Hspice的IN，OUT仿真，可以看出差分对良好的对称性。

3 结束语
    LVDS在航天军工等方面具有广泛的应用，但是由于信号完整性的问题考虑不够，经常出现设计问题，文中从基于LVDS的高速信号下载器的约束设计进行论述，通过仿真研究，达到了设计目的。