HyperLynx工具设计简介

HyperLynx设计工具包括两个部分，即LineSim(实现布局布线前的分析)和BoardSim(实现布局布线后的分析)，以下简单地介绍使用LineSim工具来实现布局布线前的信号完整性分析和设计。

(1)LineSim工具

HyperLynx的LineSim工具提供一个用户可以通过定义元器件的布局来解决布局布线前的问题，在LineSim应用程序界面下用户可以定义布局中的每一个元件特性。同时也可以定义元件之间的连接关系，其用户界面和原理图如图1所示。

图1 LineSim用户界面和原理图

在设计工具的用户界面中，可以选择接口器件和接口标准及驱动电流，如图2所示。

还可以设置传输线的类型、参数和介质材料，如图3所示。

(2)终端匹配的仿真分析

当选择传输线参数、接口标准、驱动电流和观察探点之后，可以在示波器中设置相应的工作频率并启动仿真和观察结果，如图4所示。如果波形不理想，可以修改参数和匹配电阻，然后重新运行。

图2 设置接口的器件及接口参数

图3 设置传输线和介质材料

图4 示波器显示仿真分析的结果

(3)串扰分析

LineSim一个很重要的部分就是信号串扰的仿真，PCB线可能连接在一起，之间出现耦合。仿真信号之间的串扰可以显示驱动器对相邻的PCB网络的影响，通过图5所示的(Edit Transmission Line)编辑器的菜单可以实现线间距的调整。

图5【Edit Transmission Line】编辑器

【Edit Transmission Line】编辑器可以修改任何一个信号网络，设计工程师可以改变PCB网络的宽度及PCB网络之间的间距，也可以改变所有PCB网络的板层信息。随着这些设计信息修改的完成，可以立即实现修改后的信号分析。在前面提到的设计实例中有两个PCB网络，有效的驱动器连接在上面的电路网络上，而下面的网络则处于“粘低”的状态，从处于非活动状态的信号网络上可以观察到信号串扰的大小。很明显，处于活动状态的网络上的信号将影响处于静态的网络。驱动器信号非常“干净”，而从接收器的信号中不难看出传输线的影响。在0V附近的信号就是受其他的驱动器影响的网络。

可以采取几种措施来改善信号网络之间的串扰，一是增大信号网络之间的间距；二是改变相邻／并行的两个网络布线层；三是在总线的终端匹配方案中不要使用SIP器件；四是对于连接器来说，将地分散在连接器的各处。

单击“Field Plotting”选项卡中的“Start”按钮，可以看到场的分布，如图6所示。

(4)EMC(辐射)分析

电路板上的PCB网络会导致预料之外的天线效应，而这样的天线效应会产生电磁辐射，从而导致FMC问题。当电流流过PCB网络构成的天线时会产生信号辐射，降低信号辐射的最佳方法就是减小导致信号完整性变差的信号电流幅度。由于时间限制，通常只对不同的信号类型进行建模和分析，并且据此为每一个信号子类型建立相应的设计规则。对信号线进行归类可以有效地降低花在仿真分析上的时间开销。典型的信号分组如下。

数据／地址总线。

图6 串扰的场观察工具

时钟分布网络。

高速数据传输信号及相关的信号互连网络。

LineSim EMC/BoardSim EMC可以非常方便地帮助设计工程师检查EMC的仿真结果，并且与相关机构的标准和规范进行比较，因而设计工程师可以很容易看出网络的辐射是否会超出这些参考标准。频谱分析仪可以直接在显示窗口中显示这些适当的参考标准，所以能够非常容易地进行比较。同时也可以选择以下的标准作为设计参考标准。

(1) FCC：美国标准。

(2)CISPR：欧共体标准。

(3)VCCI：日本标准。

(4)USER：设计工程师可以定义自己的标准。

本文详细介绍了各种影响信号完整性的设计问题及解决方案，由于信号完整性是一个无处不在的问题，因此在系统和单板设计时布局设计师必须与电气工程师紧密合作，以解决这个问题。对于工程师来说，关键在于如何知道每种情况下应采用何种信号完整性问题解决方法。在某些情况下，集成电路的选择能决定信号完整性问题的数量和严重性。器件的边沿速率越快，出现信号完整性问题的可能性越高，正确地选择端接器件就很重要。特别是对于高速电路设计，除了选择高性能的器件以外，还需要正确面对和处理信号完整性所带来的各种问题。尤其是对系统中的时钟等控制信号，更需要特别关注。