FPGA器件配置模式

只有成功配置可编程逻辑器件FPGA之后，器件才能正常工作。Xilinx FPGA的配置有3种模式，分别为并行(SelectMap)、串行(Serial)和边界扫描(Boundary Scan)模式。当然Virtex-5和Spartan-3E／3A的器件有更多的配置模式，如SPIFash配置和SPIFash配置。根据配置时钟的来源，串行模式又分成主串(Master Serial)和从串(Slave Serial)模式，模式选择由器件的3个控制引脚MO、M1和M2来完成。豸了保证数据的正确配置，必须设置正确的配置模式。用来存放配置数据的器件有XC17系列(OTP)、XC18系列(Flash)和新一代的Platform Fash系列配置器件，以及通用的SPI和BPI Flash。以下的配置示意图都以Spartan-3器件为例，而Xilinx的其他FPGA器件配置连接图与此基本相同。

(1)并行模式

为了实现数据的快速加载，Xilinx在FPGA器件中增加了并行模式。该模式为8位配置数据宽度，需要8位数据线D7～DO。此外，还有低电平有效的芯片选择信号(CS_B)、电平有效的写信号(RDWR_B)及高电平有效的忙信号(BUSY)。当BUSY信号为高时，表示器件忙。即不能执行下一步的写操作，需要等待，直到该信号脚为低时止。对于50 MHz以下的配置时钟，该控制信号可以不用。当配置完成后，这些多功能引脚可作为普通输入／输出线使用，该模式需要辅助控制逻辑和配置时钟。并行模式又可以细分成主并行模式和从(Slave)并行模式，当需要对多个器件进行并行配置时，需选择从并行模式，如图1所示；当仅对单个器件进行并行配置时，需选择主(Master)并行配置模式，如图2所示。

图1 从并行配置模式

图2 主并行配置模式

(2)串行配置

串行配置即每个时钟仅接收一位配置数据，可分为主串和从串两种模式。如果配置的时钟信号来自所需配置的FPGA器件，则为主串模式；由外部器件提供配置时钟，这种配置模式为从串模式。对于多个采用串行配置方案的器件，可以组成菊花链(daisy-chains)的形式，即一片FPGA设置成主模式用来产生配置时钟。其余的器件设置成从模式，并且将上一级的数据输出(DOUT)与下一级的数据输入(DIN)连接起来，如图3所示。在进行FPGA调试时，如果需要用下载电缆通过从串方式进行FPGA的配置，必须选择从串模式。

图3 串行菊花链配置连接

(3)边界扫描配置

边界扫描方式采用JTAG标准，因此有时也称为“JTAG配置模式”。该模式只有4条专用配置信号线，分别为TCK(时钟)、TDI(数据输入)、TDO(数据输出)及TMS(状态和控制)。该模式类似于从串模式。凡是符合JTAG接口标准的器件都可以放在JTAG链路中。