新型PLD器件融合了FPGA和CPLD的优势

传统上由高密度FPGA及CPLD电源管理设计">CPLD器件和低容量FPGA支持的应用现在有了一个新的选择，即Lattice半导体公司开发的MachXO系列逻辑器件，它具有更低成本和更多的性能。

Lattice利用一个基于查找表的逻辑结构的效率，并结合了高密度、非易失性闪速存储器和分布式静态存储器块的优势。其结果是，MachXO器件可将每个逻辑功能的成本削减一半。

MachXO系列能处理许多传统的FPGA和CPLD 应用，部分原因是其片上的分布式存储器、低功率休眠模式、以及透明地更新配置数据的能力。

其逻辑结构包括多个9Kb、双端口可配置SRAM存储器块(嵌入式RAM块，或者叫EBR)和为精确定时的模拟锁相环路(PLL)。EBR可以高达275 MHz的时钟速率运转，也可以随宽度和深度变形。存储器将以单端口、双端口、假双端口、先入先出或者ROM模式运转。

处理从25到375 MHz频率时, PLL有一个±125皮秒低输出抖动和一个可编程的相位/占空比(以45°的幅度调整)。它们的动态延迟调整能力允许边沿值以250皮秒的增幅调整，总的调整量为2纳秒左右。

与公司的XP系列结构相似的是，逻辑结构由一个可编程的功能单元(PFU)阵列组成，每个功能单元含有四个逻辑片。每片含有一对四输入的查找表和相关的配置 SRAM。这样的逻辑块执行逻辑、算术、分布式RAM和分布式ROM功能。引脚之间的逻辑延迟，典型值只有3.5纳秒，包括I/O焊垫部分。

PFU的一个更小版本(PFF)不兼容SRAM配置。因而它只能执行逻辑、算术以及ROM功能。不是所有的逻辑功能需要RAM。通过提供PFU和PFF的组合，Lattice公司的设计师们提高了阵列区域的效率和降低了芯片成本。

为了节省系统功率，低功率休眠模式可以把静态电源电流从10mA减少到低于100 μA。因而，MachXO器件应该可以在靠交流电和电池供电的系统应用方面找到用武之地。

闪速存储器存储所有的配置数据。器件掉电后，一个很宽的内部存储器总线把配置数据传送到逻辑结构中。阵列配置需要不到1毫秒的时间。

借助Lattice公司的TransFR配置表，闪存数据能在逻辑结构运行当前配置的同时被更新。在更新数据后，把新配置传送到逻辑结构中只需要耗时1毫秒。这让系统几乎可以不停地运转。

Lattice 最初发布了四款器件：MachXO256、640、1200以及 2280。数字部分代表芯片查找表的数字，分布式RAM范围从MachXO256上的2KB到2280上的7.7KB。256和640将不包含任何内嵌 SRAM模块。1200有一个9Kb EBR，而2280则有三个EBR。

最小的器件有78个I/O焊垫，最大的器件则有271个。更大的 XO器件将包括PCI和低电压差分信令(LVDS)支持。所有I/O单元将支持流行的I/O标准，如信号摆幅为3.3V、2.5V、1.8V、1.5V以及1.2V的低电压CMOS。MachXO系列即将推出两款新器件：E系列支持1.2V电源电压，C系列将集成一个片上调节器以处理传统的2.5或 3.3V电源电压。

订购批量为250K时，256和640的价格分别为1.50和2.25美元。现已可提供样品。