堆叠硅片互联FPGA突破摩尔定律

　　赛灵思日前正式在全球发布其“堆叠硅片互联技术”，旨在超越摩尔定律的束缚。在赛灵思启动目标设计平台战略时，他们提到要进行统一架构的产品路线。而该公司不久前推出的7系列FPGA中，有关逻辑架构、Block RAM、时钟技术、DSP切片和Select I/O已经完全相同。现在，与7系列一样，堆叠硅片互联的实现同样基于ASMBL模块架构，统一架构产品路线的终极目标正式曝光。

　　升级面临瓶颈
目前FPGA工艺已经到达28nm节点，但市场对于更多的逻辑容量、高速串行收发器、内存等的需求依旧孜孜不倦，摩尔定律的瓶颈日益突出。赛灵思亚太区执行总裁汤立人认为，如果沿着摩尔定律开发更大规模的FPGA，一是良率会越来越低，二是平均要花2年左右时间才能实现量产，这显然不符合市场需求的节奏。此外，如果要通过PCB或MCM上集成多个FPGA芯片来实现大型FPGA的功能，则目前最大型的FPGA只有1200个pin可用，I/O资源有限，时延过长并且功耗会增加，这些都限制了门电路的性能。“堆叠硅片互联技术为FPGA带来全新密度、带宽和节能优势，”汤立人说，“相对于单片器件，单位功耗的芯片间带宽提升了100倍，容量提升2倍～3倍。”

　　技术如何实现
赛灵思亚太区市场及应用总监张宇清表示，堆叠硅片互联技术在单个封装中集成了4个28nm工艺的FPGA切片（图1），以实现突破性的容量、带宽和功耗优势，其高密度晶体管和逻辑能够满足对处理能力和带宽性能要求极高的需求。该技术通过采用3D封装技术和硅通孔 (TSV) 技术来突破摩尔定律的限制，利用堆叠硅片互联封装方法可以在现有工艺节点提供200万个逻辑单元。

汤立人详细介绍了有关细节：在堆叠硅片互联结构中，数据在一系列相邻的FPGA芯片上通过1万多个过孔走线。相对于必须使用标准I/O连接在电路板上集成两个FPGA而言，堆叠硅片互联技术将单位功耗芯片间连接带宽提升了100倍，时延减至五分之一，而且不会占用任何高速串行或并行I/O资源。在堆叠硅片互联技术中，无源硅中介层由TSMC提供，它有四层导线层，是堆叠互联的关键（图2）。由于中介层无源，因此不存在散热问题，它使得建立在该技术上的超大规模FPGA相当于单芯片。

“由于较薄的硅中介层可有效减弱内部堆积的应力，一般说来堆叠硅片互联技术封装架构的内部应力低于同等尺寸的单个倒装BGA封装，这就降低了封装的最大塑性应变，热机械性能也随之得以提升。”汤立人表示，“通过芯片彼此相邻，并连接至球形栅格阵列，可以避免采用单纯的垂直硅片堆叠方法出现的热通量和设计工具流问题。”

为了实现堆叠硅片互联，赛灵思花了五年时间进行研发，并与TSMC和Amkor（封装厂）在制造流程上进行了深度合作。为了表示对这一先进技术的重视，TSMC研究及发展资深副总经理蒋尚义博士亲临赛灵思台北发布现场。他指出，多芯片封装FPGA提供了一个创新的方法，不仅实现了大规模的可编程性、高度的可靠性，还提高了热梯度和应力容限特性。通过采用TSV技术以及硅中介层实现硅芯片堆叠方法，基于良好的设计测试流程，可大大降低风险实现量产。

　　工具高效支持
针对堆叠硅片互联技术，赛灵思将在其ISE 13.1设计套件中提供新的功能，其中有设计规则检查（DRCs）和软件信息可引导用户实现FPGA芯片间的逻辑布局布线。此外，PlanAhead和FPGA Editor功能增强了基于堆叠硅片互联技术的FPGA器件的图示效果，有助于开展互动设计布局规划、分析及调试。此外，该软件可自动将设计分配到FPGA芯片中，无需进行设计分区，并遵循芯片间和芯片内的连接和时序规则。如果需要，用户亦可在特定FPGA芯片中进行逻辑布局规划。

据悉，目前代号TV3的测试芯片已经通过设计验证和工艺鉴定，首先采用堆叠硅片互联技术的将是28nm Virtex-7 2000T，其逻辑容量是目前赛灵思带串行收发器的最大型40nm FPGA的3.5倍以上，同时也是最大竞争型的带串行收发器 28nm FPGA 的2.8倍以上，预计首批产品将于2011年下半年开始供货，其目标市场将是下一代通信、医疗、测试和测量、航空航天和国防、高性能计算以及ASIC 原型 设计仿真。