串行总线设计相关优势特点解析方案

随着目前对通信和计算机系统速度与带宽的需求不断上升，系统设计师正面临着严峻的考验。按时序进行测试的并行总线结构已接近其能力的极限，总线宽度现达到 64位以上，致使电路布局异常复杂。此外，宽平行总线内的大量信号同步起来也非常麻烦，尤其是这些信号还会受到诸如噪声和串扰等随机因素的影响。

并行总线宽度经多年不断增长之后，如今出现了另一种朝着相反方向发展的总线技术趋势，即窄串行总线开始取代宽并行结构。例如128位并行连接将变成一个四线串行总线，当然这些变少的物理连线仍然必须传输与宽并行总线同样的数据，甚至还要更多。

串行总线一般以打包的形式传送数据，分包传输通过物理层技术完成，然后在协议层上实现。

串行总线设计好处很多，如打包数据适应性更强(字符长度可随系统要求而呈动态变化)、可靠性更高，以及内置有误差发现和校正功能。此外，信号线越少说明需要布局的通路越少，因而弯曲、通孔和端点也越少。简言之，串行总线速度快、容易操作且可靠性高，恰好与系统对更高带宽和性能的需要保持一致。

除了这些优点，串行总线也给系统设计师提出了一些新的挑战。

设计人员在规划应用这些信号以及排除故障时，必须考虑到非常高的速度和新型动态性能，所选择的测试工具必须能够与快速信号保持一致，这些信号以复杂协议如RapidIO、PCI-Express和Hypertransport等传输大量信息。

除了要跟上更快速度外，设计人员现在应付的是硬件、软件和固件的“设计融合”，嵌入式软件、数字逻辑、模拟电路和印制电路板等不再是分离的开发单元，需要同时考虑分析，以有效解决现在越来越多的信号完整性问题。数据内容按时间分割到不同的包上，出现错误的原因可能在应用软件本身，也可能是打包协议、数字逻辑或总线时序出错。

纯粹的逻辑设计已不够用，如今的系统速度还有一些其它影响必须理解并考虑，但很多工程师却不习惯于这样思维。过去的数字设计师把精力主要放在信号之间的时序问题上，现在则必须考虑器件内部及之间的信号参数问题，这些因素综合起来导致信号完整性问题大幅度增加，使排除故障的工作比以前更难。

多数数字故障排除工作的第一道防线是逻辑分析仪，这种通用仪器使用户能以多种格式存储、触发和观察数字信号。连接到被测系统的探针把数据送到逻辑分析仪多个不同的通道，然后通过逻辑分析仪按时序显示可及时看到数字脉冲串及其相关位置。状态显示格式以被测电路时钟信号决定的时序来观察数据，借助于反汇编程序和处理器软件支持包能进一步对这些结果进行说明，逻辑分析仪可用低级二进制方式表示高级指令。

逻辑分析仪有着很高通道数、深存储记忆和高级触发，可从众多测试点上获得数字信息，然后连续显示信息。产生的时序图清楚且便于理解，易于与预先设计的数据进行比较，在二进制水平确定系统工作是否正常。这些时序图通常是寻找危及信号完整性问题的出发点。

但不是每个逻辑分析仪都适合现代快速串行总线数据速率下的信号完整性分析，它必须具备一些先进的性能才能满足这些要求，包括8GHz采集速率(125ps 时序分辨率)、成千个可配置通道、256M以上存储深度、无转接器高密度压缩探针等等。除了这些硬件特性之外，目前高端逻辑分析仪还带有高级分析软件包，帮助用户从获得的二进制数据上得到高级代码并做出解释，后一种特性在分析信息打包串行数据时是不可缺少的。

很多数字问题通过观察缺陷数字信号的模拟波形显示可以更好地理解，虽然问题以数字脉冲位置发生错误的形式出现，但原因可能与模拟特性有关。在小幅值信号转化为错误逻辑状态或当上升时间缓慢而引起脉冲时序转变时，这些模拟变化就会变成数字故障。

数字存储示波器(DSO)可以捕捉每个数字周期的细节部分，直至一个脉冲或边沿。DSO能抓到其它工具无法得到的一次性事件，特别是在高速信号环境下，DSO是发现诸如瞬变和抖动等问题的最佳工具。

与逻辑分析仪一样，示波器如果要用于信号完整性测量，则必须满足严格的性能指标。现在的高级示波器在全采样速率下多个采集通道上带宽高达6GHz，记录长度高达32M，另外还具有低电容移动探针以及多种自动化、分析和一致性测量软件，可以满足要求。

逻辑分析仪和DSO是两种强大的信号完整性故障排除工具，随着整合技术的最新进展，将这两种工具合在一起使其功能又得到增强。

数字信息和模拟波形都按时间排列，这样就能以模拟方式检查数字事件，例如数字波形中的突发脉冲错误，可以在示波器波形上看到信号上升沿异常，这种模拟信号异常可能是待测电路逻辑误差造成的原因或结果。但不管是哪种情况，发现内部模拟特性有助于设计人员更快追踪问题。

信号完整性问题经常以间歇式数字故障的形式出现，例如与抖动相关的错误在上百万个周期中可能只出现一次，这类错误很难复制，因此难以发现。信号完整性测试可以发现电路板布局产生的最初问题，如端接不良的总线会产生反射和信号变形而影响数字性能，然后再一路追踪数字错误直到变形的模拟信号，通过整合的逻辑分析仪/示波器证明数字错误确实与布局相关，而与逻辑无关。