针对现场可编程门阵列 （FPGA）的Libero IDE 8.4（Actel）

Actel公司宣布其Libero®集成开发环境(IDE)增添全新的功耗优化和增强的设计创建功能。全新的LiberoIDE8.4针对基于Flash的IGLOO®、IGLOOPLUS和ProASIC®3L现场可编程门阵列(FPGA)，提供由1.14V至1.575V的FPGA内核工作电压范围，为设计人员提供额外的内核电压选择，以实现更低的功耗。新版本LiberoIDE改进了SmartPower功耗分析工具，便于比较同一设计的多种设计实现和器件不同工作条件下的状况，以及它们所带来的功耗和电池寿命影响。LiberoIDE8.4允许由Actel创建或第三方的IP构件、用户开发的HDL模块，以及胶粘逻辑功能在设计项目中轻易集成，从而实现快速、高效的设计创建。

Actel软件工具高级市场经理FredWickersham称：“我们明白在功耗和开发周期敏感的市场中，软件开发工具对于项目的成功至关重要。不管是简单的低功耗设计或复杂的以处理器为基础的系统级芯片方案，全新LiberoIDE8.4都可以显著地简化设计过程，通过提供易于使用的工具以找出设计中的功耗源并降低其功耗，省去繁琐的设计任务如针对逻辑功能编写新的HDL代码，自动实现多种功能在FPGA上或外部的连接。”

LiberoIDE8.4的提升功能

全新LiberoIDE8.4扩大了FPGA的内核工作电压范围，达到1.14V至1.575V，适合基于Flash的1.2VIGLOO、IGLOOPLUS和ProASIC3LFPGA应用，使设计人员拥有更多的内核工作电压选择，以达更低的功耗。LiberoIDE8.4还提升了SmartPower功耗分析功能。在新版本LiberoIDE中，用户可以创建和比较多种用户定义的功率曲线“场景”(scenarios)，让用户测试不同的运作状况，更好地针对其功率敏感应用找出最佳的设计方法。SmartPower同时新增图形化的功耗显示功能，为用户带来更好的易用性，以及全面了解设计中所有功能模式的功耗状况。

传统的设计方法包括从底层生成HDL代码或原理图设计，以便创建和缝合，构成FPGA系统或子系统必需的逻辑功能组合。LiberoIDE8.4改进了SmartDesign功能，允许用户将由自己或第三方创建的HDL模块、IP核，以及胶粘逻辑功能导入项目区，因而能够从导入功能或现有的IP核目录中快速选择所需的构件，然后将它们拖放到构件视图中的一个白板“画布”(canvas)上，让用户在其中查看和连接这些构件。最后自动创建出经设计准则检查和可预备进行物理综合(synthesis-ready)的HDL文件。SmartDesign支持快速构建简单的设计或精细复杂的基于处理器的系统级芯片解决方案。

价格与供货
ActelLiberoIDEGold(金)版本可供用户免费在Windows平台上使用，ActelLiberoIDE8.4Platinum(白金)版本则运行于Windows和Linux平台，而所有版本均提供一年期可更新的使用。



来源:ks990次