用FPGA技术实现某新型通信设备中PCM码流处理

摘 要：本文根据FPGA器件的特点，介绍了应用FPGA设计某通信设备中PCM码流处理模块的一种方案。并就设计中遇到的问题进行了分析。
关键词：FPGA；RAM

引言
由于FPGA器件可实现所有数字电路功能 ，具有结构灵活、设计周期短、硬件密度高和性能好等优点，在高速信号处理领域显示出愈来愈重要的作用。本文研究了基于FPGA技术对PCM码流进行处理的实现方法。变换后的数据写入RAM，与DSP配合可完成复杂的信号处理功能。

设计方案
某新型通信设备中，在完成调度功能的板子上，需要进行PCM码流处理，实现串/并转换、m律编解码以及产生地址等功能。
功能模块的组成
模块结构如图1所示。PCM码流被送入FPGA，进行并/串转换、串/并转换、地址码产生和时序控制信号产生，由线性/m律、m律/线性转换完成PCM码流到RAM中线性数据及RAM中线性数据到PCM码流的转换工作。标准JTAG接口供与PC机并行口相连 ，用于下载设计数据至FPGA中。
由于本设计的电路规模并不十分大，所以采用了原理图和硬件描述语言相结合的混合方法来设计。

设计实现
设定FPGA接收到的PCM码流为32路调度用户数据。
1. 首先要完成串/并转换使串行码流变成8位并行输出数据，根据话音分布特性再将这8位线性数据以m律转换成16位数据。同时产生地址并将变换后的数据写入RAM送给DSP处理。FPGA的功能框图如图2所示。
计数器CB8CLE的时钟及锁存器X74-273的时钟CS1等都通过FPGA实现。数据的线性与m律的相互转换是运用ABLE语言描述实现的。程序如下：
Declarations
INN7..INN0 PIN;
INN = [INN7..INN0];
OUU15..OUU0 PIN istype 'COM';
OUU = [OUU15..OUU0];
A = [INN6，INN5，INN4];
B = [INN7..INN4];
Equations
WHEN((A==0)&(B<8)) THEN OUU=[0，0，0，0，0，0，0，0，0，0，0，INN3，INN2，INN1，INN0，0];
WHEN((A==0)&(B>=8)) THEN OUU=[1，1，1，1，1，1，1，1，1，1，1，!INN3，!INN2，!INN1，!INN0，1];
……
test_vectors
([INN7..INN0]-> [OUU15..OUU0])
^B00001000->^B0000000000010000;
^B00010100->^B0000000001010000;
^B00101010->^B0000000011010000;
……
end WE00
2. DSP处理完16位数据后，以m律解码成8位线性数据，最后完成并/串转换送回处理过的PCM码流。同时送出地址。功能框图如图3所示。
3. 数据准备好后，写入RAM及从RAM中读取数据所需要的读/写信号、片选信号也由FPGA产生。
4. 模块提供了2MHz的时钟晶振和FRAM帧同步信号。设计将2MHz作为FPGA的工作时钟 ，经分频器X74-163进行2分频、4分频和8分频后产生作为并联输出的8位取数触发时钟CS1。同理可产生经DSP处理后的、将并行8位数据转换回8位串行数据的取数触发时钟CS2。逻辑图及触发时钟波形图如图4、图5所示。
5. 在FPGA内部，FRAM帧同步到来后 ，打开计数器开始计数 ，并将计数结果作为地址送入外接RAM等待DSP读取。这样，数据就可与相应的地址一同被送入RAM中，而不会出现错位的现象。此处应注意：FRAM到来后，来第一个用户数据，计数器要先置数产生地址，装入相应的数据。而这个数据并不是第一个用户的数据，而是此刻以前的数据，即第32个用户数据。所以地址置为31(共有32个地址，设为0~31)。CPU处理完16位数据后将其送回。地址置成1，因为FRAM同步信号到来时经过第一个用户数据，只好从第2用户处开始读取完整数据。所以置对应地址为1。
6. 设计编译和设计验证
进行设计错误检查，综合逻辑，将设计与FPGA器件匹配以及测试逻辑。实现线性与m律相互转换设计的ABLE语言程序经调试成功后，与编译后的原理图一起被载入基于 XC95108芯片设计的真实硬件系统中。经实际检测和验证表明同理论设计结果完全吻合。

遇到的问题与解决
在运用FPGA技术的过程中，遇到一些应用上的问题，并且在实践摸索中找到了化解的方法。
毛刺问题
输入某一器件的信号同时变化时，产生功能冒险 ，即会出现毛刺。毛刺对数字通信是十分有害的。通常采用取样的方法加以消除。但是简单的与或取样电路在加了取样脉冲后的输出将不是电平信号而是脉冲信号。在取样期间，有输出脉冲表示组合电路的输出为“1”，无脉冲则表示输出为“0”。可以通过加数据锁存器的方法消除毛刺。某信码稳定后读至锁存器 ，锁存器在下一个时钟周期将信号输出。输出虽延迟一个时钟周期 ，但是信码序列与时钟的相位关系没有发生变化 ，并且毛刺完全消除 ，信码质量得到提高。如图6所示，从图中可以看出，波形2比波形1滞后一个时钟周期，毛刺已消失。
资源利用问题
1. 使用一个反相器将信号反相后驱动多个负载往往会多占资源，而且延迟也增加了。所以输入信号需要反相 ，但应尽可能地调用输入带反相功能的符号 ，而不是用分离的反相器对输入信号进行反相。
2. 由于FPGA芯片的引脚比较多，引脚处走线密度大，所以引脚超过 1 0 0时，最好采用多层板，对于引脚数目较少的情况，可以尽量将用户使用的引脚固定在外围引脚上，减少走线密度。
其他
FPGA的每一对电源和地线引脚之间必须并联一个 0 .1 mF的无感电容，用以进行电源滤波和去耦。

结语
使用 FPGA进行设计，工作大都在计算机上完成 ，PCB板只是最后的验证。它采用设计输入、功能仿真和设计修改等可以反复循环的流程 ，使设计过程具有较强的灵活性和高效性 ，硬件具有了一定的设计柔性 ，工作效率得到很大提高。■

参考文献
[1].COMdatasheethttp://www.dzsc.com/datasheet/COM_1118194.html.
[2].XC95108datasheethttp://www.dzsc.com/datasheet/XC95108_727405.html.
[3].PCBdatasheethttp://www.dzsc.com/datasheet/PCB_1201640.html.
[4].朱明程编. Xilinx数字系统现场集成技术. 东南大学出版社，2001.10
[5].朱明程. FPGA原理及应用设计. 电子工业出版社，1994.5