USB3．0中五分频电路设计

摘要：基于65nm CMOS工艺，分别采用CML电路和TSPC电路设计并实现一种新型五分频电路，适用于USB 3．0物理层中时钟频率的五分频转换，且输出占空比基本满足50％，仿真结果表明采用CML电路构建的分频器可稳定工作在8 GHz的输入时钟频率，此时功耗为1．9 mW，采用TSPC电路构建的分频器可稳定工作在10 GHz输入时钟频率，此时功耗为0．2 mW，2种分频电路都满足USB 3．0规范要求，完全达到预期目标。
关键词：分频器；触发器；电流模式逻辑；单相位时钟逻辑

0 引言
    USB 3．0是通用串行总线(Universal Serial Bus)的最新规范，该规范由英特尔等大公司发起，其最高传输速度可达5 Gb／s，并且兼容USB 2．0及以下接口标准。物理层的并串／串并转换电路是USB 3．0的重要组成部分，在发送端将经过8 b／10 b编码的10位并行数据转换成串行数据并传输到驱动电路，在接收端将经过CDR(Clock and Data Recovery)恢复出来的串行数据转换成10位并行数据。在并串／串并转换过程中，同时存在着时钟频率的转换，若串行数据采用时钟上下沿双沿输出，则串行数据传输频率降低一半，并行传输时钟为串行传输时钟的1／5，即五分频。
    本文设计了基于65 nm工艺的五分频器，产生一个占空比为50％的五分频信号。对该电路的设计不以追求高速度为惟一目标，而是在满足USB 3．0协议所要求的频率范围基础上，尽可能的降低功耗。

1 电路原理与结构
    采用基于D触发器结构的五分频器逻辑框图如图1所示。图1由3个D触发器和少量逻辑门构成，采用了同步工作模式，其原理是由吞脉冲计数原理产生2个占空比不同的五分频信号A和B，然后对时钟信号CLK，A和B进行逻辑运算得到占空比为50％的五分频信号CLK／5，其计数过程如表1所示，从表1的计数过程可知，分频后的时钟CLK／5的周期是输入时钟CLK的5倍，由此实现了五分频并且其占空比为50％。

2 分频器基本电路的设计
    触发器是整个分频器中最基本的结构，只有设计好一个快速的触发器，才能实现一个高频率的分频器，目前用于分频电路的触发器电路主要有3种。第1种是CML(Current Mode logic)电路，是由ECL(EmitterCouple Logic)电路演变来的，相比传统的静态分频器，由于电路的摆幅较小，因而电路的工作速度快；第2种是TSPC(True Single Phase Clock)电路，采用单相时钟，大大减少了电路的元件数目，从而提高电路工作速度，同时这种电路功耗极低；第3种是注锁式(Injected Locked)电路，由于要使用电感，因而它的体积过大且工艺难度高，成本较高，很少被广泛采用。本文分别采用CML电路和TSPC电路构成分频电路，并对两者的速度和功耗等进行比较。
    CML电路构成的触发器如图2所示，由图中可以看出，该触发器由2个CML结构锁存器组成，它们构成主从型结构，每个锁存器都要经过2个阶段：跟踪阶段和保持阶段。当主锁存器跟踪输入信号时，从锁存器处于锁存保持阶段，然后交替。其中N13，N14为尾电流管，偏置电压V_ biss使N13，N14管工作在饱和状态，充当恒流源的作用。dp和dn是由输入信号d经传输门和反相器产生的一对互补差分信号，cK_m和ck_p是由输入时钟信号clk经传输门和反相器产生的一对互补时钟差分信号。主锁存器工作状态为：当cK_m为高电平时，N5管导通，N6管关闭，此时N1，N2管工作在差分状态，将输入信号dp，dn采入。当cK_p为高电平时，N6管导通，N5管关闭，此时N3，N4使电路维持在锁存状态，从锁存器工作状态恰好与主锁存器工作状态相反。设计中在触发器输出端q，qn之间加了2个反相器从而在q，qn之间形成正反馈，增强了电路的输出驱动能力。工作时，电路的尾电流应当足够大，有利于提高电路工作频率和输出信号的摆幅。

    TSPC电路构成的触发器如图3所示，由图中可以看出，该电路由四级反相器构成，上升沿触发，当CK为低电平，输入反相器在节点X上采样反向d输入，第2级反相器处于保持状态，节点Y预充电至Vdd，第三级反相器处于保持状态，时钟上升沿来时，第二级反相器求值，Y的电平值发生变化，时钟ck为高电平时，节点Y的值传送到输出q，该触发器的延时为4个反相器的传播延时，由于电路中元件数目很少，而且采用动态逻辑，因此功耗极低。

3 仿真结果与分析
    采用Cadence公司的spectre仿真器对设计的分频器分别仿真，仿真电源电压为1 V，结果表明：在典型工艺参数条件下，基于CML电路结构的五分频器最大工作频率是8 GHz，最小工作频率是1 kHz，当工作在8 GHz时，功耗为1．7 mW，输出信号占空比为49．76％；基于TSPC电路结构的五分频器最大工作频率是10 GHz，最小工作频率是10 MHz，当工作在10GHz时，功耗采用10 ns内的平均功耗，功耗为0．2mW，输出信号占空比为49．92％。由于是单端输入输出，基于TSPC电路结构的分频器抗噪声能力较弱。最高工作频率下的仿真结果如图4，图5所示。

    对于不同频率的分频器。通常采用FOM值来比较其性能，分频器的FOM值定义为：
    FOM=fmax／P
    式中：fmax是分频器的最高工作频率；P是分频器在最高工作频率下的功耗，表2为本文设计的分频器和其他文献中介绍的分频器作对比，所有的分频器均采用CMOS工艺，对比表明本文设计的5分频器性能较优，在65 nm工艺下具有明显的功耗低优势，尤其是采用TSPC电路结构的分频器，功耗极低。

4 结语
    本文基于65 nm工艺分别采用CML电路结构和TSPC电路结构设计了1个五分频器，采用spectre仿真表明，采用CML结构的分频器最高工作频率8 GHz，功耗1．7 mW，输出信号占空比49．76％；采用TSPC电路结构分频器最高工作频率10 GHz，功耗为0．2 mW，输出信号占空比49．91％，由于采用单端输入输出，所以采用TSPC结构的分频器抗噪声能力较弱。输出信号占空比为50％是本文一大特点，2种结构的分频器工作频率完全覆盖了USB 3．0协议所要求的频率范围，满足协议要求。