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  • 芯片制造三巨头的次世代光刻技术战略异同分析

    台积电与Globalfoundries是一对芯片代工行业的死对头,不过他们对付彼此的战略手段则各有不同。举例而言,在提供的产品方 面,Globalfoundries在28nm制程仅提供HKMG工艺的代工服务(至少从对外公布的路线图上看是这样),而相比之下,台积电的28nm制 程则有HKMG和传统的多晶硅栅+SION绝缘层两种工艺可供用户选择。另外,两者对待450mm技术的态度也不相同,台积电是450mm的积极推进者, 而Globalfoundries及其IBM制造技术联盟的伙伴们则对这项技术鲜有公开表态。不过我们今天分析讨论的重点则是其次世代光刻技术方面的战略异同。   资料图片:Mapper lithographics公司的E-beam tool   三家公司光刻技术策略的异同对比: Globalfoundries,台积电以及Intel三家在光刻技术方面的策略各有不同。其中台积电一直对无掩模的电子束直写技术最为热衷,但是他们最近对EUV技术的态度忽然变得热烈起来。而Intel则对EUV技术十分看重,将其视为下一代光刻技术的首选(Intel的EUV投入量产时间点大概也定在2015年左右),当然两家公司对电子束直写以及EUV也均有投入研究力量,但是侧重点则有所不同而已。相比之下,Globalfoundries则与台积电对比鲜明,他们对EUV技术显得非常热衷,不过他们对电子束直写的态度最近开始变得热烈起来。 传统的光刻技术领域,台积电主要使用ASML生产的光刻机,而Globalfoundries则脚踩ASML/尼康两只船。自从45nm节点起,Globalfoundries便一直在使用193nm液浸式光刻机,他们认为193nm液浸式光刻技术至少可以沿用到20nm节点。相比之下Intel则32nm节点起才开始使用193nm液浸式光刻机,此前使用的是193nm干式光刻技术,Intel曾经表示过准备把193nm液浸式光刻技术沿用到10nm节点。 Globalfoundries的次世代光刻技术攻略详述:20nm节点两种光刻技术可选?? GlobalfoundriesEUV技术的热衷程度与台积电形成了鲜明的对比。去年Globalfoundries跳过ASML的预产型EUV光刻机,直接订购了ASML的量产型EUV设备。据Globalfoundries高管Harry Levinson介绍,他们计划在20nm节点为用户提供分别采用两种不同光刻技术的选择。 第一个选择是使用193nm液浸式光刻+双重成像技术(以下简称193i+DP)制造的20nm制程产品,另外一个选择则是使用EUV光刻技术制造的20nm制程产品。 据Harry Levinson表示,理论上讲,193i+DP的光刻速度相对较慢,成本也相对较高,不过EUV光刻技术则急需解决曝光功率,掩模方面的问题。 Globalfoundries的计划是2012年安装自己从ASML订购的量产型EUV光刻机,并于2014-2015年开始将EUV光刻技术投入量产。不过按照计划,Globalfoundries会在2013年推出基于22/20nm制程的芯片产品。这样推断下来,至少在Globalfoundries将EUV光刻机投入量产的2014年前,他们的20nm制程产品只能使用193i+DP技术来制造。 不过Levinson并没有透露20nm节点之后Globalfoundrie在量产用光刻技术的布局计划,但令人稍感意外的是,他们最近似乎开始热衷于研究电子束直写等无掩模型的光刻技术。对小尺寸晶圆以及ASIC即专用集成电路器件而言,无掩模技术显得更适合作为下一代光刻技术使用。 台积电的次世代光刻技术攻略详述:16nm节点还是未知数 与Globalfoundrie类似,台积电也在40nm节点开始使用193i光刻技术,台积电计划将这种技术沿用到28/20nm节点,至于16nm节点,台积电则表示还在评估193i+DP,EUV以及无掩模光刻这三种技术的优劣。  台积电过去对EUV技术的热乎劲一直不是很高,但是最近由于在无掩模光刻技术的研发上遇到一些困难,因此他们似乎又开始重视这种技术。台积电纳米成像部的副总裁林本坚表示:“台积电16nm制程节点会是EUV或者无掩模光刻技术的二选一。而最终哪项技术会胜出则取决于其‘可行性’。” 台积电不准备脚踏两只船,同时走EUV和无掩模技术两条路。他们曾一度大力支持无掩模技术的发展,并曾积极投资无掩模技术的设备厂商 Mapper Lithography,后者还曾在台积电的研究设施中安装了一台5KeV功率的110-beam电子束光刻设备,并使用这台机器成功造出了20nm制程级别的芯片。不过这台机器仍为“Alpha”试验型产品,不适合做量产使用。 但台积电最近在光刻战略上有了较大的转变,他们最近从ASML那里订购了一台试产型NXE:3100 EUV光刻机,这台光刻机将在今年早些时候安装到台积电的工厂中, 林本坚为此表示:“EUV技术的研发资金投入状况更好一些,不过我们担心研发成本问题。” 另外,台积电也对EUV在曝光功率方面的问题表示担忧。当然无掩模电子束光刻技术也碰上不少问题,比如如何解决数据量,产出量问题等。有人认为Mapper公司可能还需要再凑足3一美元左右的资金才可以开发出一台量产型的电子束直写设备。 那么台积电在16nm节点究竟会采用哪一种次世代光刻技术呢?这个问题目前还得不出明确的答案。不过如果从各项技术所获得的资源支持来看,EUV获选的可能性似乎是最大的。林本坚表示:“这就像是一场龟兔赛跑,而富有的一方则是那只兔子。”他还表示:“我们已经开始关注这个问题。”同时他还不无讽刺地表示,虽然市面上有许多研发无掩模光刻技术的厂商,但Globalfoundries目前还没有找到能够符合其要求的解决方案。  

    时间:2011-03-03 关键词: 分析 芯片制造 次世代 光刻技术

  • 科学家开发微电池 有望实现设备小型化

    科学家开发微电池 有望实现设备小型化

    通过结合3D全息光刻和2D光刻技术,美国伊利诺伊大学厄巴纳—香槟分校的科学家日前开发出一种适用于大规模集成电路的高性能3D微电池。研究人员称,这种微型高能电池具有极其优异的性能和可扩展性,为人们提供了无限的想象空间,有望让很多设备小型化应用成为现实。相关论文发表在美国《国家科学院学报》上。   只有指尖大小的微电池 负责此项研究的伊利诺伊大学材料与工程学教授保罗·布劳恩说,由于小型化储能技术一直以来都是一个难题,微型设备通常都由片外电池或电源提供能源。其难点主要在于3D电极,这种电极十分复杂,在普通电池上实现的难度都比较大,更不用说片上集成。新技术成功突破了难关,让很多重要的应用成为了可能。 论文第一作者、伊利诺伊大学材料与工程学院研究生宁海龙(音译)称,他们采用了一种能够与现有微电子制造高度兼容的技术,开发出这种微型3D锂离子电池。在制造电极时,他们先用3D全息光刻技术来界定电极的内部结构,再用2D光刻技术塑造电极的外部形状。借助3D全息光刻技术,研究人员通过光束创建出完美的三维结构,让这种微型电池获得了性能优异的多孔电极,有助于电池内部电子和离子的快速传导。 这种方法的显著优势在于,能让人们对与电池能量、功率密切相关的参数进行灵活的调整,如电极的大小、形状、表面积、孔隙率和弯曲状态等。这为下一代芯片储能设备的设计制造铺平了道路。 虽然3D全息光刻技术需要对光束进行十分精确的控制,但最近的技术进步已经大幅缩减了整个过程所需的光学器件,仅需一个单一光束和一个标准的光刻过程就能满足制造这种微电池的需要。 伊利诺伊大学材料工程学教授约翰·罗杰斯说,该技术让这种电池获得了高度的可扩展性和在微电子制造过程中的兼容性。在结合如锡等高能材料后,还能提供激动人心的新功能,其中就包括高容量和良好的循环寿命,这种电池将为片上设备提供安全可靠的能源。 布劳恩说,这种小型化、高能量和大功率片上电池将让自主微尺度致动器、分布式无线传感器、发射器、监视器以及便携式、可植入医疗设备等获得长足的发展。

    时间:2015-05-13 关键词: 3d 光刻技术 电源资讯 微电池

  • MII开发J-FIL压印光刻技术用于平板显示器

     纳米图案成形系统与解决方案的市场与技术领导者 Molecular Imprints, Inc.(简称 MII)今天宣布,该公司开发出了一种可以轻松应用于显示器行业的轴承式 Jet and Flash® 压印光刻(简称 J-FIL® )技术和工艺。这项新技术已经被成功用于生产可被整合进平板显示器的高性能线栅偏振片(WGP) 。 平板显示器 (FPD) 行业不断追求能够增强终端用户体验的新技术。这样的创新将会借助集成型 WGP 替代传统偏振片薄膜。液晶显示器 (LCD) 中的偏振片是控制显示器光输出的被动器件。线栅偏振片通常由密集排列、规格小于100纳米的铝线组成,目前已经在商业上被用于投影仪显示器。Molecular Imprints 总裁兼首席执行官 Mark Melliar-Smith 表示:“WGP 的超高性能广为人知,但是制造更大面积的 WGP 所面临的可扩展性挑战使得其局限于投影仪应用。通过将 J-FIL 技术应用于显示器市场,我们展现了卓越的可见光谱偏振性能,消光比突破了30,000且没有降低我们所期望的>80%平行透过率。我们的轴承式 J-FIL 最初将被用于支持智能手机和平板电脑显示屏,最终则将被用于全尺寸显示器和电视机。” 据预测,集成型 WGP 将能提高平板显示器的功率效率和色彩保真度,同时让显示器更薄,成本更低。其他适合采用 MII 的轴承式 J-FIL 技术的应用包括薄膜晶体管、滤色镜、光子晶体和触摸屏。

    时间:2013-08-01 关键词: 光刻技术 平板显示器 j-fil mii

  • 我科学家另辟蹊径造出9纳米光刻试验样机

    我科学家另辟蹊径造出9纳米光刻试验样机

    记者从武汉光电国家研究中心获悉,该中心甘棕松团队采用二束激光在自研的光刻胶上突破了光束衍射极限的限制,采用远场光学的办法,光刻出最小9纳米线宽的线段,实现了从超分辨成像到超衍射极限光刻制造的重大创新。 光刻机是集成电·生产制造过程中的关键设备,主流深紫外(DUV)和极紫外(EUV)光刻机主要由荷兰ASML公司¢断生产,属于国内集成电·制造业的“卡脖子”技术。2009年甘棕松团队遵循诺贝尔化学奖得主德国科学家斯特凡·W·赫尔的超分辨荧光成像的基本原理,在û有任何可借鉴的技术情况下,开拓了一条光制造新的·径。 双光束超衍射极限光刻技术完全不同于目前主流集成电·光刻机不断降低光刻波长,从193纳米波长的深紫外(DUV)过渡到13.5纳米波长的极紫外(EUV)的技术·线。甘棕松团队利用光刻胶材料对不同波长光束能够产生不同的光化学反应,经过精心的设计,让自主研发的光刻胶能够在第一个波长的激光光束下产生固化,在第二个波长的激光光束下破坏固化;将第二束光调制成中心光强为零的空心光与第一束光形成一个重合的光斑,同时作用于光刻胶,于是只有第二束光中心空心部分的光刻胶最终被固化,从而远场突破衍射极限。 该技术原理自2013年被甘棕松等验证以来,一直面临从原理验证样机到可商用化的工程样机的开发困难。团队经过2年的工程技术开发,分别克服了材料,软件和零部件国产化等三个方面的难题。开发了综合性能超过国外的包括有机树脂、半导体材料、金属等多类光刻胶,采用更具有普适性的双光束超分辨光刻原理解决了该技术所配套光刻胶种类单一的问题。实现了微纳三维器件结构设计和制造软件一体化,可无人值守智能制造。 同时通过合作实现了样机系统关键零部件包括飞秒激光器、聚焦物镜等的国产化,在整机设备上验证了国产零部件具有甚至超越国外同类产品的性能。双光束超衍射极限光刻系统目前主要应用于微纳器件的三维光制造,δ来随着进一步提升设备性能,在解决制造速度等关键问题后,该技术将有望应用于集成电·制造。甘棕松说,最关键的是,我们打破了三维微纳光制造的国外技术¢断,在这个领域,从材料、软件到光机电零部件,我们都将不再受制于人。

    时间:2019-04-15 关键词: 集成电路 芯片 技术前沿 光刻技术

  • 7nm EUV芯片来临!三星宣布今年6月开启大规模生产

    7nm EUV芯片来临!三星宣布今年6月开启大规模生产

    据businesskorea报道,三星电子将于今年6月开始大规模生产7纳米(nm)极紫外(EUV)芯片。 三星电子计划在6月份推出Exynos 9825,这是一款应用处理器(AP),采用7纳米EUV工艺制造。这款处理器预计将搭载于Galaxy Note 10旗舰机型,该机型将于今年下半年发布。到目前为止,新款Galaxy Note手机搭载的处理器与年初推出的Galaxy S手机使用的处理器相同,如果这次预测成真,那此次三星的计划将与往年不同。 与传统的ArF技术相比,EUV光刻技术可以在较短的波长下更精确地绘制出详细的半导体电·图形。三星电子解释说,与目前的10纳米工艺相比,7纳米EUV工艺可以将芯片尺寸缩小约40%,并将电能效率提高约50%。尽管台积电在开始7纳米制程方面领先于三星电子,但三星是第一家将EUV设备投入大规模生产的公司。 台积电还急于大规模生产麒麟985,这是华为使用的一种AP,采用7纳米EUV工艺。与三星一样,华为很少在下半年为新产品发布新的AP。麒麟985可能会在今年上半年推出,搭载于华为Mate 30智能手机。 三星电子副董事长金基南(Kim Ki-nam)在上月的股东大会上表示,相信公司将能够先于竞争对手大规模生产7纳米EUV产品。但台积电有可能在几天内成为第一家大规模生产7纳米EUV芯片的公司。 然而,即使台积电先于三星电子大规模生产产品,半导体行业观察人士指出,台积电并不将EUV设备应用于整个生产过程,而是只应用于少数几个生产过程。 前端进程的战场已经从7纳米移动到5纳米。台湾ý体报道,台积电最近完成了用于5纳米工艺的半导体设计基础设施的建设。台积电多年来一直是苹果AP的独家生产商,预计将在A14上采用5纳米工艺,A14是苹果明年产品的AP。 英伟达的举动可能会决定晶圆制造业公司δ来的命运。目前已知的7纳米EUV客户包括苹果、三星电子的移动部门、高通、华为和AMD,能够利用最先进工艺的无晶圆厂企业并不多。英伟达首席执行官Jensen Huang表示:“我们今年û有推出7纳米显卡的计划。” 到2020年底产量稳定时,英伟达可能会选择5纳米制程。三星电子晶圆制造部门总裁郑恩胜(Jung euun -seung)在一次半导体设备国际会议上表示:“我们验证了3nm工艺的性能,并正在提高该技术的完整性。如果英伟达选择三星电子的代工工厂,它与台积电之间的差距将显著缩小。”

    时间:2019-04-12 关键词: 三星 处理器 光刻技术 厂商动态

  • 扇出型封装技术难题

    扇出型封装技术难题

    现在的技术的发展也推动着封装技术的不断发展。先进封装技术已进入大量移动应用市场,但亟需更高端的设备和更低成本的工艺制程。更高密度的扇出型封装正朝着具有更精细布线层的复杂结构发展,所有这些都需要更强大的光刻设备和其它制造设备。 最新的高密度扇出型封装技术正在突破1μm线宽/间距(line/space)限制,这被认为是行业中的里程碑。拥有这些关键尺寸(critical dimension,CD),扇出型技术将提供更好的性能,但是要达到并突破1μm的壁垒,还面临着制造和成本的挑战。此外,目前还只有少数客户需要这样先进的封装技术。 尽管如此,扇出型封装在众多市场上正变得越来越受欢迎。“移动设备仍然是低密度和高密度扇出型封装的主要增长驱动力。”日月光(ASE)高级工程总监John Hunt表示,“随着我们一级和二级的扇出技术获得认证,汽车行业将开始加速发展。高端市场的服务器应用也在增长。” 重布线层(Redistribution Layer,RDL)是扇出型封装的关键部分。RDL是在晶圆表面沉积金属层和介质层并形成相应的金属布线图形,来对芯片的I/O端口进行重新布局,将其布置到新的、节距占位可更为宽松的区域。RDL采用线宽(line)和间距(space)来度量,线宽和间距分别是指金属布线的宽度和它们之间的距离。 扇出型技术可分成两类:低密度和高密度。低密度扇出型封装由大于8μm的line/space(8-8μm)的RDL组成。高密度扇出型封装有多层RDL,CD在8-8μm及以下,主要应用于服务器和智能手机。一般来说,5-5μm是主流的高密度技术,1-1μm及以下目前还在研发中。 “就设计规则的激进程度而言,目前仍然有各种各样的扇出型技术。很多产品都受到外形尺寸、性能以及成本等因素的影响。”Veeco全球光刻应用副总裁Warren Flack说道,“具有较小CD的重布线层能够减少扇出型封装中的重布线层数。这能降低整体封装成本并提高良率。” 成本是许多封装厂需要考虑的因素。因为并非所有客户都需要高密度扇出型封装。挑战性(非常小)CD的扇出技术相对昂贵,仅限于高端客户。好消息是,除了高密度扇出型封装之外,还有其它大量低成本的封装技术可供选择。然后,另一方面,客户也正在推动封装厂商降低其制造成本,特别是对于扇出型封装和其它先进封装。在扇出型封装中,有几个工艺步骤,包括光刻——一种在结构上形成细微特征图案的方法。 在封装领域,有几种不同的光刻设备类型,例如对准式曝光机、直接成像、激光烧蚀和步进式曝光机(stepper),每项技术能力不同。换言之,封装厂商可能会使用不同的设备类型进行扇出型封装。 什么是扇出型封装? 扇出型封装技术在封装市场是较为热门的话题。在扇出型技术中,裸片直接在晶圆上封装。由于扇出型技术并不需要中介层(interposer),因此比2.5D/3D封装器件更廉价。扇出型技术主要可以分作三种类型:芯片先装/面朝下(chip-first/face-down)、芯片先装/面朝上(chip-first/face-up)和芯片后装(chip-last,有时候也被称为RDL first)。 在chip-first/face-down工艺流程中,晶圆厂首先在晶圆上加工芯片,然后将晶圆移至封装厂进行芯片切割。最后,通过芯片贴装系统,再将芯片放置在临时载板上。EMC(epoxy mold compound,环氧模塑料)被塑封在芯片和载板上,形成所谓的重构晶圆(reconstituted wafer)。然后,在圆形重构晶圆内形成RDL。 在RDL制造流程中,先在衬底上沉积一层铜种子层,再在该结构上涂布一层光刻胶,然后利用光刻设备将其图案化。最后,电镀系统将铜金属化层沉积其中,形成最终的RDL。 RDL的CD取决于应用。许多扇出型封装不需要先进RDL。在可预见的未来,5-5μm及以上的封装仍将是主流技术。在高端领域,ASE正朝着1-1μm及以下的RDL进军。与此同时,台积电(TSMC)也紧跟步伐,目前正在研发0.8μm和0.4μm的扇出型技术。先进扇出型技术终将支持高带宽存储器(high-bandwidth memory,HBM)的封装。 “扇出型方法有很多种。我们可以看到CD越来越小,越来越有挑战性。铜柱的间距也越来越小。”Veeco的光刻系统亚洲业务部门总经理Y.C. Wong说道,“通常,主流的RDL仍在5-5μm及以上。目前我们可以看到也有2-2μm或3-3μm在生产。而现在1-1μm还只是处于研发状态。当5G真正发展起来以及随着存储器带宽需求变高时,以上需求都将被驱动。这也将推动市场对2-2μm和3-3μm及以下的更多需求。” 尽管如此,所有扇出型技术仍然都面临着挑战。“扇出型封装的主要挑战是翘曲(warpage)/晶圆弯曲(wafer bow)问题。此外,芯片放置也会影响晶圆的平整度和芯片应力。所以芯片偏移(die shift)给光刻步骤和对准带来了挑战。”Yole分析师Amandine Pizzagalli说道。 成本也是关键因素之一。具有挑战性CD的封装往往更昂贵。相反,CD要求低的封装则更便宜。在任何情况下,客户对IC封装的价格都是敏感的。他们希望尽可能降低封装成本。因此,他们希望封装厂商降低制造成本。这个故事还有另外一面。封装客户可能想要一款具有挑战性RDL的扇出型产品。但是该封装技术必须达到一定的需求量才具有研发的可能性。如果封装需求量达不到目标,则很难获得回报。因此,目前来说可能还没有动力驱动更小RDL的封装研究。 对准曝光机(Aligners)vs. 步进式曝光机(steppers) 当然,光刻技术在扇出型和其它封装类型中起着关键作用。在晶圆厂,光刻设备被用于纳米级的特征图案,这也是至关重要的。同时,在封装厂,光刻和其它设备被用来处理凸点(bump)、铜柱(copper pillar)、RDL和硅通孔(TSV),这些结构都属于微米级。 根据Yole的数据表明,2019年用于封装的光刻设备市场规模预计将达到1.416亿美元,高于2018年的1.287亿美元。Pizzagalli称,所有的新设备采购清单中,约85%涉及步进式曝光机,其次是掩模对准曝光机,占比相比前者低15%。掩模对准曝光机和步进式曝光机都属于光刻类别。为此,该工艺从光掩模版开始。设计人员设计IC或封装,然后将其转换成文件格式,再基于该格式开发光掩模版。 光掩模版根据给定图形进行设计。掩模版显影后,被运送到晶圆厂或封装厂。将掩模版放置在光刻设备中。该设备发射光线透过掩模版,在器件上形成图案。多年来,掩模对准曝光机一直是封装界的主流光刻设备。“掩模对准曝光机的工作原理是将掩膜版的全区域图形投影到衬底上。由于投影光学器件没有减少,掩模版必须放置在晶圆附近。因此,其分辨率被限制在约3μm line/space。”EV Group业务发展总监Thomas Uhrmann表示。 如今,掩模对准曝光机主要用于封装、MEMS和LED(发光二极管)领域。“虽然在生产过程中很难达到3μm以下的line/space要求,但在先进封装中,掩模对准曝光机还有其它优势。例如,掩模对准曝光机在需要高强度和高曝光次数的凸点和厚抗蚀剂曝光领域具有性能和成本优势。”Uhrmann说道。 然而,对于更先进的应用,封装厂则会转向使用一种称为步进式曝光机的光刻系统。使用先进的投影光学系统,步进式曝光机的分辨率高于掩模对准曝光机。步进式曝光机可以将图像特征以更小比例从掩模版转移到晶圆上。不断重复该过程,直到晶圆被加工完成。封装领域步进式曝光机的主要参与者有Canon(佳能)、Rudolph(鲁道夫)、Veeco(维易科)及其它竞争者。 对于许多应用来说,封装厂商选择使用步进式曝光机出于几个原因。“当我们开始研究步进式曝光机可以做些什么的时候,我们可以提供一些显著的改进。”Veeco公司的Flack说道,“缩小CD在过去几年里一直是我们考虑的重要因素。步进式曝光机也正在缩小套刻精度以匹配CD。现在,它必须能够处理更多不同尺寸的衬底。” 与此同时,在晶圆厂,芯片制造商使用193nm波长的光刻系统来进行特征成像。然而在封装厂,由于特征尺寸更大,封装厂无法使用此波长的设备。相反,他们使用的光刻机波长更长,如436nm(g-line)、405nm(h-line)和365nm(i-line)三种波长。在封装过程中,一些步进式曝光机仅具备i-line波长,而有一些则支持更多的波长。例如,Veeco推出的一种称为宽波段步进式曝光机,支持三种不同波长——436nm、405nm和365nm,通常是由宽波段光谱汞灯产生的。 对于更具挑战性的CD,该步进式曝光机可被调整为支持“仅i-line”模式,用于处理1-1μm的特征图形。此外,该设备还支持“ghi”模式,处理2-2μm及以上的应用。步进式曝光机可用于一系列IC封装中,包括扇出型封装。在扇出型封装中,光刻设备有助于完成RDL。 这些系统还必须处理芯片偏移问题。如上文所述,当芯片嵌入重构晶圆中时,它们会随着制程发生移动,造成芯片偏移,从而影响良率。 为了解决这个问题,业界正在开发具有更好对准技术的光刻设备,以补偿芯片偏移。“有两种方法可以解决这个问题。从光刻的角度来看,你可以尽可能多地修正它、可以调整晶圆上的刻度、可以调整放大率等。但这是假设所有芯片都以同样的方式移动的情况下。如果偏移是随机的,那么几乎不可能纠正这种情况。”Veeco的Flack说,“对于高端应用,我们需要努力确保芯片不会偏移。在某些情况下,可以通过放置和对准芯片的技术来实现。” 芯片偏移仍然是所有扇出技术持续存在的挑战。另一挑战是制备RDL。在5-5μm范围内通过RDL进行扇出封装几乎没有或完全没有问题。甚至在2-2μm范围内的RDL也在生产中。随着扇出型封装不断向1-1μm及以下发展,挑战越来越大。目前能解决此问题的诀窍是以高良率制备更精细的RDL。 目前该行业已经可以达到1-1μm的分辨率。例如,Veeco在步进式曝光机中使用“仅i-line”模式,显示分辨率为1-1μm。步进式曝光机具有可变数值孔径(numerical aperture,NA)物镜和1X掩模板。然而尽管如此,还是存在一些挑战。根据Veeco和Imec最新的论文中所述,在制备RDL过程中,必须保证铜足够厚,以降低金属线的电阻。因此,光刻胶的纵横比必须最大化。根据该论文,这需要具有较大焦深的光刻设备来处理扇出技术出现的高度变化。 同时,有些公司提供“仅i-line”系统。例如,佳能最新的i-line设备采用孔径为0.24的物镜,确保分辨率≤0.8μm。 “领先的1μm先进封装工艺需要使用化学放大原理的光刻胶,由于其光致酸产生剂的特性,仅对i-line波长敏感。因此,它需要i-line曝光光源来实现小于1μm的分辨率。”佳能的营销经理Doug Shelton说道,“要求宽波段曝光的客户将使用成熟的DNQ光刻胶来对准粗糙的图案层,这些光刻胶对i-line和h-line波长敏感,而对g-line波长不敏感。对于那些挑战性较小的应用,我们可以利用系统,该系统可以选择允许宽波段i/h-line曝光,以提高粗加工的产出量。” 因此,使用当今的技术将RDL突破1μm是有可能的,但目前尚不确定。这也是封装行业一直在争论的话题。然而,不管步进式曝光机的波长类型,突破1-1μm都存在一些挑战。光刻设备当然是有能力达到的,但目前的RDL流程还存在其它问题。“当降到1-1μm以下时,会遇到其它与光刻无关的问题,这将限制其被采用的速度。”Veeco公司的Flack说道,“只要种子层占铜线宽度的一小部分,它能很好地工作。当小于1μm时,种子层占线宽的比例增加,会出现低良问题。” 简而言之,传统的RDL工艺是突破1-1μm的潜在障碍。“在这一点上的转变,将是行业面临的真正挑战。”Flack表示。因此,该行业同时也在研究其它工艺流程,如双大马士革工艺(dual damascene)。多年来,芯片制造商一直使用双大马士革工艺来实现晶圆厂后道工艺(backend-of-the-line,BEOL)中芯片的铜互连。 在双大马士革工艺中,BEOL和封装的工艺步骤类似。在封装中,绝缘层沉积在衬底上。然后,对沟槽进行图案化和刻蚀,并用铜填充沟槽。对于封装来说,双大马士革工艺是可行的,可以将RDL降到1-1μm及以下。“这项工艺很好,但价格昂贵。有技术解决方案,但成本效益可能不高。”Flack说。 台积电(TSMC)目前也在探索双大马士革工艺,但对大多数厂商来说,价格太昂贵了。因此,该行业还需在此“竞技场”上实现经济效益的突破。 激光成像、烧蚀等光刻技术 激光直接成像(laser direct imaging)是另一种用于封装的光刻技术。激光成像类似于直写或无掩模(maskless)光刻。它不需要直接使用掩模版就能实现在芯片上进行加工,因此削减了封装成本。奥宝科技(Orbotech)和迪恩士(Screen)是激光直接成像系统的供应商。据消息称,另一家公司Deca也开发了具有专利的激光直写技术。 激光成像可以解决扇出型封装中的芯片偏移问题。如上所述,第一步是构建重构晶圆。然后,使用芯片贴装系统将芯片放置在晶圆上。“问题就出现在这里。当你把芯片放在上面时,芯片彼此之间并不完美。很难将芯片精确地保持在我们想要的微米范围内。”Deca首席技术官Tim Olson表示。 Deca公司的“自适应图案化(Adaptive Patterning)”技术则是解决芯片偏移的一种方法。ASE是Deca的投资者,正在基于这种图案化技术生产M系列扇出型产品。Deca的技术包括四个模块的工艺流程——晶圆准备、拼板、扇出和检查。它支持研发具有更精细的RDL的5-5μm多层扇出型封装。 在晶圆准备过程中,可在芯片上电镀铜。然后,在拼板步骤中,使用高速系统以每小时28000颗芯片的速度将芯片放置在重构晶圆中。相比之下,传统的芯片贴装系统每小时只能完成2000多颗芯片。然后,通过使用检查技术来测量晶圆上每个芯片的实际位置。Olson解释道:“芯片测量检查是拼板加工过程中的最后一步,用于制造过程中每个拼板的实时设计。” 然后,RDL以芯片先装/面朝下的流程开发。在曝光步骤期间,系统重新计算RDL图案以适应每片晶圆中的每颗芯片偏移。这个过程只需要28秒。总产出量为每小时120片晶圆。“自适应图案化是一种系统,旨在自动补偿制造过程中的自然变量,而不是专注于消除所有变量。”Olson说道,“在典型的应用中,通过芯片贴装、注塑和其它工艺步骤,允许芯片在‘X’轴和‘Y’轴上的变量高达60μm。自适应图案化通过制造中的实时设计自动消除了97%的变量,实现了2μm以下的有效互连公差。目前我们正在开发中的下一代自适应图案化技术将支持2μm的特性,尺寸将缩小为0.8μm。” ASE计划在2019年或2020年使用来自Deca的相同技术,提升面板级扇出型封装。同时,该封装也将使用自适应图案化技术。 与此同时,Suss MicroTec公司也在开发一种叫做激光烧蚀(laser ablation)的干法图案化工艺。Suss的准分子烧蚀步进式曝光机结合了基于掩模版的图案化烧蚀。可以实现3μm的line/space,而2-2μm也在进展中。 “准分子激光烧蚀是利用高功率紫外(UV)准分子激光源的特性直接去除材料。典型的波长是308nm、248nm和193nm。”Suss光子系统总裁兼总经理Markus Arendt说道,“准分子烧蚀瞬间将相容的目标材料(即聚合物、有机电介质)从固态转化为气态和副产物(即亚微米干碳颗粒),从而产生很少甚至没有热影响区以及更少的碎片。” 通过使用该技术,Suss一直专注于晶圆级工艺。此外,他还研发了双大马士革工艺RDL流程及其它技术。“我们的产品路线图包括许多新项目。”Arendt说,“然而,最值得注意的两个问题是:(1)新的大视场、高NA投影物镜,可在生产中实现2μm的line/space;(2)双激光版本,可实现更大的扫描光束,从而显著提高产出量并降低购入成本。” 并且,Brewer Science公司正在研究另一种方法。它在注塑混合物中使用一种薄膜,像模板一样工作,可解决芯片偏移问题。“这是环氧塑封材料的替代品。”Brewer高级技术执行总监Rama Puligadda说道,“你预先形成模板,然后可在那里用硅制造空腔。”显然,用于封装的创新光刻解决方案并不缺乏。但是要突破1-1μm还需要继续努力。即使业内人士都知道这一点,但也必须满足客户苛刻的成本要求。这些因素都会让这个行业忙碌一段时间。以上就是封装技术的一些技术挑战,需要工程师们

    时间:2020-03-26 关键词: 封装 光刻技术 扇出型

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