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  • 基于平台的变速电动机方案开发

    从家庭中常用的冰箱、洗衣机、洗碗机到工厂及加工厂的水泵和风扇、以及办公室里的空调系统,中小型电机都需要得到有效的控制。在商业、工业和家庭环境中,我们对电动机的依赖无处不在,据估计电动机消耗的电能占据了全球电能消耗的50%以上。 然而,问题在于绝大部分电动机都不是非常有效,就像感应电动机、交直流两用电动机和不经济的电动机械驱动器那样效率低下。考虑到环保、立法和商业,以及结合基于电动机设备消耗大量的能源,对于工程师来说很有必要找出改善电机效率的方法。 图1:IRS2136D系列产品功能方块图。 以冰箱为例,它大约占家用电能的15%,其中大部分电能被浪费在将热量泵出冰箱的过程中。传统的冰箱所配备的单相感应电动机仅以全速工作,当(冰箱)内部温度上升到期望的温度时,压缩电机就相应启动;当达到期望的温度时,电动机就停止工作。或以洗衣机为例,其中大部分电能被用于加热大量的水,从而进一步提高效率的办法可能是减少洗衣期间所需要的用水量。 再以空调为例,它是家庭和办公室中典型的、最大的电能消费者,里面可能有多个电动机(用于风扇和压缩机),增加了浪费电能的机会。最近特别发布了相关的法令以提高周期性能效比(SEER),在中国这样的国家中,空调机的使用量在不过五年之间内就增长了大约400%。 变速电动机控制 这些应用的共同点在于通过用基于逆变器的、变速、永磁同步电动机(PMSM)运动控制来替代传统的感应电动机(AM1),工程师可以设计出极高效率的电动机。提高效率会降低营业成本,并满足了降低用电量的环保和立法的要求。其它的好处在于:变速解决方案产生更小的声学噪音和电噪声;工作产生的振动更低;产品的可靠性更高及电动机的控制更精确。工程师因而能将更多的功能设计到目标应用之中。 迄今为止,实现变速电动机面临的挑战是在不增加系统成本的情况下运用电动机控制技术。这是个很大的挑战,因为变速解决方案需要更复杂精密的驱动和控制电路。这样的复杂性典型地让许多国内OEM无法进行企业内部的开发。然而,上市时间和成本约束也意味着,购买最新的、预先封装的电动机驱动并利用系统集成商的做法一般也不能独立发展。因此,在变速电动机设计和实现的过程中,需要降低成本、缩短时间和控制风险的新方法。为了满足这种需求,要采用集成的、基于平台的电动机控制技术,在提供面向特定应用的配置灵活性的同时,让“构建模块”能被组合到实现变速电动机驱动所需要的功能之中。 IR公司用于变速电动机控制的平台--称为iMOTION——为设计工程师提供了一种不需要位置传感器的、实现节能、变速正弦曲线电流控制的综合系统级方法。该平台为设计工程师提供了配置变速电动机控制好处所需要的一切。用于空调机的iMOTION平台方案现在就可以(从IR)得到,并配备针对家用电器的解决方案。 模拟的构建模块 iMOTION平台构建模块由数字控制器IC、模拟栅极驱动器、保护IC和功率平台组成,它受到各种易用开发和支持工具的支持,包括参考设计、基于GUI的编程工具和文件。在此,我们将从最近发布的IRS2136D家族出发,来仔细分析该平台的模拟单元。 图2:IRS2136D与iMOTION平台一起被安装在电动机驱动电路之中。 IRS2136D家族是一系列组合了三相功率MOSFET和IGBT驱动器功能的高速、高电压集成器件,并将综合保护能力集成到单颗紧凑器件之中。封装选项包括28引脚SOIC或PDIP封装套(doormats)或44引脚PLCC。图1所示为这些IC提供的功能方块图。 IR已经利用其专有的高压IC(HVIC)技术来设计新器件。对于设计产品以驱动MOSFET和IGBT来说,该技术是比较理想的。栅驱动输出的设计采用了抗闭锁CMOS电路,该技术容许将低压驱动器与高压级开关集成起来,以在单片IC中实现高压侧和低压侧的栅极驱动器。如图1所示,在IRS2136D家族的情形下,每一个器件都集成了三个独立的高压侧和低压侧参考输出沟道,从而为三相应用提供全面的解决方案。高压侧600V半桥逆变器栅驱动器提供悬浮沟道,该悬浮动沟道的设计是为了引导工作,以被用于驱动N沟道功率MOSFET或IGBT。 每一个高压侧沟道内建的引导二极管起的重要作用是进一步减少元件数量和电路复杂性。该引导方案适用于大多数PWM配置,并可被用于与外部引导网络并联或取代外部网络。这种灵活性使得IRS2136D产品适用于各种电动机控制应用,包括空调机、洗衣机、通用逆变器和微型/小型逆变器驱动。 除了它们的驱动能力,新型IC还提供重要的内建保护功能级,过去该功能需要外部电路来实现。这种功能包括对所有沟道的欠压锁定和能够自动关闭6个驱动器的过流启动装置(trip)。欠压锁定功能包括自动故障清除功能,而过流故障条件经外部RC网络编程的一段延迟之后可被自动清除。此外,输出驱动器的重要作用是高脉冲电流缓冲级,它的设计是为了提供交叉传导保护,该级防止意外短路并增加了逆变器的可靠性。 新型的IRS2136D所工作的栅驱动电源范围是10V到20V,其逻辑输入与CMOS或输出低到3.3V的LSTTL兼容。在产品生命期过程中,模拟栅驱动器都表现出参数的稳定性,而为高压侧和低压侧沟道的参数匹配--如传播延迟--支持精确的死区时间插入。分开的电源和信号地连接使得在低压侧IGBT上设计用于电流传感的单DC线配置成为可能。 完成设计 以空调设计为例,图2中IRS2136D与IR公司的iMOTION平台一起被安装在电动机驱动电路之中。在此情形下有两个驱动器IC,一个用于风扇而另一个用于压缩机,功率级由IC公司的高效率损耗阻滞沟道IGBT组成。系统核心的是IRMCF312数字控制器,该控制器结合了IR公司拥有专利的运动控制引擎(MCE)、一个模拟信号引擎(ASE)以及一个应用层处理器。MCE除了控制PFC电路之外,要为两个电动机执行复杂的无传感器PMSM算法,而ASE为单个分流无传感器控制提供所有的信号调理和转换电路。应用层处理器独立地定义来自MCE的空调系统的工作。

    时间:2006-06-26 关键词: 方案 平台 开发 电动机 电源技术解析 基于 变速

  • 用51兼容芯片PL32OO设计直序扩频平台

    引言    扩频通信就是待传输的信息数据被伪随机码调制实现频谱扩展后再传输,接收端采用同样的伪随机码进行解调及相关处理,恢复原始数据。这种通信方式与一般常见的窄带通信方式不同,是扩展频谱后进行宽带,信,再在接收端进行相关处理,恢复成窄带后解调据。扩频通信具有强抗干扰性、抗噪声、抗多径衰落可码分复用等优点,是比较先进的通信技术。    电力线载波通信是指用电力线路作为通信媒体进行通信,目前被广泛应用于工业自动控制系统、电能管理系统、家用电器系统及计算机终端接口等场合。它利用现成的电力线路来传送数据,无需另外架设通信线路,也不占用现有的通信频率资源,特别适用于组建小型局域网和实现大楼内的自动控制。但在电力线上进行信号传输,工作环境恶劣,线路阻抗小、干扰大且时变性大,交流噪声对数据的影响及信号的衰减也都很大。扩频通信方式因其扩频载波信号的带宽通常较大,而受干扰的频率范围所占比例相对减小,因此可以较好的排除电力线上的随机干扰。目前,电力线载波通信正朝着使用扩频通信技术的方向发展。    PL32OO是具有电力线载波通信功能的内嵌8O51增强型高速微处理器的新型SoC产品。该芯片采用新型的CMOS数/模混合工艺制造,具有成本低、性能高、功能强大等特点,能够很方便的应用于电力线通信领域。 1 PL32OO的主要特点    PL32OO是内嵌了8O5l指令的高速微处理器芯片,其软件易于开发,具有8/16位双模式ALu,能够8倍速于标准8O51处理器,运行速度快,数据处理能力强。图1为PL32OO的基本功能结构框图。     PL32OO芯片采用O 35μm超大规模数/模混合CMOS制造工艺,是拥有多项知识产权的SoC(System on Chip)设计。该芯片内置高精度数字多功能电能计量电路,计量标准完全符合国际GB/T 17883和GB/T 172l5;电流通道内置可程序设定增益放大器(PGA);内置了双通道电流采样、正/负功指示数字逻辑电路;内置扩频通信调制/解调电路;内置4×32段LCD显示控制/驱动电路或8×8段LED显示控制/驱动电路;内置可数字频率校正的实时钟;内置可对电能计量精度和实时钟精度进行温度分段线性补偿的温度传感器;内置2.5V±8%电压源基准;内置串行程序存储器编程接口,支持在系统编程(ISP);采用5V单电源供电;内置完善的电源电压监测电路。  2 内嵌微处理器部分功能概述    PL32OO内嵌的增强型8O51兼容微处理器,配置了8/16位ALU、256B+1024B SRAM以及16KB E2PROM、3个8/l 6位定时器/计数器,1个看门狗定时器以及3个外部中断,为用户提供丰富的嵌入式资源和理想的应用开发平台。其增强型805 1兼容微处理器,采用超级指令流水线架构,同等主频情况下,8倍速于标准8051微处理器。另外,该芯片还具有两个全双工uART(通用异步收发器),一个可配置为38k.Hz的红外通信模式,另一个可配置为RS485通信模式,提供了多种方便的数据传输方式。 3 载波通信模块的原理及功能设置    PL3200芯片内集成的载波通信单元采用QPSK调制方式,并拥有可变伪随机码速率(带宽)的多地址通信技术。载波通信单元采用直接序列扩频方式。在扩频接收的过程中主要包括载波信号的捕获和同步。    捕获是接收模块在扩频序列精确同步前,搜索接啦信号,使接收信号的扩频序列与本地扩频序列在相位上进入可同步保持的范围之内,即二者的相位在一个扩频序列码元之内。由于载波通信单元所选用的扩频伪码舅有很强的自相关性,所以通过比较本地伪码和接收序只之间的相关性与设定阈值的高低,就能在捕获过程中势定是否停止伪码的滑动,以完成捕获。捕获完成后进A跟踪阶段,动态地调整本地伪码产生器的时钟速率,懂本地伪码能够自动地和接收到信号的伪随机码保持精确目步。扩频序列的跟踪电路采用全数字基带延迟锁定环(delay locked loop)电路。在载波通信单元每次置为发送态后,硬件会首先发送40个伪码周期的全“1”序列,用于使接收端与发送端的伪随机码同步和用于识别帧头的8个伪码周期的帧头序列,软件不需要进行相应的处理。在载波通信单元置为接收态后,硬件会在每次伪随n码l司步后,开始从数据流中搜寻帧头序列。当检出帧*序列后,才真正开始接收数据,并以字节的方式送到SSC_BUF寄存器中。在载波通信单元,每处理一个字节;的数据,都是通过SSC_BUF寄存器与CPU之间进行数I镕交互实现的。    PL3200对扩频数据采用QPSK调制方式,其载波中0频率为120kHz,伪随机码速率可达到30kbps和15kbps。根据伪随机码的速率不同,数据速率可达到1 kbp s和500bps。由于该芯片采用了63位的Gold/Kasami序列,从而实现了码分多址,其地址数目最多可达40个,其中32个Gold序列,8个Kasami序列,由于使用了扩频技术,可使各地址之间的干扰减到最小。    载波通信单元每次由收态转为发态后,CPU应在4ms内将新的待发数据填人到SSC_BUF寄存器中,否则硬件将会在4m s后,自动由发态转为收态。载波通信单元处于发态时,应该在每次发送缓冲标志为空时,立即将新的待发数据填入SSC_BUF寄存器中。当最后一字节待发数据向SSC_BUF寄存器填入完毕后,CPU进行的数据交换过程结束。载波通信单元在全部数据发送完成后,会自动由发态转为收态(强制的由发态置为收态可能会导致最后一字节数据丢失)。在接收端,每次通信数据包正常接收完毕后,软件可以通过对载波通信状态寄存器(00H)的写操作,来强制通知接收逻辑重新开始新的数据帧搜索。    PL3200载波通信单元的具体设定,是通过对载波通信寄存器组(SSCRegister。Bank)不同地址的寄存器,写入对应的控制字来实现的。设定功能时,先向载波通信控制字地址选择寄存器(SSC_ADR)中写入选中的载波通信寄存器组的地址,再向载波通信控制字数据寄存器(SSC_DAT)写入设定的控制字。载波通信寄存器组(SSCRegiste r’Bank)各地址对应的寄存器如表l所列。     在PL3200的载波通信寄存器组中,对地址为02H(载波通信控制寄存器1)、04H(伪随机码捕获门限寄存器)和05H(伪随机码精同步门限寄存器)进行写操作时,要取消写保护,才可以将数据写入对应的寄存器中。若对寄存器不再进行写操作时,应将写保护使能。取消写保护的方法是,用程序向SSC_ADR寄存器写入FFH,选中写保护寄存器的地址,再向SSC_DAT寄存器写入FFH,即可取消写保护,并由程序向相应的寄存器进行写操作。在对相应的寄存器进行完写操作后,由程序向SSC_ADR寄存器写入FFH,再向SSC_DAT寄存器中写入一非FFH的数据,写保护将会被使能。在载波通信寄存器组中,00H的寄存器用来指示载波通信单元处于收态还是发态,以及数据和帧头的接收发送标志;02H的寄存器可设置选择伪码的种类(Kasami码或是Gold码)、伪随机码的地址选择位(Kasami码可选8个地址,Gold码可选32个地址)以及伪随机码的速率(30K码速率或l 5K码速率)及由此确定的数据速率(1Kbps或500bps);03H的寄存器用来设置伪随机码捕获的门限闽值,在载波通信单元为接收态时,设定本地与接收到的伪随机码序列相位同步的捕获门限值,硬件会按每个伪码周期对本地产生的伪码与接收到的伪码进行计算,计算的结果与门限值比较,若小于门限值将进行一次相位调整,调整幅度为半个伪码码元宽度, 直到高于设定的捕获门限值时, 才不再作调整,一般若伪码码率为30K时,捕获门限值将调整至40H左右;05H的寄存器用于设定在接收状态时,本地与发送端伪随机码序列相位同步的糟同步门限值,当高于伪码捕获门限值时, 将进行精同步调整,硬件可以识别本地伪码和接收到的伪码相位是超前还是滞后,从而进行向前或向后的相位调整。 当小于设定的门限值时,认为精同步已经同步, 将不再进行调整。 4 应用于扩频载波通信的设计    应用PL3200的扩频载波通信功能,设计一个数据收发平台。数据由PC机A的串口RS232发出,经MAX232电平转换后,送入芯片PL3200。在芯片中,先由扩展串口UART接收数据,经内嵌8051的控制处理,送入载波通信单元,对数据进行直接序列扩频,扩频后的信号经120kHz的载波频率调制后输出。此信号经功率放大后可由线圈耦合到低压电力线上, 实现电力线载波通信。在接收端, 先通过线圈将电力线上的信号耦合出来, 对信号进行滤波限幅,将限幅后的信号送入PL3200进行捕获、同步及解扩处理,经由内嵌8051的控制,由芯片的UART串口,经电平转换后,送到PC机B的RS232接口,进入PC机。反之,B的数据按相反的路径传送给A。整个平台的结构框图如图2所示。     载波通信为总线方式通信,所以载波单元的常态必须设置为接收态,对载波模块可分配不同的通信地址。由于载波通信速率相对于主频低很多,为提高CPU效率,数据的接收和发送均设计为中断方式处理,每次进入中断,完成对数据接收或发送的处理操作。    按照数据的传送过程,用C语言编写芯片的控制程序,设计主程序流程如图3所示。     系统在上电后进入主程序,在主程序的延时阶段进行复位操作,随后进行资源初始化操作,对寄存器作初始化设置。为了防止程序因为意外原因而导致死机,PL3200专门设计了一套看门狗电路,当程序死机后,经过一段由寄存器控制的定时时间后,看门狗电路重新复位8051。所以,程序在运行时,每隔一段时间间隔,就要不断地复位看门狗电路。将复位看门狗电路的操作编成中断子程序,每隔一段时间后对变量赋值,复位看门狗电路,此即喂狗操作。在进行部分寄存器的初始化重置后,程序依次检查载波接收中断和串口接收中断。如有载波数据。则进入载波接收中断,将数据送入载波缓存数组,随后送串口发送。如有串口数据,则按照协议格式将数据取出,存入串口数据缓存数组,待数据接收完整后,进入载波发送中断,将缓存中的数据送载波发送,成功后将标志位清除。主程序再次进入循环,检测载波中断或串口中断。主程序对中断进行循环检测,直到有数据中断发生,进入中断处理程序。    当载波通信单元中断使能位有效时,CPU的中断2将会被配置成在载波通信中,用于数据字节发送或接收的中断。发生载波中断时,程序查询载波通信寄存器地址00H的bit0位:当该位为0时,进入载波接收状态;当该位为l时,进入载波发送状态。    载波接收中断的流程如图4所示。在载波接收的过程中,先要查询载波通信寄存器00H的帧头标志位,如收到帧头,且芯片处于等待接收状态,则接收数据的第一字节;如接收的不是帧头,则判断帧头是否已被接收,而继续接收后续字节。最后,将接收的数据送入载波数据缓存数组,如接收字节数超过设定值,则置接收成功位给串口, 并清除正在接收状态位,结束載波中断,进入串口发送中断。     载波发送中断的流程如图5所示。当串口接收完数据后,置载波发送标志位,进入载波发送中断。中断程序将串口缓存数据组中的数据按字节送入载波缓存发送,直至载波发送的字节数超过设定字节数, 结束载波发送,并清串口缓存数据组的数据。在清除载波发送标志后,结束中断,返回主程序,进行下一轮的发送接收查询。 结 语    使用SoC芯片PL3200设计电力线载波扩频数据平台,应用极其简便,使用C语言来进行程序设计非常方便。同时,由于使用灵活的ISP编程方式,使程序的修改及下载也十分方便,可以灵活的进行功能扩展。

    时间:2006-06-19 关键词: 芯片 兼容 平台 扩频 电源技术解析 设计 pl32oo

  • CEVA 推出全新内核和系统平台

      CEVA 公司宣布推出全新的CEVA-X1622 DSP内核和CEVA-XS1102™系统平台,作为其CEVA-X™ 系列DSP内核和平台的最新成员。这款全新DSP产品进一步扩展了以CEVA-X架构为基础的产品系列,专门针对3.5G/HSDPA手机、WiMax/WiBro终端设备和智能手机(Smartphone)。CEVA-X1622现正进行广泛的授权认可,已获授权的两家主要客户,正应用于他们新一代的产品开发。   CEVA-X1622是高性能、低功耗和完全可综合的DSP内核,具有增强的存储架构,包括可配置的存储容量(64KB 或128KB)和可配置的存储结构(2或4个模块)。这种灵活的存储架构使客户能够根据市场需求作出最佳的性价比选择。此外,CEVA-X1622内核比CEVA-X系列其它产品更减少了门电路数目。利用面积优化的实施方案和片上仿真模块(OCEM)的增强性能,CEVA-X1622内核的面积较CEVA-X1620显著减小,成为先进基带和其它移动应用的理想选择。   CEVA-XS1102是围绕CEVA-X1622 DSP内核构建的全面DSP系统平台,包括外设和系统接口,可实现高效的系统设计。CEVA-XS1102为客户带来的优势包括降低开发成本和缩短上市时间,以及结合了CEVA-X1622 DSP内核提供的用户灵活性和面积减少等优点。   CEVA-X1622具有针对CEVA-X1620 DSP的后向编码兼容性,使得CEVA-X1622 DSP的授权用户能够充分利用CEVA-X架构已有的大量软件和组件。   CEVA-X1622 DSP内核具有16位定点双MAC超长指令字(VLIW)架构,结合单指令多数据 (SIMD) 多媒体操作,可并行执行多达8条指令,指令宽度更可变(16或32位),而其位可寻址存储器容量达4GB。CEVA-X架构中构建了大量的多媒体指令和机制,使处理器能够在真正的软件可编程平台上显着增加先进视频压缩标准的速度。此外,CEVA-X的创新可复用架构还可在统一的结构框架中为客户提供全面应用的灵活性。CEVA-X可采用C/C++ 高级语言进行高效编程,大大降低了开发成本及缩短产品上市时间。

    时间:2006-05-22 关键词: 内核 系统 ceva 平台 全新 推出 电源新品

  • XILINX 发布 65NM VIRTEX-5 系列-业界最高性能的平台 FPGA

    2006 年 5 月 16日,中国北京——可编程逻辑解决方案世界领先提供商赛灵思公司 (NASDAQ: XLNX),今天发布其新的 Virtex™-5 系列领域优化现场可编程门阵列 (FPGA),该系列基于业界最先进的 65 纳米 (nm) 三极栅氧化层技术、突破性的新型 ExpressFabric™ 技术和经过验证的 ASMBL™ 架构。在今天一份相关的声明中,赛灵思宣布发运首批 Virtex-5 LX 平台,更多平台将在未来 18 个月内陆续发运。 关键设计团队在工艺技术、架构和产品开发方法学方面的创新,使 Virtex-5 FPGA 在性能和密度方面取得前所未有的进步——与前一代 90-nm FPGA 相比,速度平均提高 30%,容量增加 65%——同时动态功耗降低 35%,静态功耗保持相同的低水平,使用面积减小 45%。 Virtex-5 系列代表了赛灵思获奖的 Virtex 产品线的第五代产品。自从 1998 年推出以来,Virtex 系列已成为业界高性能 FPGA 领域首选产品,累计营收超过 40 亿美元。通过今天的新闻发布,将有比以往更多的设计者从赛灵思 FPGA 的内在灵活性和成本优势中获益,推动公司进一步向 224 亿美元*的整个 ASIC/ASSP/PLD 市场高性能板块进军。 “通过采用 65 nm 三极栅氧化层工艺,再加上我们的 ASMBL 架构和革命性的 ExpressFabric 新技术的独特优势,Virtex 设计团队提供了目前市场上任何 FPGA 中最高水平的性能、密度和特性集成度,”赛灵思董事会主席、总裁兼首席执行官 Wim Roelandts 说。“大量的应用正越来越多地在系统核心中采用我们的平台 FPGA,这些应用涵盖了从联网和电信基础设施到无线基站和多媒体/视频/音频应用的广泛领域。Virtex-5系列FPGA可加快取代传统的定制IC这一趋势。” Virtex-5 系列——终极系统集成平台 基于成功的 ASMBL(高级硅模组块)架构,Virtex-5 系列包括面向高速逻辑、数字信号处理 (DSP)、嵌入式处理和串行连接性应用四种领域优化的平台。通过 ASMBL 架构方法,赛灵思提供了更大的器件选择自由,使客户能够选择最适合其特定设计的特性和容量组合。就像 Virtex-4 系列一样,在每种平台中客户可以在各种 Virtex-5 器件选项中进行选择,以获得与最终产品要求匹配的最佳特性组合。Virtex-5 LX 平台首批器件现在发运,其它各种平台将在 2006 年下半年至 2007 年上半年期间陆续发运: ·        Virtex-5 LX,高性能逻辑——现在托运 ·        Virtex-5 LXT,具有串行连接性的高性能逻辑——2006 年下半年 ·        Virtex-5 SXT,具有串行连接性的高性能 DSP——2006 年下半年 ·        Virtex-5 FXT,具有串行连接性的嵌入式处理——2007 年上半年 “三合一”网络基础设施翻新推动可编程性需求 凭借其新的 Virtex-5 系列内在的性能与灵活性优势和公司在通信领域的历史优势,赛灵思准备通过与客户合作,在下一次互联网浪潮中——即语音、视频和数据融合于同一网络,广泛称为“三网联合业务”——扮演重要角色。 在预期消费者对新型移动和固定业务的需求将不断增长的情况下,如何使现有的网络基础设施获得重生已成为全球电子行业急需解决的迫切问题。这一趋势为半导体公司在广阔的最终市场板块带来巨大的成长机会,包括有线/无线通信、消费电子、音视频广播、存储器与服务器,及测试与测量等领域。  专家们认为,“三网联合业务”将促使对高性能平台 FPGA 的需求形成高峰,使他们能够适应不断演进的消费需求、变化的行业标准、上市时间与成本压力、以及对未来保护系统的需求。 “带宽聚集 (aggregation) 需求将增长 10 倍或更多,最终每通道将需要 20-50 Mbps 带宽,以传送这些新业务,”The Linley Group 公司高级分析师 Bob Wheeler 说。“高性能可编程解决方案,如 Virtex-5 系列,将在这一通信基础设施翻新过程中在分组处理与传输方面扮演关键角色。” 据 ABI Research 公司分析师 Alan Varghese 分析,“未来的 SoC 解决方案必须将灵活性与极高性能的 DSP、处理和连接性能力相结合,以满足传送语音、视频和数据的聚集带宽需求。这种解决方案的一个例子就是赛灵思 Virtex-5 系列,这使该公司为把握这些即将到来的市场机会处在非常有利的地位。” 终极系统集成平台满足苛刻客户要求 赛灵思与全球成千上百位系统设计师商讨定义其下一代 Virtex-5 产品系列,在每一平台中构建关键特性,以解决设计者对更高性能、更低功耗、高带宽接口、更低系统成本和更短设计周期的需求。在 Virtex-5 系列的关键创新中,包含在 Virtex-5 LX 平台中的有: ·        65-nm ExpressFabric 技术与硬化 IP 块提高性能——业界首个具有六个独立输入的查找表 (LUT) 和新型对角互连结构,减少了逻辑层次,改进了构造块之间的信号互连,使逻辑性能比上一代 Virtex-4 平均提高 30%。此外,65-nm 结构通过在少 45% 的管芯面积上实现功能提高了逻辑利用率,并降低了动态功耗。其它增强功能及新的优化至550 MHz的硬化 IP 块包括:具有 ECC 选项的 36 K 位大型双端口 BRAM/FIFO 块,用于实现更高的片上存储器带宽;除 DCM/PMCD 之外,带有 PLL 的时钟管理模块 (Clock Management Tile, CMT),用于实现最高质量的时钟;以及一个具有增强乘法器的 DSP48E 块,用于实现高精度、高性能信号处理。 ·        第二代 I/O 技术简化接口设计——第二代稀疏锯齿形 (Sparse Chevron) 封装技术可以让设计者使用多达 1,200 个用户 I/O,支持 1.25 Gbps 双数据速率和 800 Mbps 单端信号传输,具有最高的信号完整性,最低的系统噪声,同时可以简化印刷电路板 (PCB) 布局。第二代 ChipSync™ 技术应用于每个 I/O,该技术同样得到了增强,以改进源同步接口中时钟/数据的动态现场校对能力。这些 I/O 技术结合在一起,确保了 DDR2 和 QDR II 等高带宽接口的可靠操作。 ·        65-nm 三极栅氧化层技术、硬化 IP 块降低功耗——65 nm 工艺下 1.0 V 内核和减小的内部电容,使 Virtex-5 器件比上一代器件降低 35% 的动态功耗。通过独特的三极栅氧化层技术平衡性能与功耗,Virtex-5 FPGA 打破了更小工艺几何尺寸产生更大泄漏电流的行业发展趋势,保持了与其上一代 90 nm 工艺同样低的静态功耗水平。硬 IP 块中的 ExpressFabric 与省电模式进一步降低了功耗。这些能力将帮助设计者满足其功耗预算,防止热失控和降低对散热器和风扇的需要。 ·        提高的集成度实现更低系统成本——与上一代 FPGA 相比,Virtex-5 系列提供多 65% 的逻辑单元(330,000 个 LC)和多 25% 的用户 I/O(1,200 个 I/O)。通过提供包括宽范围器件的四种领域优化平台,客户将只需支付需要功能的费用。配备新的串行外围接口 (SPI) 和字节宽度外围接口 (BPI) 配置模式,以支持低成本商用闪存,进一步降低了系统成本。 ·        赛灵思 ISE 软件工具及服务缩短设计周期 ——设计者利用 ISE™ Fmax 技术、PlanAhead™ 设计分析软件和以经过预先验证的 IP 核,可以快速达到 FPGA 性能目标,同时利用 ChipScope™ Pro 工具的高级验证和实时调试功能,还可以缩短调试周期时间。其它在线资源、培训课程、高级支持服务及赛灵思设计服务 (XDS) 全球网络,将确保项目按时完成。 目前可用的合作伙伴解决方案        在 Virtex 系列历经近十年创新而建立起来的广大合作伙伴生态系统的基础上,赛灵思与合作伙伴紧密协作,制作出专门用于优化 Virtex-5 架构新特性的设计工具和评估板。请查看来自 Synplicity、Mentor Graphics 和 Magma Design Automation 的相关合作伙伴新闻。 Virtex-5 系列器件及软件的供货情况   新的 Virtex-5 系列 FPGA 的交付工作已经随着首批 LX 器件的推出而展开,并将一直持续到 2007 年上半年。针对 Virtex-5 FPGA 的早期试用软件现已推出,普遍供货将于 2006 年 6 月进行。赛灵思 EasyPath™ 程序使大批量生产最高可获得75%的无风险成本降低,而且每个 Virtex-5 平台批量生产客户均可获得。欲了解有关Virtex-5 系列信息,请登陆:www.xilinx.com/cn/virtex5。

    时间:2006-05-15 关键词: 发布 Xilinx FPGA 平台 系列 业界 最高 电源新品 高性 virtex-5 65nm

  • 用51兼容芯片PL3200设计直序扩频平台

    用51兼容芯片PL3200设计直序扩频平台

    摘 要:PL3200芯片是一种兼容8051指令的SoC芯片,它包含多个功能扩展模块,具有电能测量、载波扩频等强大的功能。本文介绍PL3200的主要特点及其载波通信功能模块,并针对该芯片提出一种电力线载波通信的实现方案。关键词:PL3200 直接序列扩频 载波通信 8051引 言:  扩频通信就是待传输的信息数据被伪随机码调制,实现频谱扩展后再传输,接收端采用同样的伪随机码进行解调及相关处理,恢复原始数据。这种通信方式与一般常见的窄带通信方式不同,是扩展频谱后进行宽带通信,再在接收端进行相关处理,恢复成窄带后解调数据。扩频通信具有强抗干扰性、抗噪声、抗多径衰落、可码分复用等优点,是比较先进的通信技术。  电力线载波通信是指用电力线路作为通信媒体进行通信,目前被广泛应用于工业自动控制系统、电能管理系统、家用电器系统及计算机终端接口等场合。它利用现成的电力线路来传送数据,无需另外架设通信线路,也不占用现有的通信频率资源,特别适用于组建小型局域网和实现大楼内的自动控制。但在电力线上进行信号传输,工作环境恶劣,线路阻抗小、干扰大且时变性大,交流噪声对数据的影响及信号的衰减也都很大。扩频通信方式因其扩频载波信号的带宽通常较大,而受干扰的频率范围所占比例相对减小,因此可以较好的排除电力线上的随机干扰。目前,电力线载波通信正朝着使用扩频通信技术的方向发展。  PL3200是具有电力线载波通信功能的内嵌8051增强型高速微处理器的新型SoC产品。该芯片采用新型的CMOS数/模混合工艺制造,具有成本低、性能高、功能强大等特点,能够很方便的应用于电力线通信领域。1 PL3200的主要特点  PL3200是内嵌了8051指令的高速微处理器芯片,其软件易于开发,具有8/16位双模式ALU,能够8倍速于标准8051处理器,运行速度快,数据处理能力强。图1为PL3200的基本功能结构框图。         PL3200芯片采用0.35μm超大规模数/模混合CMOS制造工艺,是拥有多项知识产权的SoC(System on Chip)设计。该芯片内置高精度数字多功能电能计量电路,计量标准完全符合国际GB/T 17883和GB/T 17215;电流通道内置可程序设定增益放大器(PGA);内置了双通道电流采样、正/负功指示数字逻辑电路;内置扩频通信调制/解调电路;内置4×32段LCD显示控制/驱动电路或8×8段LED显示控制/驱动电路;内置可数字频率校正的实时钟;内置可对电能计量精度和实时钟精度进行温度分段线性补偿的温度传感器;内置2.5V±8%电压源基准;内置串行程序存储器编程接口,支持在系统编程(ISP);采用5V单电源供电;内置完善的电源电压监测电路。2 内嵌微处理器部分功能概述  PL3200内嵌的增强型8051兼容微处理器,配置了8/16位ALU、256B+1024B SRAM以及16KB E2PROM、3个8/16位定时器/计数器,1个看门狗定时器以及3个外部中断,为用户提供丰富的嵌入式资源和理想的应用开发平台。其增强型8051兼容微处理器,采用超级指令流水线架构,同等主频情况下,8倍速于标准8051微处理器。另外,该芯片还具有两个全双工UART(通用异步收发器),一个可配置为38kHz的红外通信模式,另一个可配置为RS485通信模式,提供了多种方便的数据传输方式。3 载波通信模块的原理及功能设置  PL3200芯片内集成的载波通信单元采用QPSK调制方式,并拥有可变伪随机码速率(带宽)的多地址通信技术。载波通信单元采用直接序列扩频方式。在扩频接收的过程中主要包括载波信号的捕获和同步。  捕获是接收模块在扩频序列精确同步前,搜索接收信号,使接收信号的扩频序列与本地扩频序列在相位上进入可同步保持的范围之内,即二者的相位在一个扩频序列码元之内。由于载波通信单元所选用的扩频伪码具有很强的自相关性,所以通过比较本地伪码和接收序列之间的相关性与设定阈值的高低,就能在捕获过程中判定是否停止伪码的滑动,以完成捕获。捕获完成后进入跟踪阶段,动态地调整本地伪码产生器的时钟速率,使本地伪码能够自动地和接收到信号的伪随机码保持精确同步。扩频序列的跟踪电路采用全数字基带延迟锁定环(delay locked loop)电路。在载波通信单元每次置为发送态后,硬件会首先发送40个伪码周期的全“1”序列,用于使接收端与发送端的伪随机码同步和用于识别帧头的8个伪码周期的帧头序列,软件不需要进行相应的处理。在载波通信单元置为接收态后,硬件会在每次伪随机码同步后,开始从数据流中搜寻帧头序列。当检出帧头序列后,才真正开始接收数据,并以字节的方式送到SSC_BUF寄存器中。在载波通信单元,每处理一个字节的数据,都是通过SSC_BUF寄存器与CPU之间进行数据交互实现的。  PL3200对扩频数据采用QPSK调制方式,其载波中心频率为120kHz,伪随机码速率可达到30kbps和15kbps。根据伪随机码的速率不同,数据速率可达到1kbps和500bps。由于该芯片采用了63位的Gold/Kasami序列,从而实现了码分多址,其地址数目最多可达40个,其中32个Gold序列,8个Kasami序列,由于使用了扩频技术,可使各地址之间的干扰减到最小。  载波通信单元每次由收态转为发态后,CPU应在4ms内将新的待发数据填入到SSC_BUF寄存器中,否则硬件将会在4ms后,自动由发态转为收态。载波通信单元处于发态时,应该在每次发送缓冲标志为空时,立即将新的待发数据填入SSC_BUF寄存器中。当最后一字节待发数据向SSC_BUF寄存器填入完毕后,CPU进行的数据交换过程结束。载波通信单元在全部数据发送完成后,会自动由发态转为收态(强制的由发态置为收态可能会导致最后一字节数据丢失)。在接收端,每次通信数据包正常接收完毕后,软件可以通过对载波通信状态寄存器(00H)的写操作,来强制通知接收逻辑重新开始新的数据帧搜索。  PL3200载波通信单元的具体设定,是通过对载波通信寄存器组(SSC Register Bank)不同地址的寄存器,写入对应的控制字来实现的。设定功能时,先向载波通信控制字地址选择寄存器(SSC_ADR)中写入选中的载波通信寄存器组的地址,再向载波通信控制字数据寄存器(SSC_DAT)写入设定的控制字。载波通信寄存器组(SSC Register Bank)各地址对应的寄存器如表1所列。           在PL3200的载波通信寄存器组中,对地址为02H(载波通信控制寄存器1)、04H(伪随机码捕获门限寄存器)和05H(伪随机码精同步门限寄存器)进行写操作时,要取消写保护,才可以将数据写入对应的寄存器中。若对寄存器不再进行写操作时,应将写保护使能。取消写保护的方法是,用程序向SSC_ADR寄存器写入FFH,选中写保护寄存器的地址,再向SSC_DAT寄存器写入FFH,即可取消写保护,并由程序向相应的寄存器进行写操作。在对相应的寄存器进行完写操作后,由程序向SSC_ADR寄存器写入FFH,再向SSC_DAT寄存器中写入一非FFH的数据,写保护将会被使能。在载波通信寄存器组中,00H的寄存器用来指示载波通信单元处于收态还是发态,以及数据和帧头的接收发送标志;02H的寄存器可设置选择伪码的种类(Kasami码或是Gold码)、伪随机码的地址选择位(Kasami码可选8个地址,Gold码可选32个地址)以及伪随机码的速率(30K码速率或15K码速率)及由此确定的数据速率(1Kbps或500bps);03H的寄存器用来设置伪随机码捕获的门限阈值,在载波通信单元为接收态时,设定本地与接收到的伪随机码序列相位同步的捕获门限值,硬件会按每个伪码周期对本地产生的伪码与接收到的伪码进行计算,计算的结果与门限值比较,若小于门限值将进行一次相位调整,调整幅度为半个伪码码元宽度,直到高于设定的捕获门限值时,才不再作调整,一般若伪码码率为30K时,捕获门限值将调整至40H左右;05H的寄存器用于设定在接收状态时,本地与发送端伪随机码序列相位同步的精同步门限值,当高于伪码捕获门限值时,将进行精同步调整,硬件可以识别本地伪码和接收到的伪码相位是超前还是滞后,从而进行向前或向后的相位调整,当小于设定的门限值时,认为精同步已经同步,将不再进行调整。4 应用于扩频载波通信的设计  应用PL3200的扩频载波通信功能,设计一个数据收发平台。数据由PC机A的串口RS232发出,经MAX232电平转换后,送入芯片PL3200。在芯片中,先由扩展串口UART接收数据,经内嵌8051的控制处理,送入载波通信单元,对数据进行直接序列扩频,扩频后的信号经120kHz的载波频率调制后输出。 此信号经功率放大后可由线圈耦合到低压电力线上,实现电力线载波通信。在接收端,先通过线圈将电力线上的信号耦合出来,对信号进行滤波限幅,将限幅后的信号送入PL3200进行捕获、同步及解扩处理,经由内嵌8051的控制,由芯片的UART串口,经电平转换后,送到PC机B的RS232接口,进入PC机。反之,B的数据按相反的路径传送给A。整个平台的结构框图如图2所示。         载波通信为总线方式通信,所以载波单元的常态必须设置为接收态,对载波模块可分配不同的通信地址。由于载波通信速率相对于主频低很多,为提高CPU效率,数据的接收和发送均设计为中断方式处理,每次进入中断,完成对数据接收或发送的处理操作。  按照数据的传送过程,用C语言编写芯片的控制程序,设计主程序流程如图3所示。          系统在上电后进入主程序,在主程序的延时阶段进行复位操作,随后进行资源初始化操作,对寄存器作初始化设置。为了防止程序因为意外原因而导致死机,PL3200专门设计了一套看门狗电路,当程序死机后,经过一段由寄存器控制的定时时间后,看门狗电路重新复位8051。所以,程序在运行时,每隔一段时间间隔,就要不断地复位看门狗电路。将复位看门狗电路的操作编成中断子程序,每隔一段时间后对变量赋值,复位看门狗电路,此即喂狗操作。在进行部分寄存器的初始化重置后,程序依次检查载波接收中断和串口接收中断。如有载波数据,则进入载波接收中断,将数据送入载波缓存数组,随后送串口发送。如有串口数据,则按照协议格式将数据取出,存入串口数据缓存数组,待数据接收完整后,进入载波发送中断,将缓存中的数据送载波发送,成功后将标志位清除。主程序再次进入循环,检测载波中断或串口中断。主程序对中断进行循环检测,直到有数据中断发生,进入中断处理程序。  当载波通信单元中断使能位有效时,CPU的中断2将会被配置成在载波通信中,用于数据字节发送或接收的中断。发生载波中断时,程序查询载波通信寄存器地址00H的bit0位:当该位为0时,进入载波接收状态;当该位为1时,进入载波发送状态。  载波接收中断的流程如图4所示。在载波接收的过程中,先要查询载波通信寄存器00H的帧头标志位,如收到帧头,且芯片处于等待接收状态,则接收数据的第一字节;如接收的不是帧头,则判断帧头是否已被接收,而继续接收后续字节。最后,将接收的数据送入载波数据缓存数组,如接收字节数超过设定值,则置接收成功位给串口,并清除正在接收状态位,结束载波中断,进入串口发送中断。            载波发送中断的流程如图5所示。当串口接收完数据后,置载波发送标志位,进入载波发送中断。中断程序将串口缓存数据组中的数据按字节送入载波缓存发送,直至载波发送的字节数超过设定字节数,结束载波发送,并清串口缓存数据组的数据。在清除载波发送标志后,结束中断,返回主程序,进行下一轮的发送接收查询。           结 语  使用SoC芯片PL3200设计电力线载波扩频数据平台,应用极其简便,使用C语言来进行程序设计非常方便。同时,由于使用灵活的ISP编程方式,使程序的修改及下载也十分方便,可以灵活的进行功能扩展。

    时间:2006-04-24 关键词: 芯片 兼容 平台 扩频 电源技术解析 设计 pl3200

  • NI LabVIEW嵌入式设计平台现应用于ADI Blackfin处理器的开发

    ----LabVIEW为嵌入式开发的领域专家提供图形化设计工具  新闻发布——2006年4月——美国国家仪器有限公司(National Instruments,简称NI)与Analog Devices Inc.(ADI)联合发布专用于ADI Blackfin处理器的NI LabVIEW嵌入式模块,将LabVIEW图形化数据流的开发环境扩展到高性能、低功耗的Blackfin处理器,进行快速的嵌入式系统开发。通过这一专用的图形化开发平台,ADI 和NI为业界推出这一现成即用、集成的解决方案,帮助没有嵌入式编程经验的领域专家克服嵌入式开发过程中遇到的传统挑战,快速完成复杂应用的开发。     “使用NI LabVIEW嵌入式技术,我们就可以一步到位完成系统建模的硬件在环测试和原型制造。” Boston Engineering的设计工程师Erik Goethert表示“这意味着我们可以花更少的时间在细节的了解和传统低层工具的语法上,而可以把更多的时间用于改良我们的设计。”    有了专用于ADI Blackfin处理器的NI LabVIEW嵌入式模块,领域专家们就可以在同一平台上完成算法设计、原型设计到发布和测试的整个开发应用过程。这一图形化的软件包括140多种Blackfin特有的、手工优化的数学、分析和信号处理函数;如音频和视频DAC, ADC 和CODEC等集成I/O;芯片调试以及通过以太网轻松地完成图形化连接。专用于ADI Blackfin处理器的NI LabVIEW嵌入式模块包括全功能的ADI VisualDSP++ C开发和调试环境,该环境用于底层访问、实时、交互式调试,以及直接发布到Blackfin芯片的功能。工程师和科学家们可以在LabVIEW中运用图形化方式调试代码,或者对图形化代码和C源代码同时进行调试。这一全新的模块产品将配有包括音频、控制、电源监测和通讯的例程供参考。此外,该模块还提供与NI测试测量硬件的直接连接性,用于在开发的早期阶段发布外部仿真和测试方法。     工业和院校人员正在应用专用于ADI Blackfin处理器的NI LabVIEW嵌入式模块来简化他们的嵌入式系统开发。例如,Boston Engineering的工程师们使用该模块开发诸如数字影像印刷亭(digital film printing kiosk)这样复杂的嵌入式控制系统。为了加快产品上市时间并能在短时间内改变系统要求,他们在LabVIEW中将标准的设计仿真工具与实际数据集成在一起,从而优化设计。他们在NI CompactRIO平台上快速地建立了系统原型,然后导入一个自定义的基于Blackfin处理器的系统来降低成本和体积。此外,另一个例子是University of Massachusetts Lowell的一位副教授在一门本科课程中成功地采用了完全基于专用于ADI Blackfin处理器的NI LabVIEW嵌入式模块和ADI Blackfin Handy Board(这是一种自定义、手持的机器人控制板卡)的机器人和控制技术。这种结合了直观的图形化编程以及灵活的Blackfin处理器的方式帮助Fred Martin博士创建了一个高效的学习环境。    “LabVIEW嵌入式技术使得不熟悉嵌入式系统的人员也可以进行机器人编程,提供给用户C语言编程外的另一种选择。” Martin博士表示“LabVIEW图形化编程模型在信号流和信号处理应用方面具有强大的优势,尤其是对于嵌入式设计,比基于文本的语言要好很多。”    请访问www.ni.com/labview/blackfin 或 www.analog.com/blackfinlabview ,了解更多关于专用于ADI Blackfin处理器的NI LabVIEW嵌入式模块的介绍,并包括在线评估、教程和数据表信息。    关于NI   美国国家仪器公司(NI)是虚拟仪器技术的创始人与倡导者,成立近30年以来,NI一直在为广大用户提供建立在诸如工业标准计算机及互联网等飞速发展的商业科技基础上的虚拟仪器解决方案,彻底改变着工程师和科学家们的工作方式。NI为用户提供易于集成的软件如图形化开发环境NI LabVIEW,以及模块化硬件如用于数据采集或用于数据采集、仪器控制和机器视觉的PXI模块化仪器,帮助全世界的用户们提高工作效率。NI总部设于美国德克萨斯州的奥斯汀,共拥有3400多名员工,在40个国家中设有分支机构。2004年度,全球共有90多个国家的超过25, 000家公司购买了NI产品。在过去连续六年里,《财富》杂志评选NI为全美最适合工作的100家公司之一。    了解更多NI周年庆的详细信息请访问www.ni.com/china,或与NI上海分公司联系:上海市曲阳路800号商务大厦6楼(200437),电话:(021)65557838,传真:(021)65556244,E-mail:china.info@ni.com。免费咨询电话:800 820 3622

    时间:2006-04-18 关键词: adi LabVIEW 处理器 嵌入式 平台 blackfin 开发 应用 电源新品

  • TI 基于DSP的电信级局端设备平台

    德州仪器 (TI) 宣布推出一款基于 DSP 的新型电信级局端设备平台,该产品将帮助固定、有线与移动服务供应商实现从现有网络到多服务(语音、视频和数据服务) IP 网络的转变。通过在单个基于 SOC 的解决方案中集成全部所需功能,TI 能够充分满足各种服务供应商对网络的需求。开发整合型平台将使设备制造商从大幅降低的研发费用中受益匪浅。     TI 根据其在固定与移动通信应用领域 20 年的客户经验开发出了该款新型的电信级局端设备平台。而且,前十大 3G OEM 厂商中就有九家是 TI 的客户。TI 还充分利用了其精深的视频专业技能,开发了像达芬奇 (DaVinci™) 这样的卓越技术来充分满足视频与影像应用领域日益增长的需求。TI 在其卓越的电信级局端设备系统经验的基础上不断前进,致力于充分满足全球服务供应商的各种需求。TI 的专业知识也为其开发 PIQUA™ 技术发挥了重要作用,使服务供应商不仅能够显著提高服务质量,而且还可大幅提升用户体验。 TI 新型电信级局端设备平台包含三大独特的组件 —— 硅芯片、软件与包括评估板在内的参考设计。硅芯片技术架构在 TI 此前的 VoIP 局端设备架构上实现进一步扩展,拥有更高的解决方案密度以及支持更多种应用的能力,如视频处理应用等。新型处理器建立在 TMS320C64x+™ 内核(其曾经奠定了 TI 视频的业界领先地位)基础之上,能够在单个平台上提供语音、视频与数据服务。TI 制造工艺的高度可靠性使设备制造商能够实现极高的生产良率与经现场验证的稳定性,从而获得较低的总体拥有成本。   该平台的第二个组件集成了业界领先的 Telogy™ 语音软件以及可支持固定、移动与有线网络设备制造商各种需要的丰富软件模块库,前者已为业界超过 80% 的 VoIP 局端设备所采用。这些软件将充分满足各种标准与技术的需求,其中包括实现如下应用所需的 多种特性与功能:Class 4 与 Class 5 替代、符合 PacketCable 1.5 安全规范、调制解调器/传真传输、无线转码应用、无线媒体网关、无线中继、加密、冗余、诊断以及服务增强等。此外,TI 还与各大第三方增值合作伙伴共同提供配套解决方案。 凭借对固定与移动整合网络的一贯支持,该单芯片可提供视频与无线编解码器,以帮助IMS 提供无与伦比的服务质量与独特的服务产品,如生成并提供数字视频、高质量数字语音以及固定与移动技术整合 (FMC) 等。 该平台的第三个组件是全功能评估板,此组件使设备制造商能够显著加速产品上市进程,并轻松进行方案实施。 上述三大组件的结合将帮助运营商快速部署能够满足消费者需求的新服务,此外,这些组件还有助于实现 FMC 与 IMS 的目标。 TI 负责通信局端设备产品部的总经理 Brian Glinsman 指出:“宽带用户开始认识到全面连接功能的重要性,而无线用户则认为手机不仅是简单的通话工具,与此同时,他们希望获得最新、最精彩的特性以使设备功能更强大。基于我们最新局端产品的设备将使OEM 厂商能够为服务供应商提供独特的创收型服务,并同时为支持 IP 功能升级网络。” 将于 2006 年下半年向目标客户提供新型电信级局端设备平台三大组件的样片。

    时间:2006-02-08 关键词: 电信 TI 设备 DSP 平台 基于 电源新品

  • PMC-Serria 有线无线VoIP电话平台

    PMC-Sierra公司(今天宣布推出一VoIP电话参考平台,可提供相当于公用电话交换网(PSTN)的性能,以及收费语音服务的质量与增强的安全特性。它是一种简洁的集成式设计,内部包含PMC-Sierra公司基于MIPS®的MSP2020安全VoIP处理器和经过认证的语音处理软件,可以帮助原始设备制造商(OEM)和原始设计制造商(ODM)满足下列市场要求: ·    家庭与企业IP电话. 具有较高服务质量以及非常有竞争力的产品成本(BOM); ·    具备安全特性的Wi-Fi电话。可以解决与互联网电话服务有关的可靠性与私密性问题。 “服务提供商要想成功向其用户部署VoIP以及IP相关服务,高质量电话方案是非常关键的,”PMC-Sierra公司通信产品事业部营销与应用副总裁Dino Bekis说道。“我们的MSP产品系列最新参考平台显示出我们VoIP方案的灵活性与适用性,可以在这个快速变化不断创新的市场为用户提供增值产品。” 相当于PSTN的质量 MSP2020 VoIP处理器利用PMC-Sierra语音处理软件,可提供与MSP4000同样的语音质量,后者曾通过中国网通集团研究院、中国泰尔实验室以及韩国电信技术协会的验证。最新的IP电话参考平台可提供可靠、安全、高质量的VoIP服务,包括企业级与家用级IP与Wi-Fi电话。 PMC-Sierra公司在VoIP参考设计中增加IP电话后,可使ODM与OEM开发出多种产品,从IP电话到支持语音的Wi-Fi路由器,它们都可使用相同的软件架构和应用程序接口(API)。 增强的VoIP性能 PMC-Sierra的MSP2020是VoIP电话参考平台的基础,可以使具备安全特性的VoIP产品在价格和性能上都达到新的高度。MSP2020不需要单独的处理器、语音处理DSP、安全芯片以及多个以太网MAC,其全集成式设计简化了电话设计复杂性,使整个产品成本(BOM)减少,可以让OEM与服务提供商迅速向市场提供差异化VoIP电话产品。 该方案中还有Acoustic Technologies公司支持SoundClear®功能的ATH3100全双工语音处理器,它包括嵌入式音频编解码器、回声消除、噪声消除以及声音增强,用户不论使用话筒还是扬声器都可以体验到清晰无回音的通话。 “通信对于日常的商业运作与沟通是非常关键的,”Acoustic Technologies公司销售与市场推广副总裁Jim Jacot说道。“Acoustic Technologies拥有专利的全双工通信与回音消除方案SoundClear®产品与PMC的MSP产品系列结合在一起后,可以在通信语音质量方面取得很大的提高,保证清晰的通话,没有延迟或噪声的干扰。” 增强的VoIP安全性 对于潜在的VoIP用户而言,通过公共互联网进行电话通话的安全性是他们考虑的一个主要问题,因此OEM和ODM必须为终端用户提供具有安全功能的产品。MSP2020带有一个集成的硬件安全引擎,可以对呼叫建立信息与语音通道数据流进行加密,保证在互联网上安全地进行传输。这种硬件安全加速器可同时进行安全语音信道的加密与解密,不需要高速处理器或DSP。该器件与基于MIPS的语音处理器结合在一起,对于VoIP电话应用而言则是一个经过高度优化的处理器。

    时间:2006-01-15 关键词: 无线 电话 voip 平台 pmc-serria 有线 电源新品

  • 搭建理想的手机芯片平台

     近日,我们访问了几家为手机产品设计提供芯片平台的厂商,并且围绕一些关键话题了解到了他们的一些看法,相信这些观点具有一定的代表性,我们也希望您能从中受到些许启发。                      一、手机芯片平台的关键要素  未来的手机设计可能需要具备更高的带宽、更强的处理能力、更大的存储、更高的安全性和更加灵活丰富的应用,作为手机芯片供应商,应该制定怎样的平台化解决方案?哪些方面的能力对于手机芯片平台来说最为重要?  杰尔:手机芯片组开发最重要的因素实际上取决于产品的细分领域。对于中档的特色电话与智能电话等市场而言,我们认为基于杰尔 Vision Mobile Handset架构构建的解决方案将能够实现可靠的高性能解决方案。作为芯片组解决方案供应商,我们的重中之重是要确保电话通话与数据传输具有完全的可靠性。Vision架构将数字基带的通信与应用处理领域相分离,这样X115 处理器就能全面负责执行其特定的功能。在数字基带中,通信处理器作为系统的主控制器,不管运行哪些应用都能确保通信链路畅通。  作为芯片组解决方案供应商,我们的重中之重是要确保电话通话与数据传输具有完全的可靠性。  飞利浦半导体:未来的平台化解决方案需要支持各种先进的多媒体功能,随着MP3功能不断集成到手机中并获得用户的广泛欢迎,要帮助手机生产商在市场上占据一席之地,毫无疑问手机芯片平台中必须整合MP3功能。同时,手机还需要具备近距离无线通信(NFC)等先进的连接功能,并且要随着应用的扩展而不断升级。NFC是飞利浦和索尼共同开发的,它是一种无线连接技术,与现有非接触智能卡技术兼容,目前得到越来越多主要厂商的支持。  ARM:手机平台化要向三个方向努力:A、V、C。A是Audio,V是Video,C是Connectivity ,就是可连性。对于Audio来说,市场提出的要求越来越高,MP3、iTUNE等功能将变得必不可少。同时,Video的精度也需要越来越高,从30万像素到300万像素,再过些时间500万像素就会成为大众化配置。而且Video不仅限于图像,还要对其他像MPEG4等视频应用提供支持。Connectivity可能会涉及蓝牙、Wi-Fi、Zigbee等等。手机芯片平台化的概念并不只是硬件的平台化,还包括软件的平台化。另外,运营商还会要求手机平台具有很好的DRM和安全特性。   二、对基带与应用模块的考量  怎样能使手机芯片平台的基带模块和应用模块都能最大程度地发挥各自的作用?  在基带和应用模块中,如果采用通用的DSP,虽然带来了很高的性能,但同时也带来很高的功耗和成本,怎样才能更加充分地调动通用DSP的功能并降低使用通用DSP的成本?  杰尔:要想率先在市场上推出基于新载体技术的解决方案,最好的做法就是将独立的通信引擎与应用处理器加以结合。对于要求高性能应用处理的PDA 电话,也要采用这种技术方法。至于中端电话,我们认为集成性的解决方案能够将通信处理器、应用处理器以及外设进行智能整合,从而实现性能、尺寸及成本全方位优化的最佳解决方案。对于低端或基础型手机而言,最好为通信与有限的应用功能采用同一处理器。  我们为自己的专有 DSP 架构进行了大量投资,确保它能够实现低功耗,还将 DSP 与 ARM 核的功能进行了细分,让 DSP 专门处理嵌入式应用,这样一来使处理效率大大提高;我们同时对代码进行了优化,以尽可能减少外部存储器传输,并且还最大程度地减少了处理所需的内部存储量。  在Application方面,如果是要实现Audio和Video,没有必要非使用通用DSP,可以专门用模块加上ARM来实现,对于各种应用功能,指定这些模块进行分布式的处理。  ARM:像现在的智能手机,Baseband里可能是一个ARM7加一个DSP,在Application模块里,可能是DSP加ARM9。到了3G之后,对Baseband的要求更高,ARM7可能不够,需要ARM9加DSP。Application里,AVC更加复杂,很可能是ARM11加DSP。这样,两个模块中一共可能有2个DSP和2个ARM,带来的功耗很高,开发费用也很高。有的芯片厂商想,是不是可以采用ARM核就能代替DSP,还有些公司想,如果DSP足够强,能否就不需要ARM了。  在Application方面,如果是要实现Audio和Video,没有必要非使用通用DSP,可以专门用模块加上ARM来实现,对于各种应用功能,指定这些模块进行分布式的处理。   三、应用功能的扩展及实现方式  对于数码相机、Wi-Fi、MP3、MPEG4等应用功能,在决定将其集成到手机平台中的时候怎样进行合理的选择?  这些应用功能上的扩展对手机的存储性能会有怎样的要求?  杰尔:从一开始我们就在芯片平台中预先设计了外设接口,可根据市场需要添加新的功能。随着 IP 与有关标准的普及,我们在基础器件上集成了核心功能。例如,X115 芯片组解决方案可提供针对CD 音质播放、影院品质视频以及200万像素摄像等功能的扩展。  手机如采用HDD,这从用户的角度来说具有一定吸引力,但它会影响整个设备的电池使用寿命。 此外,运营商或OEM 厂商通常不会将安全数据卡 (Secure Data Card) 等外部存储设备作为配套设备随电话一起提供。   飞利浦半导体:我们的手机平台目前可集成数码相机、3D加速、MP3、MP4、蓝牙、Wi-Fi甚至Wi-Max等所有这些应用功能,如何选择合理的功能要根据市场的需求来判断。  目前市场上存在着MMC等各种类型的存储卡,并且呈现出存储卡尺寸越来越小、存储功能越来越强大的趋势。闪存存储的成本较低,并具有小巧尺寸的优势,在市场上占相对优势,但它的存储容量仅为5GB到8GB,HDD的容量相当大,可达10GB到20GB,但其较高的成本和较大的尺寸也成为用户考虑的因素。  ARM:首先应该有一个公用平台,把最常用的功能或模块做进去,比如数码相机、MP3等。对于其他的扩展功能,可以通过SDIO标准实现。当需要某种应用功能的时候,用户只要插一个相应的SD卡进去就可以实现。   对于存储的问题,我觉得今后到不必担心。当手机需要存放或调用某些数据资源的时候,可以通过接入Wi-Fi或WiMAX网络借助局域或城域设备的存储能力。   四、手机与其他设备间的互通  目前有很多应用将手机与其他消费电子产品进行互通,比如用手机控制其他设备的操作,或是在手机与其他数字设备(PC、STB、影碟机)之间进行数据传输,公司最看好的是哪种互通技术?  飞利浦半导体:要实现手机与其他消费电子产品间的互联互通,NFC技术不失为一种理想的连接技术。只要将NFC手机与具备NFC功能的个人电脑或电视并排放在一起,它们就会自动实现互联,用户就能够轻松地传输数字图像或其他数据。   ARM:针对移动支付方面的应用,我们认为NFC与红外和短信方式相比具有非常明显的优势。如果是和数码家电之间传输数据,我们认为Wi-Fi和USB-OTG都是十分关键的技术,尤其是USB还可以作为很好的充电方式。   五、ULC手机对芯片平台的要求  如果要实现超低成本的手机产品,从芯片平台方面需要进行哪些调整与选择?  杰尔:降低手机 BOM (材料清单)的途径之一就是提高芯片的集成度。我们努力将成本较高的模拟电路实现了更高程度的集成。此外,我们还采用智能分类技术,针对相似类型的电路采用最适合的硅片工艺技术,从而保持较低成本。我们将模拟与数字电路系统相区分,让数字电路随着工艺技术发展不断减小,这比在同一硅片上集成所有电路的成本要低。如果我们非要硬着头皮实现单芯片,那么整个芯片的成本会相当高,根本就不存在一种能让数字与模拟电路系统都受益(既节约成本又提高性能)的最佳工艺技术。随着硅片尺寸不断缩小,我们更要认清这一点。  飞利浦半导体:我们推出了集成性的GSM协议栈和DSP算法,可以实现可靠的设计和小巧的存储尺寸,从而节省存储成本。其次,我们的超低功耗技术能帮助手机生产商减少相应的电池成本。  ARM:业内一些公司尽可能地把模拟和数字部分集成在一个芯片里,这对工艺要求很高,挑战很大。我们更多考虑的是在软件方面降低成本。一方面,通过提升软件的代码密度降低存储资源的占用,同时另一方面要对软件进行更多的复用而不是再次开发。                最新手机开发平台一览  杰尔X115多媒体终端芯片组  杰尔系统(Agere)针对主流 EDGE 功能电话及智能手机推出新的 Vision X115 芯片组解决方案,其基于杰尔 Vision 移动手持终端架构及 OptiVerse软件框架。X115 可支持Microsoft Windows Mobile 5.0、SymbianOS和 Linux。 凭借 X115,手持终端制造商能够提供对 H.263、MPEG-4 以及 H.264 等标准的支持,并可以采用 MP3、AAC、aacPlus以及增强型 aacPlus文件格式播放音频。   X115 是由模拟基带与数字基带组成的双芯片 GPRS/EDGE 解决方案。模拟基带包括完整的电源管理解决方案以执行模拟基带处理、音频合成与转换。数字基带拥有三个处理器内核 ——用于通信的 ARM7TDMI-S内核、用于应用的 ARM926EJ-S 内核以及用于物理层与音频信号处理的杰尔 DSP16000 内核。通过在数字基带中分离通信与应用处理域,Vision 架构使 X115 的各处理器都能完全专注于特定功能的执行。在数字基带中,通信处理器可用作系统的主控制器,保持通信链接的畅通。  为了进一步完善 X115 解决方案,平台中也融合了 OptiVerse 软件框架,包含可重复使用的标准化应用编程接口 (API),可以轻松利用解决方案中的基本通信与应用功能。这些接口能够显著简化诸如音频与视频等可定制多媒体应用的开发过程。与硬件分区类似,OptiVerse 软件采用精确定义的接口,使通信与应用功能相分离。  Silicon Laboratories单芯片GSM/GPRS手机   Silicon Laboratories 公司推出了AeroFONE Si4905 0.13mm单芯片平台,全面集成了入门级手机设计所需的主要模块:1. Aero II RF 收发器 - 适合GSM 850、E-GSM 900、DCS 1800 和PCS 1900四频带运行,集成了DCXO(数控晶振), 避免了在外部添加VC-TCXO而带来的高昂成本;2.采用ARM9E 微处理器和Ceva Teak DSP 双核结构; 3.GSM/GPRS 数字基带子系统; 4. HR/FR/EFR/AMR 声音合成数字音频子系统 ; 5.电源管理单元(PMU) - 电池充电电路和用于内部和外部子系统的集成LDO。   除了集成硬件模块之外,AeroFONE 单芯片在软件方面也提供了充分的灵活性,其具有的基础系统体系结构可以适应多种软件协议栈、操作系统和应用框架,使手机开发商可以选择利用现有的软件基础结构或者挑选经过 Silicon Laboratories 及其合作伙伴(包括 TTPCom、CCww和Stackcom )验证的协议栈和应用软件框架。  TTPCom AJAR手机应用平台  TTPCom的AJAR平台由应用框架、开发与测试应用和用户界面等一系列工具以及专门的应用程序所组成,可以覆盖从低端到高端多媒体全系列手机。为了节省用户的开发时间,很多应用模块可以预先集成到AJAR平台中,包括Java、MMS、email、WAP2.0、数码相机、嵌入式和可下载游戏、和弦或音乐铃声、可变矢量图形、保密和下载、DRM、同步、视频电话、FOTA升级、语音识别和多媒体内容等。AJAR平台中的Dzigner Pro是进行快速深层次用户界面定制的设计工具,可以满足运营商的品牌需求。平台用户可以通过使用这一工具提供例如动画、透明和3D渲染等效果。 AJAR平台可以移植到现有的多种协议栈上,也能运行在独立的应用处理器上面,其在不同调制解调器和硬件配置之间的移植通过MAPAL接口实现。

    时间:2005-12-04 关键词: 手机 芯片 平台 电源技术解析 理想 搭建

  • 搭建理想的手机芯片平台

     近日,我们访问了几家为手机产品设计提供芯片平台的厂商,并且围绕一些关键话题了解到了他们的一些看法,相信这些观点具有一定的代表性,我们也希望您能从中受到些许启发。                      一、手机芯片平台的关键要素  未来的手机设计可能需要具备更高的带宽、更强的处理能力、更大的存储、更高的安全性和更加灵活丰富的应用,作为手机芯片供应商,应该制定怎样的平台化解决方案?哪些方面的能力对于手机芯片平台来说最为重要?  杰尔:手机芯片组开发最重要的因素实际上取决于产品的细分领域。对于中档的特色电话与智能电话等市场而言,我们认为基于杰尔 Vision Mobile Handset架构构建的解决方案将能够实现可靠的高性能解决方案。作为芯片组解决方案供应商,我们的重中之重是要确保电话通话与数据传输具有完全的可靠性。Vision架构将数字基带的通信与应用处理领域相分离,这样X115 处理器就能全面负责执行其特定的功能。在数字基带中,通信处理器作为系统的主控制器,不管运行哪些应用都能确保通信链路畅通。  作为芯片组解决方案供应商,我们的重中之重是要确保电话通话与数据传输具有完全的可靠性。  飞利浦半导体:未来的平台化解决方案需要支持各种先进的多媒体功能,随着MP3功能不断集成到手机中并获得用户的广泛欢迎,要帮助手机生产商在市场上占据一席之地,毫无疑问手机芯片平台中必须整合MP3功能。同时,手机还需要具备近距离无线通信(NFC)等先进的连接功能,并且要随着应用的扩展而不断升级。NFC是飞利浦和索尼共同开发的,它是一种无线连接技术,与现有非接触智能卡技术兼容,目前得到越来越多主要厂商的支持。  ARM:手机平台化要向三个方向努力:A、V、C。A是Audio,V是Video,C是Connectivity ,就是可连性。对于Audio来说,市场提出的要求越来越高,MP3、iTUNE等功能将变得必不可少。同时,Video的精度也需要越来越高,从30万像素到300万像素,再过些时间500万像素就会成为大众化配置。而且Video不仅限于图像,还要对其他像MPEG4等视频应用提供支持。Connectivity可能会涉及蓝牙、Wi-Fi、Zigbee等等。手机芯片平台化的概念并不只是硬件的平台化,还包括软件的平台化。另外,运营商还会要求手机平台具有很好的DRM和安全特性。   二、对基带与应用模块的考量  怎样能使手机芯片平台的基带模块和应用模块都能最大程度地发挥各自的作用?  在基带和应用模块中,如果采用通用的DSP,虽然带来了很高的性能,但同时也带来很高的功耗和成本,怎样才能更加充分地调动通用DSP的功能并降低使用通用DSP的成本?  杰尔:要想率先在市场上推出基于新载体技术的解决方案,最好的做法就是将独立的通信引擎与应用处理器加以结合。对于要求高性能应用处理的PDA 电话,也要采用这种技术方法。至于中端电话,我们认为集成性的解决方案能够将通信处理器、应用处理器以及外设进行智能整合,从而实现性能、尺寸及成本全方位优化的最佳解决方案。对于低端或基础型手机而言,最好为通信与有限的应用功能采用同一处理器。  我们为自己的专有 DSP 架构进行了大量投资,确保它能够实现低功耗,还将 DSP 与 ARM 核的功能进行了细分,让 DSP 专门处理嵌入式应用,这样一来使处理效率大大提高;我们同时对代码进行了优化,以尽可能减少外部存储器传输,并且还最大程度地减少了处理所需的内部存储量。  在Application方面,如果是要实现Audio和Video,没有必要非使用通用DSP,可以专门用模块加上ARM来实现,对于各种应用功能,指定这些模块进行分布式的处理。  ARM:像现在的智能手机,Baseband里可能是一个ARM7加一个DSP,在Application模块里,可能是DSP加ARM9。到了3G之后,对Baseband的要求更高,ARM7可能不够,需要ARM9加DSP。Application里,AVC更加复杂,很可能是ARM11加DSP。这样,两个模块中一共可能有2个DSP和2个ARM,带来的功耗很高,开发费用也很高。有的芯片厂商想,是不是可以采用ARM核就能代替DSP,还有些公司想,如果DSP足够强,能否就不需要ARM了。  在Application方面,如果是要实现Audio和Video,没有必要非使用通用DSP,可以专门用模块加上ARM来实现,对于各种应用功能,指定这些模块进行分布式的处理。   三、应用功能的扩展及实现方式  对于数码相机、Wi-Fi、MP3、MPEG4等应用功能,在决定将其集成到手机平台中的时候怎样进行合理的选择?  这些应用功能上的扩展对手机的存储性能会有怎样的要求?  杰尔:从一开始我们就在芯片平台中预先设计了外设接口,可根据市场需要添加新的功能。随着 IP 与有关标准的普及,我们在基础器件上集成了核心功能。例如,X115 芯片组解决方案可提供针对CD 音质播放、影院品质视频以及200万像素摄像等功能的扩展。  手机如采用HDD,这从用户的角度来说具有一定吸引力,但它会影响整个设备的电池使用寿命。 此外,运营商或OEM 厂商通常不会将安全数据卡 (Secure Data Card) 等外部存储设备作为配套设备随电话一起提供。   飞利浦半导体:我们的手机平台目前可集成数码相机、3D加速、MP3、MP4、蓝牙、Wi-Fi甚至Wi-Max等所有这些应用功能,如何选择合理的功能要根据市场的需求来判断。  目前市场上存在着MMC等各种类型的存储卡,并且呈现出存储卡尺寸越来越小、存储功能越来越强大的趋势。闪存存储的成本较低,并具有小巧尺寸的优势,在市场上占相对优势,但它的存储容量仅为5GB到8GB,HDD的容量相当大,可达10GB到20GB,但其较高的成本和较大的尺寸也成为用户考虑的因素。  ARM:首先应该有一个公用平台,把最常用的功能或模块做进去,比如数码相机、MP3等。对于其他的扩展功能,可以通过SDIO标准实现。当需要某种应用功能的时候,用户只要插一个相应的SD卡进去就可以实现。   对于存储的问题,我觉得今后到不必担心。当手机需要存放或调用某些数据资源的时候,可以通过接入Wi-Fi或WiMAX网络借助局域或城域设备的存储能力。   四、手机与其他设备间的互通  目前有很多应用将手机与其他消费电子产品进行互通,比如用手机控制其他设备的操作,或是在手机与其他数字设备(PC、STB、影碟机)之间进行数据传输,公司最看好的是哪种互通技术?  飞利浦半导体:要实现手机与其他消费电子产品间的互联互通,NFC技术不失为一种理想的连接技术。只要将NFC手机与具备NFC功能的个人电脑或电视并排放在一起,它们就会自动实现互联,用户就能够轻松地传输数字图像或其他数据。   ARM:针对移动支付方面的应用,我们认为NFC与红外和短信方式相比具有非常明显的优势。如果是和数码家电之间传输数据,我们认为Wi-Fi和USB-OTG都是十分关键的技术,尤其是USB还可以作为很好的充电方式。   五、ULC手机对芯片平台的要求  如果要实现超低成本的手机产品,从芯片平台方面需要进行哪些调整与选择?  杰尔:降低手机 BOM (材料清单)的途径之一就是提高芯片的集成度。我们努力将成本较高的模拟电路实现了更高程度的集成。此外,我们还采用智能分类技术,针对相似类型的电路采用最适合的硅片工艺技术,从而保持较低成本。我们将模拟与数字电路系统相区分,让数字电路随着工艺技术发展不断减小,这比在同一硅片上集成所有电路的成本要低。如果我们非要硬着头皮实现单芯片,那么整个芯片的成本会相当高,根本就不存在一种能让数字与模拟电路系统都受益(既节约成本又提高性能)的最佳工艺技术。随着硅片尺寸不断缩小,我们更要认清这一点。  飞利浦半导体:我们推出了集成性的GSM协议栈和DSP算法,可以实现可靠的设计和小巧的存储尺寸,从而节省存储成本。其次,我们的超低功耗技术能帮助手机生产商减少相应的电池成本。  ARM:业内一些公司尽可能地把模拟和数字部分集成在一个芯片里,这对工艺要求很高,挑战很大。我们更多考虑的是在软件方面降低成本。一方面,通过提升软件的代码密度降低存储资源的占用,同时另一方面要对软件进行更多的复用而不是再次开发。                最新手机开发平台一览  杰尔X115多媒体终端芯片组  杰尔系统(Agere)针对主流 EDGE 功能电话及智能手机推出新的 Vision X115 芯片组解决方案,其基于杰尔 Vision 移动手持终端架构及 OptiVerse软件框架。X115 可支持Microsoft Windows Mobile 5.0、SymbianOS和 Linux。 凭借 X115,手持终端制造商能够提供对 H.263、MPEG-4 以及 H.264 等标准的支持,并可以采用 MP3、AAC、aacPlus以及增强型 aacPlus文件格式播放音频。   X115 是由模拟基带与数字基带组成的双芯片 GPRS/EDGE 解决方案。模拟基带包括完整的电源管理解决方案以执行模拟基带处理、音频合成与转换。数字基带拥有三个处理器内核 ——用于通信的 ARM7TDMI-S内核、用于应用的 ARM926EJ-S 内核以及用于物理层与音频信号处理的杰尔 DSP16000 内核。通过在数字基带中分离通信与应用处理域,Vision 架构使 X115 的各处理器都能完全专注于特定功能的执行。在数字基带中,通信处理器可用作系统的主控制器,保持通信链接的畅通。  为了进一步完善 X115 解决方案,平台中也融合了 OptiVerse 软件框架,包含可重复使用的标准化应用编程接口 (API),可以轻松利用解决方案中的基本通信与应用功能。这些接口能够显著简化诸如音频与视频等可定制多媒体应用的开发过程。与硬件分区类似,OptiVerse 软件采用精确定义的接口,使通信与应用功能相分离。  Silicon Laboratories单芯片GSM/GPRS手机   Silicon Laboratories 公司推出了AeroFONE Si4905 0.13mm单芯片平台,全面集成了入门级手机设计所需的主要模块:1. Aero II RF 收发器 - 适合GSM 850、E-GSM 900、DCS 1800 和PCS 1900四频带运行,集成了DCXO(数控晶振), 避免了在外部添加VC-TCXO而带来的高昂成本;2.采用ARM9E 微处理器和Ceva Teak DSP 双核结构; 3.GSM/GPRS 数字基带子系统; 4. HR/FR/EFR/AMR 声音合成数字音频子系统 ; 5.电源管理单元(PMU) - 电池充电电路和用于内部和外部子系统的集成LDO。   除了集成硬件模块之外,AeroFONE 单芯片在软件方面也提供了充分的灵活性,其具有的基础系统体系结构可以适应多种软件协议栈、操作系统和应用框架,使手机开发商可以选择利用现有的软件基础结构或者挑选经过 Silicon Laboratories 及其合作伙伴(包括 TTPCom、CCww和Stackcom )验证的协议栈和应用软件框架。  TTPCom AJAR手机应用平台  TTPCom的AJAR平台由应用框架、开发与测试应用和用户界面等一系列工具以及专门的应用程序所组成,可以覆盖从低端到高端多媒体全系列手机。为了节省用户的开发时间,很多应用模块可以预先集成到AJAR平台中,包括Java、MMS、email、WAP2.0、数码相机、嵌入式和可下载游戏、和弦或音乐铃声、可变矢量图形、保密和下载、DRM、同步、视频电话、FOTA升级、语音识别和多媒体内容等。AJAR平台中的Dzigner Pro是进行快速深层次用户界面定制的设计工具,可以满足运营商的品牌需求。平台用户可以通过使用这一工具提供例如动画、透明和3D渲染等效果。 AJAR平台可以移植到现有的多种协议栈上,也能运行在独立的应用处理器上面,其在不同调制解调器和硬件配置之间的移植通过MAPAL接口实现。

    时间:2005-12-04 关键词: 手机 芯片 平台 电源技术解析 理想 搭建

  • PMC-Serria电信级VoIP WiFi路由器平台

    PMC-Sierra公司今天宣布新推出VoIP WiFi宽带路由器平台参考设计,该产品针对用户终端设备(CPE),是一种可同时提供三种通信服务性能的无线家庭路由器方案,其中包括 §    相同于公共交换电话网(PSTN)的语音质量 §    相当于有线连接速度的高速以太网路由与防火墙性能 §    VoIP功能 该方案提供一个可定制化的源代码开放平台,可使原始设备供应商(OEM)和原始设计制造商(ODM)迅速开发出完全不同的性能及新的平台。 PMC-Sierra的VoIP技术第一个通过了中国网通集团研究院的兼容性测试,取得非常优异的语音质量测试结果,平均主观评分(MOS)值大于4.1。此外,PMC-Sierra的VoIP方案还得到中国信息产业部电信研究院泰尔实验室(CTTL)和韩国电信技术协会所认证的最佳语音测试结果。 对于VoIP服务供应商来说,确保用户数量增长的关键是语音服务质量,它应该在各种连网条件下与PSTN质量不相上下。 PMC-Sierra的语音处理模块(VPN)可以在整个MSP产品系列得到支持,不管是低成本ATA还是高性能CPE宽带路由器和网关方案都可以提供运营商级PSTN质量的VoIP服务。 PMC-Sierra VoIP WiFi宽带路由器方案的核心是MSP4200,MSP4200支持一个基于DSP的语音引擎,使得该MIPS处理器在管理、信令和高速IP路由任务中可发挥出最佳性能。这种架构确保了相当于固定线路快速以太网路由速度以及防火墙性能,并能同时在四个通道提供VoIP服务。另外它还有一个PCI接口以提供更多灵活性,支持各种802.11 WiFi芯片组和其它外围设备。 VoIP WiFi宽带路由器软件建立在PMC-Sierra过去方案基础上,包括全功能平台所需的所有语音处理和SIP信令,以及基于Linux的路由、防火墙和管理功能。开放源代码Linux应用软件可以使ODM和OEM通过快速向市场提供性能独特的家庭路由器产品,从包含Triple Play的服务部署中获利。 PMC-Sierra现可提供VoIP WiFi路由器全套系统设计,包括MSP4200器件、原理图、光绘(gerber)文件、源代码与目标代码,以及各种相关资料文件。

    时间:2005-10-05 关键词: Wi-Fi 电信 路由器 voip 平台 pmc-serria 电源新品

  • TI 新型多平台 CCS 白金版

    德州仪器 (TI) 日前宣布推出 Code Composer Studio™ 集成开发环境 (IDE) 白金版,使 DSP 软件开发工具具备更多优异特性以及更高的稳健性。新的 CCStudio白金版提供了单一的 IDE,一次安装即可支持多种 TI 平台,并且只需花费一种平台的成本,从而使 DSP OEM 厂商在多处理器多平台应用的设计方面显著节约了所需时间和成本。此外,白金版还推出了两种新特性,在跟踪常见问题方面可帮助开发人员大幅节约时间,这就降低了代码调试方面的难度。CCStudio回卷 (CCStudio Rewind) 特性是 DSP 领域首屈一指的新方法,使编程人员只需点击键盘就能在源代码中实现逐步后退,而全新的连接/断连特性则使开发人员在几秒钟内就能对目标电路板实现“热交换”,以消除调试过程中可能存在问题的硬件。目前众多 DSP 应用的代码均达到成百上千行之多,并具有板上多处理器支持。这些复杂系统常常以多个 DSP 处理器和平台为基础,以实现所需的性能水平。过去,采用多个 DSP 平台的开发人员通常必须在设计中使用多种工具集。TI 新型的 CCStudio 白金版提供了可支持所有 TI 平台(包括 TMS320C6000™ DSP、TMS320C5000™ DSP、TMS320C2000™ DSP 以及 OMAP™ 平台)的全面集成型 IDE,从而显著简化了设计工作。 这种高级多平台使开发人员投入更少成本,只需低价购买一种工具即可获得全部所需工具的功能。该 IDE 还可同时安装于所有平台,其强大的集成功能简化了工具的维护与更新。此外,开发人员还可从并行调试功能中实现处理器间的可视化,并在通用 IDE 下简化从一种 TI DSP 平台向另一种平台的软件升级。 分析师估计,编程人员用于调试代码的时间超过整个项目所需时间的六成,查寻并解决软件故障的工作极为枯燥烦冗,延长了整个开发周期。CCStudio 白金版的全新回卷功能为大幅节约调试工作时间提供了高效率的解决方案。过去,开发人员不得不从头开始,返回去一步步研究程序以寻找源代码中存在的问题。凭借全球 DSP 软件技术中首屈一指的回卷功能,在解决源代码的问题时,开发人员可以随意前进和后退,使工作游刃有余。该功能使开发人员只需按返回键就能在任意点上停顿,有效地免除了将程序从头加载、一步步寻找代码错误的繁杂工作。回卷功能可保存正常步骤与运行命令的完整历史记录;并允许开发人员查看程序状态,并在程序的较早部分 (earlier point) 上运行代码。该特性不会造成任何开销,因此当其在记录应用执行状态时不会拖慢仿真调试工作。回卷功能工作在正常例程记录下的信息基础之上,使开发人员能够快速返回程序的问题区域并做出修改,从而大幅减少了调试工作的难题,并显著节省了调试时间。 另一种有助于消除从头开始的繁杂工作的新功能是连接/断连,该功能使开发人员能够断开硬件目标,当再次连接时又能返回原先的调试状态。如果同时调试软硬件,软件应用常常会丢失至目标电路板的连接。白金版的这种新特性使我们能够轻松自如地与目标系统动态地进行连接与断开。开发人员在调试过程中可用良好的电路板来替代怀疑有问题的电路板,这就排除了可能成为故障源的硬件,从而可专注于解决软件应用问题。借助连接/断连功能,我们就不必每当出现故障时就花数十分钟进行反复的重设重启,为开发人员节约了大量时间,并使他们信心百倍。 CCStudio白金版提升了整个设计流程的工作效率  除了提供多平台支持以及回卷与连接/断连特性外,白金版还可实现下列更强大的功能: ·    CodeWright™ 编辑器——是当前开发人员在编写及调试 DSP 代码时最受欢迎的编辑器,其集成于 CCStudio IDE 之中,具有 CodeWright 的丰富特性集。即便是新手,也能轻松驾驭 CodeWright,使他们能够尽快利用 CCStudio 开展工作; ·    组件管理器——使用户可对 IDE 升级以充分利用新功能并进行错误修正,同时还可在程序的整个生命期间保留特定的编译器及 DSP/BIOS™  软件内核基本版。新型组件管理器还使开发商在项目中使用新的编译器或 DSP/BIOS 内核版本之前能够方便地对其安装并评估; ·    跨所有 TI 平台的调节工具——CCStudio 调谐版适用于所有 TI 平台,其包含的工具可主动查看程序代码、跟踪潜在需要改进的区域,而且还可为编程人员提供可优化系统性能及存储器使用的建议。这些强大而方便易用的特性不仅缩短了开发时间,而且还有助于编程人员充分挖掘 TI DSP 平台的潜力。更多信息,敬请参见:http://focus.ti.com/docs/pr/pressrelease.jhtml?prelId=sc04172; ·    跨所有 TI 平台的编译器升级有助于提高周期数并精减代码尺寸,从而使开发人员能够最大程度地提高 DSP 性能。 CCStudio 白金版 IDE 目前已开始供货,其为编程人员从始至终开发应用程序提供了所需的一切,包括参考框架、项目管理器、代码生成工具、集成的 CodeWright 编辑器、快速仿真器、DSP/BIOS 实时操作系统、调试与分析工具、驱动器以及软件库等。只需一次性安装 IDE,就能满足所有 TI 平台的要求,包括 TMS320C6000™ DSP、TMS320C5000™ DSP、TMS320C2000™ DSP 以及 OMAP™ 等平台。

    时间:2005-07-13 关键词: TI 平台 ccs 新型 白金 电源新品

  • 由网络协议栈芯片W3100A构成的TCP/IP处理平台

        摘要:详细介绍一种基于AT91M40800 ARM7处理器和W3100A芯片的网络处理平台的设计与实现。在概述嵌入式网络的前景之后,提出一种TCP/IP网络处理平台的方案,并详细分析这种平台的硬件模块设计、软件模块设计与实现。     关键词:TCP/IP AT91M40800 网络协议栈芯片 W3100A 引言 越来越多的人已经认知到后PC时代的到来,越来越多的嵌入式产品走到了现实应用的前台。嵌入式产品从出生到繁荣一直秉承着与应用紧耦合这个宗旨。过去它们基本上都是独立的工作,最多是通过485、CAN总线之类的互相交换信息;但随着信息时代的信息大爆炸的到来,这些简单的传递内部少量信息的方案已经不能够能很地满足实现的市场需求,越来越多的嵌入式产品有了与Internet互连、进入互联网这个浩瀚的信息库的要求。嵌入式Internet技术是一种将嵌入式设备接入Internet的技术。利用该技术可将Internet从PC机延伸到8位、16位、32位单片机,并实现基于Internet的远程数据采集、远程控制、自动报警、上传/下载数据文件、自动发送E-mail等功能,大大扩展Intenrt的应用范围和嵌入式产品触及的领域。为此本人提出一种基于W3100A芯处的TCP/IP网络处理开发平台的方案,并予以实现。1 嵌入式网络处理平台方案的介绍 目前,国内外嵌入式网络处理平台基本上是采用软件来实现TCP/IP协议栈。这种方案在大批量生产时,具有成本低的优点。因为用软件设计的TCP/IP协议栈,是一次投次多次使用;但这种方案开发周期比较长,对开发人员的要求高,要求对操作系统和TCP/IP协议都要有一定程度的熟悉,并且高档MCU和RTOS的价格也很高。为此本人提出了一种直接利用TCP/IP协议栈芯片的实现方案。它由W3100A、RTL8201、AT91M40800组成,如图1所示。这种方案,尽管在大批量生产时成本高,因为每个智能设备都要嵌入TCP/IP协议栈芯片;但是在非大批量生产时个有设计简单、灵活的特点,因为不需要实时操作系统的支持,并且在本人给出的各种工具和芯片厂商提供的函数库的支持下可以实现上一种方案能实现的绝大部分功能。 2 W3100A的介绍 W3100A是TCP/IP协议芯片。它有如下特点:首先,自带TCP/IP协议栈(如TCP、UDP、Ipver.4、ICMP、ARP、DLC、MAC协议);其次,能同时支持四个独立的连接通道,具有高速传输速率,同时,具有与MCU和物理层电路接口。虽然数据手册中只提取了Intel和Motorola的MCU,但是经过笔者的实际证明,W3100A对Atmel的AT91M400800也能很好的支持。W3100A还提供了Socket应用程序编程接口,为那种需要进行因特网连接的智能设备,提供了一种简便、廉价、高效的方案。其功能框图如图2所示。 W3100A的寄存器分成四类:①与控制寄存器相关的命令、状态和中断寄存器;②设置网关地址、子网掩码、源IP地址、源硬件地址和超时变量的关系寄存器;③管理发送和接收数据的指针寄存器;④控制每个通道操作的通道寄存器。    W3100A的0X4000~0X5FFF为发送数据缓冲区,该缓冲区只能写不能读;0X6000~0X7FFF为接收数据缓冲区,只能读不能写。 W3100A与MCU的接口包括直接总线模式、非直接总线模式和I2C接口模式。第1种是15根地址线全部与MCU相连;第2种只要0、1两根地址线与MCU相连,2、3地址线接高电平,剩下的地址线全部接地;第3种方式是把W3100A当作I2C设备来使用,其中8~14地址用来提供I2C设备的地址。这里使用了第2种方式与MCU相连。其中这些模式的选择由MODE0、MODE1、MODE2三个引脚的电位所决定。 3 硬件电路设计 如图1所法,本电路主要由基于ARM7的AT91M40800、W3100A、RTL8201来实现网络的功能,但是本系统设计的目的是实现一个嵌入式TCP/IP网络开发平台,以便使工程师把精力从大量的底层细节开发转移到面向应用的层面上来,所以硬件电路外扩了SDRAM、Flash、LED、KEYBARD、RS232等接口电路。其中Flash、SDRAM、W3100A分别占用CS0、CS1、CS2三个地址空间。LED、KEYBARD共占用CS4一个地址空间。SDRAM使用了16位数据线的方式,Flash、W3100A都使用了8位数据线的方式。AT91M40800接口电路如图3所示。SDRAM、Flash都提供了较大的剩余空间,以便将来用户在其上开发自己的用户程序。其中Flash片选线为NCS0,8位数据总线宽度,初始化程序将其基地址定位在0x01000000,地址范围是0x01000000~0x011FFFFF。系统使用了2片SDRAM,其片选线为NCS1,再使用SN74HC139D分别进行片选,初始化程序将其基地址定位在0x02000000,地址范围是0x02000000~0x02FFFFFF。除此以外,AT91M40800还有8KB的内部RAM,32位数据总线宽度,在初始化结束后,重射定位在0x00000000。 W3100A片选线为NCS3,8位数据总线宽度,初始化程序将其基地址定位在0x0300000,其硬件连接如图4所示。由于采用了第二种接入方式,只需用到四个地址寄存器地址,且偏移量分别为0x0c、0x0d、0x0e、0x0f,所以其地址范围为0x0300000C~0x0300000F。W3100A与主MCU的通信采用中断方式,其INT引脚接到AT91M40800的P9/IRQ0的引脚,以实现中断触发。其中W3100A与AT91M40800分别进行复位,以便分别调试。图3    为了便于用户在平台上开发自己的应用程序,本人在平台上面实现了初始化和调试程序代码。系统提供了两个DB-9插头,分别连接到AT91M40800的UART0和UART1:一个用于与笔者的调试程序实现通信,一个用于用户其它调试应用。在系统上还使用了一个拨码开关,以便用户执行自己的应用程序和对Flash进行编程保护,。 其中拨码开关的1、2脚分别接高、低电平并且与AT91M40800的P23脚相连,以决定MCU初始化后执行程序的起始地址;3、4脚分别接高电平和AT91M40800的NWR0/NWR引脚,并且与Flash的写使能脚相连,以决定Flash是否可编程。 4 软件模块设计 本系统中软件主要包括三大部分:AT91M40800的初始化代码、监控程序的目标板与PC平台的实现、Flash的编程实现。 4.1 AT91M40800的初始化模块 在这个模块里,主要以目标板的硬件设计为基础,实现MCU的寄存器初始化、异常向量表的初始化、异常处理程序和各种处理器模式下的堆栈的分配并实现重映射。然后,把系统运行权交给监控程序或者是用户的应用程序(由拨码开关来实现)。其中寄存器初始化既包括ARM7核内的寄存器的初始化,也包括AT91M40800芯片内外围寄存器的初始化,具体的有R15、EBL_CS0、EBL_CS1、EBL_CS2、EBL_CS3、AIC_SVR0、PIO_IDR、PIO_PDR、US_CR等。这里的代码部分全部是用ARM的指令集来实现。为了增加源程序的可读性、可移植性,将寄存器的地址和数据全部重定义命名,如addr_SVR8 EQU 0x0202000,CODE_SVR8 EQU 0x01010000,CODE_SVR8_END EQU 0x01011000。 4.2 监控程序的实现 监控程序可以实现以下几个功能:显示处理器各状态下寄存器的值,修改指定地址的SDRAM、FlashROM中的内容,查看指定地址的存储器中的内容,将用户编写的代码下载到目标板指不定期地址的SDRAM、FlashROM中,从指定地址开始执行用户代码,支持用户设置的软件中断。    监控程序包括两部分:一是运行在目标板上的程序,二是运行在PC机上的应用程序。目标板上的程序实现与PC机上程序的交互操作,并按照PC机上程序的指令要求来完成读写寄存器、SDRAM、Flash和执行指定地址的代码程序。这段代码也是用ARM指令集来实现的,它与PC机的交互是使用指定ASCII码字符的方式来实现的。比如,按下PC机上的Memory按钮以后,PC机将发送一个V字符,这些信息将以ASCII码的方式通过串口发送到目标机上。当目标板上的监控程序收到V字符后,马上跳转到Memory标号段,在这段程序中回应一个OK。PC机收到OK后,就发送地址信息,目标板上的监控程序收到地址后紧接着就处理相应的要求。PC机端的应用程序是使用VB开发环境来实现的,其界面如图5所示。它提供给用户一个交互的界面。这样开发工具给那些没有昂贵的ARM仿真器的用户提供了一个较为简便的调试方法。 4.3 Flash的编程实现 Flash的编程作为一个独立的代码部分与调试程序代码部分协同工作,使用C语言来实现,并最终与前两个部分链部到一起。它主要由以下几个部分组成:Flash编程模块void Program(void);擦除整个Flash芯片Void EraseAll(void);擦除扇区void EraseSector(void);擦除一个扇区int OneSectorErase(ulong targetAddr);空字节检查int BlankCheck(ulong targetAddr,ulong targetSize);编程结果校验int Verification(ulong targetAddr,ulong limit,ulong srcAddr);等待延时int Wait(ulong tAddr).其中擦除与编程操作利用AM291V160D的指令字就可以完成。空字节检查是读出Flash中的数据并且与0xFF比较得到结果。编程结果校验是在编程结束后调用的函数,它是通过读出Flash当中的数据与源数据相比较的方法来实现的,以确保编程结果正确。由于擦除操作与编程操作需要一定的时间,为了保证擦除与编程操作的正确性和判断它们所处的阶段,一般Flash芯片都提供三种判断方法:一是应用引脚电平方式,二是采用TOGGLE位的方式,三是采用POLLING位的方式。这里在等待延时程序中采用TOGGLE位和超时判断位DQ5相结合的方式来实现判断擦除编程操作的具体状态。具体的判断算法流程可以参考AM291V160D的数据手册。 4.4 函数库的支持 用户在开发自己的应用程序时,还有两个强大的函数库可以利用:一个是Atmel公司提供的AT91M开发库(在Atmel公司的主页上可以下载),另一个是Wiznet公司提供的W3100A的API函数(可在Wiznet公司的主页下载)。 结语 用户在采用此系统以后,可以免除对大量实时操作系统和底层TCP/IP协议细节的了解。应用本人提供的底层软件、工具和芯片厂商提供的开发库,将能够灵活、快速地实现自己的嵌入式上网方案和应用。此方案为加快用户的产品上市提供了一个不可多得的平台。

    时间:2005-04-08 关键词: 网络 协议 芯片 w3100a 平台 电源技术解析 tcp/ip 处理 构成

  • uC/OS-II实时操作系统在嵌入式平台上进行移植的一般方法和技巧

    引言 ---实时操作系统的使用,能够简化嵌入式系统的应用开发,有效地确保稳定性和可靠性,便于维护和二次开发。 μC/OS-II是一个基于抢占式的实时多任务内核,可固化、可剪裁、具有高稳定性和可靠性,除此以外,μC/OS-II的鲜明特点就是源码公开,便于移植和维护。 在μC/OS-II官方的主页上可以查找到一个比较全面的移植范例列表。但是,在实际的开发项目中,仍然没有针对项目所采用芯片或开发工具的合适版本。那么,不妨自己根据需要进行移植。 本文则以在TMS320C6711 DSP上的移植过程为例,分析了μC/OS-II在嵌入式开发平台上进行移植的一般方法和技巧。μC/OS-II移植的基本步骤 在选定了系统平台和开发工具之后,进行μC/OS-II的移植工作,一般需要遵循以下的几个步骤: ● 深入了解所采用的系统核心 ● 分析所采用的C语言开发工具的特点 ● 编写移植代码 ● 进行移植的测试 ● 针对项目的开发平台,封装服务函数 (类似80x86版本的PC.C和PC.H) 系统核心 无论项目所采用的系统核心是MCU、DSP、MPU,进行μC/OS-II的移植时,所需要关注的细节都是相近的。 首先,是芯片的中断处理机制,如何开启、屏蔽中断,可否保存前一次中断状态等。还有,芯片是否有软中断或是陷阱指令,又是如何触发的。 此外,还需关注系统对于存储器的使用机制,诸如内存的地址空间,堆栈的增长方向,有无批量压栈的指令等。 在本例中,使用的是TMS320C6711 DSP。这是TI公司6000系列中的一款浮点型号,由于其时钟频率非常高,且采用了超常指令字(VLIW)结构、类RISC指令集、多级流水等技术,所以运算性能相当强大,在通信设备、图像处理、医疗仪器等方面都有着广泛的应用。 在C6711中,中断有3种类型,即复位、不可屏蔽中断(NMI)和可屏蔽中断(INT4-INT15)。可屏蔽中断由CSR寄存器控制全局使能,此外也可用IER寄存器分别置位使能。而在C6711中并没有软中断机制,所以μC/OS-II的任务切换需要编写一个专门的函数实现。 此外,C6711也没有专门的中断返回指令、批量压栈指令,所以相应的任务切换代码均需编程完成。由于采用了类RISC核心,C6711的内核结构中,只有A0-A15和B0-B15这两组32bit的通用寄存器。  C语言开发工具 无论所使用的系统核心是什么,C语言开发工具对于μC/OS-II是必不可少的。 最简单的信息可以从开发工具的手册中查找,比如:C语言各种数据类型分别编译为多少字节;是否支持嵌入式汇编,格式要求怎样;是否支持“interrupt”非标准关键字声明的中断函数;是否支持汇编代码列表(list)功能,等等。 上述的这样一些特性,会给嵌入式的开发带来很多便利。TI的C语言开发工具CCS for C6000就包含上述的所有功能。 而在此基础上,可以进一步地弄清开发工具的一些技术细节,以便进行之后真正的移植工作。 首先,开启C编译器的“汇编代码列表(list)”功能,这样编译器就会为每个C语言源文件生成其对应的汇编代码文件。 在CCS开发环境中的方法是:在菜单“/Project/Build options”的“Feedback”栏中选择“Interlisting:Opt/C and ASM(-s)”;或者,也可以直接在CCS的C编译命令行中加上“-s”参数。 然后分别编写几个简单的函数进行编译,比较C源代码和编译生成的汇编代码。例如: void FUNC_TEMP (void) { Func_tmp2(); //调用任一个函数 } 在CCS中编译后生成的ASM代码为: .asg B15, SP // 宏定义 _FUNC_TEMP: STW B3,*SP--(8) // 入栈 NOP 2 CALL _ Func_tmp2 //----------- MVKL BACK, B3 // 函数调用 MVKH BACK, B3 //----------- NOP 3  BACK: LDW *++SP(8),B3 // 出栈 NOP 4 RET B3 // 函数返回 NOP 5 由此可见,在CCS编译器的规则中,B15寄存器被用作堆栈指针,使用通用存取指令进行栈操作,而且堆栈指针必须以8字节为单位改变。 此外,B3寄存器被用来保存函数调用时的返回地址,在函数执行之前需要入栈保护,直到函数返回前再出栈。 当然,CCS的C编译器对于每个通用寄存器都有约定的用途,但对于μC/OS-II的移植来说,了解以上信息就足够了。 最后,再编写一个用“interrupt”关键字声明的函数: interrupt void ISR_TEMP (void) { int a; a=0; } 生成的ASM代码为: _ISR_TEMP: STW B4,*SP--(8) // 入栈 NOP 2 ZERO B4 //--------- STW B4,*+SP(4) // a=0 NOP 2 //---------- B IRP // 中断返回 LDW *++SP(8),B4 // 出栈 NOP 4  与前一段代码相比,对于中断函数的编译,有两点不同: ● 函数的返回地址不再使用B3寄存器,相应地也无需将B3入栈。(IRP寄存器能自动保存中断发生时的程序地址) ● 编译器会自动统计中断函数所用到的寄存器,从而在中断一开始将他们全部入栈保护——例如上述程序段中,只用到了B4寄存器。 编写移植代码 在深入了解了系统核心与开发工具的基础上,真正编写移植代码的工作就相对比较简单了。 μC/OS-II自身的代码绝大部分都是用ANSI C编写的,而且代码的层次结构十分干净,与平台相关的移植代码仅仅存在于OS_CPU_A.ASM、OS_CPU_C.C以及OS_CPU.H这三个文件当中。 在移植的时候,结合前面两个步骤中已经掌握的信息,基本上按照《嵌入式实时操作系统μC/OS-II》一书的相关章节的指导来做就可以了。 但是,由于系统核心、开发工具的千差万别,在实际项目中,一般都会有一些处理方法上的不同,需要特别注意。以C6711的移植为例: ● 中断的开启和屏蔽的两个宏定义为: #define OS_ENTER_CRITICAL() Disable_int()  #define OS_EXIT_CRITICAL() Enable_int() Disable_int和Enable_int是用汇编语言编写的两个函数。在这里使用了控制状态寄存器(CSR)的一个特性——CSR中除了控制全局中断的GIE位之外,还有一个PGIE位,可用于保存之前的GIE状态。 因此在Disable_int中先将GIE的值写入PGIE,然后再将GIE写0,屏蔽中断。而在Enable_int中则从PGIE读出值,写入GIE,从而回复到之前的中断设置。 这样,就可以避免使用这两个宏而意外改变了系统的中断状态——此外,也没有使用堆栈或局部变量,比原作者推荐的方法要好。 ● 任务的切换: 前文说过,C6711中没有软中断机制,所以任务的切换需要用汇编语言自行编写一个函数_OSCtxSw来实现,并且 #define OS_TASK_SW() OSCtxSw() 在C6711中需要入栈保护的寄存器包括A0-A15、B0-B15、CSR、IER、IRP和AMR,这些再加上当前的程序地址构成一个存储帧,需要入栈保存。 _OSCtxSw函数中,需要像发生了一次中断那样,将上述存储帧入栈,然后获取被激活任务的TCB指针,将其存储帧的内容弹出,从而完成任务切换。 需要特别注意的是,在这里OS_TASK_SW是作为函数调用的,所以如前文所述,调用时的当前程序地址是保存在B3寄存器中的,这也就是任务重新激活时的返回地址。 ● 中断的编写: 如前文所述,如果用“interrupt”关键字声明函数,CCS在编译时,会自动将该函数中使用到的寄存器入栈、出栈保护。 但是,这会导致各种中断发生时,出入栈的内容各不相同。这对于μC/OS-II是会引起严重错误的。因为μC/OS-II要求中断发生时的入栈操作使用和发生任务切换时完全一样的存储帧结构。 因此,在移植时、基于μC/OS-II进行开发时,都不应当使用“interrupt”关键字,而应用如下结构编写中断函数: void OSTickISR (void) { DSP_C6x_Save(); // 服务函数,入栈 OSIntEnter(); if (OSIntNesting == 1) // v2.51版本新增加 { OSTCBCur->OSTCBStkPtr =(OS_STK*) DSP_C6x_GetCurrentSP(); // 服务函数 } // 获取当前SP的值 // 允许中断嵌套 则在此处开中断 OSTimeTick(); OSIntExit(); DSP_C6x_Resume(); // 服务函数,出栈 } DSP_C6x_Save和DSP_C6x_Resume是两个服务函数,分别完成中断的出、入栈操作。它们与OS_TASK_SW函数的区别在于:中断发生时的当前程序地址是自动保存在IRP寄存器的,应将其作为任务返回地址,而不再是B3。此外,DSP_C6x_Resume是一个永远不会返回的函数,在将所有内容出栈后,它就直接跳转回到中断发生前的程序地址处,继续执行。 进行移植的测试 在编写完了所有的移植代码之后,就可以编写几个简单的任务程序进行测试了,大体上可以分三个步骤来进行,相关资料比较详尽,这里就不多作赘述了。 封装服务函数 最后这个步骤,往往是容易被忽视的,但对于保持项目代码的简洁、易维护有很重要的意义。 μC/OS-II的原作者强烈建议将源代码分路径进行存储,例如本文例子中的所有源代码就应按如下路径结构存储: uCOS-II ├─SOURCE // 平台无关代码 │ OS_CORE.C │ ...... └─TI_C6711 // 系统核心 ├─CCS // 开发工具 │ OS_CPU.H  │ OS_CPU_A.ASM │ OS_CPU_C.C │ ├─ DSP_C6x_Service // 服务函数 │ DSP_C6x_ Service.H │ DSP_C6x_ Service.ASM  │ └─ TEST // 具体的开发项目代码 OS_CFG.H INCLUDES.H TEST.C ...... 如上,DSP_C6x_Service中的服务函数,类似于原作者提供的80x86版本中的PC.C和PC.H文件。在本文的例子中,服务函数则包括了上文提及的中断相关函数,以及系统初始化函数DSP_C6x_SystemInit()和时钟初始化函数DSP_C6x_TimerInit()等。 而具体的开发项目代码,则可以分别在“/TI_C6711”路径下新建自己的目录,就如同移植测试的“TEST”项目,而无需再关注μC/OS-II的源代码和服务函数。 如此,就可以避免不必要的编译错误,也便于开发项目的维护。 - ------------ 关于μC/OS-II系列软件版权的说明 Micrium 公司产品包括μC/OS-II,μC/GUI,uC/FS,μC/TCP-IP,μC/USB等。Micrium 公司提供嵌入式系统应用方面的产品,并对其软件拥有知识产权。Micrium花费了大量的时间和财力为嵌入式领域提供高质量的软件产品。所有上述产品都以源代码的形式提供给客户,具有极大的适用性。产品不是免费软件,也不是开放源码的软件,因此,不能免费使用,需要清楚的阐明μC/OS-II和系列的软件不是开放源码的免费软件,这是和Linux完全不一样的。 开发和研究者可以通过购买Micrium公司的Jean先生的μC/OS-II的书籍,而得到μC/OS-II源代码,但是仅可以作为个人和学校学习使用,所有和μC/OS-II直接和间接相关的商业目的行为,必须购买使用μC/OS-II及系列产品的商业授权,包括芯片/单板/系统厂家的任何参考设计,教学设备和最终的产品,如果没有得到Micrium公司Jean先生签字的合法授权都是不合法的使用, 这在μC/OS-II的书籍Micrium公司(www.micrium.com)和中国代理商-北京麦克泰软件公司网站(www.bmrtech.com)上面中有明确规定。 Micrium公司其它软件如μC/GUI,μC/FS,μC/TCP-IP,μC/USB 等的销售模式与μC/OS-II不同,如果没有购买使用授权,完全不可以拥有该源代码,也不能将源代码用于产品的设计,培训,教学和生产。 μC/OS-II, μC/GUI,μC/FS,μC/TCP-IP,μC/USB 等授权方式有:单个产品、产品线(系列)、按照CPU 划分的产品三种形式,μC/OS-KA,μC/OS-VIEW 等工具是按照使用人的数目收取费用的,相对起传统的RTOS 动辄2-3万美圆的开发费用和每块单板的使用费(根据数量从数百到几个美圆),μC/OS-II及系列产品是采用一次性的收费方式,应该只是大约相当于传统RTOS 的10-20% 的总体费用。 如果您正在将μC/OS-II系列软件用于您的产品,您需要购买并获得正式使用授权。 北京麦克泰软件技术有限公司

    时间:2005-01-29 关键词: 操作系统 嵌入式 方法 移植 平台 技巧 电源技术解析 一般 进行 实时

  • 嵌入式Java运行平台数据库引擎的应用研究

    摘要:介绍某嵌入式Java运行平台的总体框架;在此基础上,详细讨论为该平台开发的数据库(DB)引擎组件的框架和结构组成,描述该组件实现的SQL子集和数据表达方式以及逻辑算法的设计思路;提出该组件今后的改进设想。     关键词:数据库引擎 Java 嵌入式系统 引言 随着嵌入式系统CPU硬件从8位到32位的发展,嵌入式系统软件的开发环境也得到迅猛的发展,编程语言从10多年以前的汇编为主流发展到现在C、C++、Java为主流。另外,面向对象设计技术、组件技术等在嵌入式系统软件设计中的应用也日益引起人们的重视。 在嵌入式系统软件开发领域,Java是一门较新的异军突起的编程语言。其优点是语言本身简洁优美,完全按照面向对象思想设计,并且语言引入许多较为先进的特性,如多线程、自动内存管理和垃圾回收,非常适合于大规模复杂软件系统的开发。其不足点是与硬件结合不够紧密,同时代码运行速度较慢。此外,对于内存的使用,程序难于管理和控制。 由于采用Java编程具有如上所述的众多优点,越来越多的嵌入式系统采用Java技术来构造软件系统。本文在介绍基于日本某自动售货机产品的控制板的Java运行平台基础上,详细讨论笔者为其平台开发的DB引擎的组成和设计思路。1 Java运行环境平台 图1所示为Java运行环境的总体框架示意图。本系统为克服Java的解释执行机制所引起的执行速度慢的问题,在硬件上采用了Sun公司开发的Pico Java芯片。它能够直接执行Java的二进制代码,使Java的执行速度提高一个数量级以上。在硬件层的上面是OS层,本系统采用的是ITRON(日本东京大学坂村键教授设计的一种嵌入式操作系统,虽然在日本以外的市场影响不大,但在日本本地市场,占有率达90%以上)。由于ITRON规格制定得比较早,并且为兼顾低端嵌入式应用的场合,ITRON总体上功能比较简单,并未把诸如TCP/IP、文件系统等内容包含在其里面,因此与嵌入式Linux等不一样的是,TCP/IP、文件系统是以独立的组件形式存在的。在OS层的上面是JVM层。与其它一般Java虚拟机不同的是,本系统的Java执行代码不需要由JVM解释执行,而是由CPU硬件直接执行。在JVM的上层是自动售货机的基础平台类库和公共组件层。本文介绍的DB引擎组件正是处于这一层。该层的上面是应用程序层,用于实现自动售货机的各种控制、管理机能。 2 嵌入式系统DB引擎 2.1 DB引擎组件的引入 众所周知,在台式机领域,DB是一个十分关键的基础软件。以往嵌入式系统的软件可能更侧重于与硬件的交互与控制,但随着对嵌入式系统功能需求的日益复杂化,嵌入式系统软件中,信息、数据的保存与管理的比重也日益增加。在这样的背景下,嵌入式系统软件开发中,通过引入DB组件,对实现软件整体框架结构的组件化与简单化,有着十分明显而重要的意义。 2.2 DB引擎组件的总体框架 如图2所示,将整个DB组件设计为3层结构,分别为JDBC接口层、SQL解释层和动作执行层。这3层之间呈单向依赖关系。也就是说,SQL解释层依赖于动作执行层,但动作执行层不依赖于其上面的两层,可以单独存在而直接被使用。如果用户以使用方便为主要目的,可采用完全配置方式,应用程序通过JDBC接口层存取数据。反之,如果用户对空间和效率要求较高,可仅配置动作执行层组件,应用程序直接调用动作执行层的API进行数据的检过和更新等操作。 (1)JDBC接口层 如前文所述是可选组件,旨在为应用程序提供一个标准的DB调用接口。 (2)SQL解释层 本DB组件实现的SQL解释层,只实现了标准SQL的一个小子集,主要完成select、delete、insert、update、create table、drop table等功能。其中数据操作语句(select、delete、insert、update)的解释要点之一是where条件子句的解释执行,类似于数学表达式求值算法。本文采用简单直观的“算符优先法”。该算法使用两个工作栈,一个称作OPTR栈,用以寄存运算符;另一个称作OPND栈,用以寄存操作数或运算结果。算法的基本思想是: ①首先置操作数栈为空,表达式起始符“#”为运算栈的栈底元素; ②依此读入表达式中每个Token。若是操作数,则进OPND栈adk是运算符,则和OPTR栈的栈顶运算符比较优先权后作相应操作,直至整个表达式求值完毕(即OPTR栈的栈顶元素和当前读入的Token均为“#”。 本文实现的SQL子集描述如下: 预定义 <DataConst>:=<QUOTE><日期><QUOTE> <StrConst>:=<QUOTE><SQL转义文字><QUOTE> <Const>:=<field>[,<field>[,<field>[…]]] <valuelist>:=<Const>[,<Const>[…] ]] <compare>:= =│==│!=│<>│>│>=│<│<= <setlist>:=<setitem>[,<setitem>[,<setitem>[…]]] <统计函数名>:=MIN│MAX│COUNT│SUM <统计函数>:=<统计函数>(<field>) <统计list>:=<统计函数>,[,<统计函数>[,<统计函数>[…]]] <数据类型>:=INT│UNMBER│CHAR│DATE <Where文> :=文递归定义式 <Where文>:=(<Where>) <Where文>:=NOT<Where文> <Where文>:=<Where文>OR<Where文> <Where文>:=<Where文>AND<Where文> SQL文定义式 ①SELECT*|<fieldlist>FROM<table>[WHERE<Where文>][ORDER BY<field>[ASC|DESC]] ②SELECT<统计list>FROM<table>[WHERE<Where文>] ③UPDATE<table>SET<setlist>[WHERE<Where文>] ④INSERT INTO<table>[(<fieldlist>)]VALUES(<valuelist>) ⑤DELETE FROM<table>[WHERE<Where文>] ⑥CREATE TABLE<table>(<field><数据类型>[,<field><数据类型>[,<field><数据类型>[…]]]) ⑦DROP TABLE<table> 注:|表示多选个,<>表示某定义项目,[]表示可选项目,…代表循环省略表示。 (3)动作执行层 动作执行层是整个DB组件的核心和关键,因为所有的DB操作最终都由该层完成,同时用户也可以跳过上面的两层,直接调用该层的API,以实现相同的数据操作功能。下面介绍其主要设计要点和思路。 2.3 数据的表达与存储 由于嵌入式系统的资源十分有限,不能引入复杂的算法和数据存储格式,同时由于Java对二进制数据的处理十分不便,本文最终采用CSV格式来保存表数据。其要点是: ①各字段数据之间采用「,」分开; ②如果字段数据本身包含有「,」,则将整个字段数据用引号「」括起来; ③如果字段数据本身包含有引号「”」,则将引号「”」改写为两个重叠的引号「””」,依次类推。其次,每个记录占文本文件的个行,每一个数据表与一个物理数据文件一一对应。 采用这种方式处理的优点是: ①全部数据都是采用字符串保存,Java处理起来十分方便; ②对不定长字段的保存处理与定长字段处理统一,不需要额外的附加处理,而且存储效率高; ③对多字节文字的处理程序不需要额外的编码转换处理,由JVM平台本身的功能可以自动完成。 当然,采用这种处理方式也存在其不足之处: ①由于在数据文件中,每条记录的长度不定,数据即使局部更新,也必须重写整个文件; ②由于同样原因,单条记录的检索难于直接定位,而必须读入整个数据文件。 为弥补由此产生的性能下降,本文采用数据Cache加以克服。也就是说,尽可能将数据缓存在内存中,通过减少对物理文件的读写操作来提高数据的性能。 2.4 多线程数据存取的同步与互斥 在Java虚拟机环境下,没有多进程的概念,但对于多任务的处理提供了多线程的手段。本DB引擎组件是公共组件,供上层多个应用程序组件共同使用。由于上层的每个应用程序组件本身由一个或数个线程来执行,因此,DB引擎组件必须考虑多个线程同时存取某个数据时可能引起的冲突问题。对于该问题的解决办法,一般是采用DB锁定的方法。关于DB锁定,进一步细分的话,可区分为读锁和写锁;根据锁定粒度的粗细可分为按表锁、按Page锁、按记录锁等,不一而足。 为设计和实现的简单起见,本DB引擎组件提供按表锁定的方式,同时不区分读写锁之间的区别。这样,大大简化了SQL语句的分析和处理过程,并且可以直接把锁定操作与表的open操作相关联,锁解除与表的close操作相关联。实现时,对应表对象Table的每一个实例,设置一个field变量,用于保存锁定状态,再利用Java语言提供的synchronized手段同,可以较为方便地实现数据表的锁定功能。代表示例如下: //表锁定。为了避免死锁,有超时判断逻辑 synchronized void lock()throws DBError{ long t2,t1; t1=System.currentTimeMillis(); //由于可能出现在wait语句被唤醒而却得不到表锁的情况,为提高超时逻辑判断精度,采用循环 while(isLocked){ try{ wait(DBError.TIMEOUT/10); }catch(Exception e){e.printStackTrace();} //超时判断 t2=System.currentTimeMillis(); if(t2-t1>DBError.TIMEOUT)break; } //发生超时退出循环情况,抛出例外 if(isLocked){ throw new DBError(DBError.TIMEOUT_ERR,name); } //设定锁定标志 isLocked=true; } //表打开操作 //参数ro只读打开标志 void open(Boolean ro)throws DBError{ lock(); readOnly=ro; //表数据读入 load(); } //表关闭操作(同时释放锁) public synchronized void close() throws DBError{ if(isLocked==false)return; //关闭前,保存数据 if(isDirty)save(); if(isUnload)unload(); //释放锁,通知其它等待线程 isLocked=false; notify(); }图3 DB引擎组件主要类的关系    2.5 DB组件实现的结构设计 图3所示为DB引擎组件的主要类之间的关系。其中,Database为数据库类,用于描述和管理整个数据库对象Table为数据表类,用于描述和管理表对象;TableData用于描述和管理保存表数据的物理介质(文件);Field为字段类,用于描述和管理字段类型信息;Record为记录类,描述一条数据记录。为简化处理,本组件将Database类设计为singleton模式,即本组件只能创建一个Database实例。这对于嵌入式系统来说,大部分场合已经足够。与数据库的一般物理概念相对应,1个Database实例包含n个Table实例,1个Table实例包含n个Field实例。同时,1个Table实例包含1个TableData实例,1个TableData实例包含n个Record实例。 Connection类用于管理用户访问数据库的会话(Session)过程。对应一个用户的一次会话过程,生成一个Connection实例。Connection类对象保存着当前Session打开的Table列表,当用户提交执行某SQL语句而需要锁定某个Table时,系统首先检查该表是否已经在当前Session已打开的Table列表中。如果已经被打开,则不需要进行重复的锁定操作,直接反回对应的Table对象实例。反之,如果尚未包含在打开的Table列表中,表明当前Session尚未打开和锁定该表,必须执行该表的打开和锁定操作(如果该表已被其它Session打开,则必须等待到其它Session翻放该表为止)。 本DB组件还支持commit与rollback事务处理。能够在如此微小的DB组件实现事务处理,主要得益于上述的Session管理框架。在Table类commit与rollback处理基础上,当一个Session执行commit或rollback操作时,对包含在打开列表中的每个Table实例,调用执行相应的commit或rollback处理即可。 3 结语与展望 本DB组件已实际运行了大约两年时间。这期间除了对该组件进行一些功能追加以外,主体框架上基本保持不变,从而在一定程序上表明了该设计框架的可行性和合理性。该组件编译以后,class文件形成的jar包大小约为68KB,短小精度悍,便于使用。当然,该DB组件目前仍然存在一些不足:首先,较为关键的一点是速度问题。一直以来,Java的执行速度问题就是受批语的缺点所在,因此采用它实现自然也避免不了这人瓶颈。今后改进的思路之一是,将其中Java处理效率不高的部分移出Java,采用C实现;二者通过JNI手段加以连接,以提高总体的运行速度。第二点需要改进的地方是表锁定的粒度问题。由于目前只能整个表进行锁定,并且不区分读锁定与写锁定,因此粒度较粗。虽然这样实现起来较为简单,但在多任务处理环境中可能增加不必要的时间等待。最后,JDBC接口的实现目前还不完全,需要加以完善。

    时间:2004-12-09 关键词: 运行 嵌入式 数据库 引擎 平台 电源技术解析 应用 研究 java

  • 基于Nios平台的光信号采集片上系统设计

       摘要:介绍基于Altera Excalibur平台的光信号采集片上系统的设计,详细地分析片上系统各个组成部分的工作原理。作为一个新型的测量系统,它具有灵活、稳定、高效率等特点。     关键词:片上系统 光纤光栅 光信号采集 Nios 引言 一项很有发展前景的新技术-纤维光学及光纤光栅(FBG,Fiber Bragg Grating)技术,已经被应用于温度及形变在线测量中。FBG传感器的特征就是具有良好的稳定性、可靠性。除此之外,它还具有基于光纤传感器的一些共有优点,如对电磁的不敏感性、尺寸小、传感器和数据获取装置之间距离可以很远;因而能克服传统的温度和形变传感器(如热电偶和形变测量器)的很多缺点,如重量、硬度方面的缺陷以及对环境变化干扰的抵抗能力差等。    本文主要介绍对FBG传感器信号的快速获取方法,重点介绍基于FPGA的Altera公司的Excalibur开发板,设计一个片上嵌入式测量系统,用它来获取光信号。与目前具有同样功能的其它测量系统相比,它具有灵活、稳定、易维护、高效率等优点。本测量系统的硬件开发包括,使用Altera Excalibur开发板配置生成一个嵌有Nios处理器的“片上”测量系统,以及使用CCD和高速ADC设计光电信号的转换和采集电路;软件开发包括,在Apex EP20K FPGA中时序信号的Verilog实现,使用C语言对光电信号的获取。 1 系统结构 测量系统由以下几部分组成:光学系统、放置被测物体内的光纤光栅(FBG)和信号采集处理部分。其中的光学系统包括光源和分光仪,使用高亮度的激光发生器作为光源,用于产生入射被测物体内的光纤的光波。它的功率大于1mW,光频谱位于808~858nm,入射后其中某一波长的光波被光栅反射回来,并进入分光仪。分光仪是由若干面反射镜和全息光栅组成,主要作用是对光波进行光学处理后,使光波能够准确投射在CCD上,将光信号转换成电信号,便于信号的采集和处理。系统中信号采集处理部分是由CCD线列传感器ADC转换器以及Altera ExCalibur开发板组成。它的作用是将投射在CCD上的光信号先变为模拟电信号,而后通过ADC将信号再转换成数字量信号,然后通过Altera's Excalibur开发板上的片上Nios嵌入式系统,对这些数字量信号进行采集和处理,得到相应的温度值和应变值,以便完成整个测量过程。系统框架示意图如图1所示。 2 光纤光栅(FBG)传感器工作原理 光纤光栅(FBG)传感器是光纤传感器的一种。它不仅可以用于静态信号,还可以用于动态信号的采集,例如温度、形变和压力等。 以下结合图2介绍光纤光栅(FBG)的工作原理。 光纤光栅(FBG)传感器的工作原理就是用某一波长的光信号来表示我们希望采集的物理量。光纤中的光栅可以被看作是一个“滤波器”。根据光栅本身的物理特性,进入光纤的光波的某一波长部分被光栅反射回来,这一波长的光波就被从入身的光波中“滤除”了。这样,我们希望采集的物理量就被“调制”成了这一波长的光信号。图3 缓冲接口电路    假设光栅的反射系数为neff,光栅之间的几何距离为dB,通过以下公式得出被反射回的光波的波长λB=2×neff×dB。机械应力将改变光栅之间的几何距离,而温度的变化将改变光栅的反射系数。可以试想,在已知温度T0和已知压力ε0条件下,反射波长为λB0,那么,可以通过检测未知温度T1和未知应力ε1所对应反射波长λ1与λB0之间的波长偏移,来计算得到此刻的温度T1和应力ε1,计算公式如下: 其中光栅的相关常系数c1、c2,由光栅的校准过程所决定。 应力ε1=(λ1-λB0)/[(1-Peff)]×λB0 其中光栅常系数的Peff是光栅光塑常系数。 3 CCD图像传感器的选择 为了方便系统对FBG输出的光信号进行处理,必须将其转换成电信号,我们采用光电信号转换器未完成这方面的工作。在本系统中,因为发光源的波谱范围是808~858nm,所以我们选用了波谱范围为200~1100nm的2048个像素的灰度线列CCD图像传感器ILX511B。 CCD将光信号转换成模拟电信号,每个像素产生一个模拟电信号,这样CCD每次进行光电转换就产生2048个模拟电信号;同时,它将这2048个像素位置串行地“封装”成一个有效数据字段,可以在外加时钟同步信号(CLK)和芯片使读端(ROG)作用下,从CCD中读出数据。外加的同步时钟信号由2087个时钟脉冲组成,在每个时钟脉冲作用下,一个数据位被读出。这2087个数据位由以下几部分组成:首部伪数据字段(33个数据位)、有效数据字段(2048个数据位)、尾部伪数据字段(6个数据位)。需要注意的是,为了提高电磁兼容性,CCD的工作方式应该选择为采样一保持方式;同时,CCD在上电后处于内部电路初始化阶段,为了避免得到错误的数据,最初22 500个时钟脉冲用于初始化CCD,不要在此阶段读出数据。 4 ADC接口设计与Altera Nios平台 4.1 ADC接口设计 经过CCD传感器转换输出的模拟量,必须通过ADC转换器转换成数字信号,这样系统才可以处理这些信号。因为CCD的动态范围是48.5dB,根据公式 ADC精度≥动态范围(dB)/20×log2 可以计算得到ADC精度≥8.06,所以选择ADC的精度必须是9位或9位以上的;同时,根据以下公式计算ADC的速度: fs=1×2MHz(CCD的最大时钟频率)=2MHz(采样和保持方式)。 通过上述计算和分析,得到所需ADC的两个主要特性指标,即精度至少要9位,采样的速率必须至少2Msps。 现在,有很多ADC转换器可以应用于CCD图像处理。在综合考虑了诸多因素后,我们选择Linear的串行ADCLTC1402。 在设计ADC接口电路时,要注意以下一些问题。首先,由于LTC1402内部输入信号的“保持-采样”电路的速率达到80MHz,所以,外部的噪声和干扰都可以通过LTC1402的输入端对A/D转换产生影响。根据LTC1402数据手册的要求,我们解决的方法是,在LTC1402的输入端加上一阶的滤波电路,将输入信号的频率限制在一定的范围内。其次,CCD的输出对于外界的阻抗变化比较敏感,如果将ADC的输入端与CCD的输出直接相连,则CCD的负载可能随ADC输入端内部阻抗的变化而变化。基于以上两点考虑,我们在CCD和ADC之间设计了缓冲电路,用于阻抗匹配和滤波。缓冲接口电路如图3所示。 由图3可计算ADC的输入最高频率: fg=1/[(2×π×R5×C3)]=10.3MHz。 4.2 Altera Nios平台 在细致分析系统的特点后,我们决定选择专门针对SOPC应用的Altera Excalibur开发套件。开发套件包括以下部分: *Nios处理器以及外围接口; *Quartus II开发软件; *GNDUro编译器; *基于APEX EP20K200E FPGA的开发板; *相关的开发例程。图5 时钟和控制信号发生器的仿真时序    我们使用集成在QuartusII中的SOPC Builder工具来配置生成片上系统。SOPC Builder是一个功能强大的基于图形界面的片上系统的定义和定制工具,可以在短时间内完成用户定制的SOPC设计。根据应用的需要,从SOPC Builder库中选择IP模块、存储器、外围接口和处理器,并且配置生成一个高集成度的SOPC系统,因而选取以下一些模块组成片上系统:Nios 32bit CPU、Boot Monitor ROM、Communication UART、debugging UART、Timer、Button PIO、User PIO、LCD PIO、LED PIO、DMA、SPI、Seven Segment PIO、External RAM Bus(Avalon TriState Bridge)、External RAM Interface、External Flash Interface。 同时,SOPC Builder自动产生一些必需的仲裁逻辑来协调系统中以上各个部件的工作,我们将系统的工作频率设为33MHz。定制完片上系统的硬件后,SOPC Builder还为编写操作这些片上硬件的软件代码提供了一个软件开发环境,这个软件环境包括语言头文件、外围接口的驱动以及实时操作系统的内核,极大地方便了软件的开发。 5 系统实现 以下分两部分来分析和介绍:①在ApexEP20K FPGA中,使用Verilog编写时钟和控制信号发生器用于驱动CCD和ADC,并且协调两者的工作;②使用C语言编写程序,通过SOPC Builder配置的SPI接口读取ADC输出的数据。 5.1 时钟和控制信号发生器 使用Verilog编写时钟和控制信号发生器,用于产生驱动CCD和ADC的时钟和控制信号。时钟发生器的工作原理是:使用频率为33MHz的系统时钟,作为时钟发生器的输入和同步售,用于产生所需的CCD和ADC驱动的时钟和控制信号。根据系统的要求和CCD以及ADC芯片特性,将产生的CCD时钟频率设为1MHz;同时把ADC的时钟频率设为33MHz。在时钟发生器中,还需对产生CCD和ADC两个高速设备的时钟和控制信号进行匹配,使得两者能够正常地工作。 现在详细地分析这两个高速设备如何完成时序的匹配。由于系统中的CCD和ADC都是依靠外加时钟同步的高速设备,因此,这两个设备之间的时序的匹配对于能否获取正确有效的数据来说至关重要。为了使两个设备协同工作,首先要分析每个设备所需的外加时钟和控制两个外加信号,分别是CCD_ROG和CCD_CLK。CCD_ROG信号使得CCD的输出数据有效,也就是每次从CCD读取数据时,都要先给CCD_ROG一个低电平,将CCD置光电转换后的数据一位位地输出。ADC进行模数转换也需要两个外加信号,分别是ADC_CONV和ADC_CLK。ADC_CONV信号使ADC芯片开始进行模数转换,每次进行转换前都要给ADC_CONV一个高电平;同时,转换过程和转换后的结果输出在ADC_CLK信号的同步完成。 由于需要先从CCD光电转换器读出模拟数据,所以,要通过CCD_ROG给CCD一个长度为t1(t1=4000ns)的低电平。在CCD_ROG重新变为高电平后,CCD就在CCD_CLK信号的同步下输出数据了,在每个CCD_CLK作用下输出一个模拟量数据。CCD每次输出的2087个模拟量分别由33个首部伪数据字段、2048个有效数据和6个尾部伪数据字段组成。其中的2048个有效数据和首部伪数据字段的后20个数据就是我们希望得到的,所以从第14个数据到第2081个数据中的每个模拟量,都通过ADC_CONV(ADC_CONV的高电平宽度为4ns),给出一个高电平启动ADC;同时,在ADC_CLK的作用下,完成模数转换过程和数字量输出。图4、图5是时钟和控制信号发生器的程序流程和仿真时序图。    5.2 SPI接口的编程 ADC将模拟信号转换成数字信号后,Nios通过SPI接口读入这些信号并进行相应的处理。我们通过Quartus II中的SOPC Builder为Nios核配置SPI接口。在我们的系统中,将SPI配置为从设备。软件通过访问存储器中映射的5个16位的寄存器来控制和读写SPI接口。读入的数据通过MOSI引脚逐位进入移位寄存器。通过移位寄存器的移位和缓冲后,一帧数据进入寄存器rxdata,同时将状态寄存器的rrdy位置1,通过访问rxdata就得到一帧数据。数据被读取后,rrdy位自动置回0。如果前一帧数据还未从rxdata读取,后一帧数据就会将原数据覆盖,造成错误,同时将状态寄存器的ROE(Read Overwrite Error)位置成1。SPI接口共有4个引脚,分别是MISO(Master Input Slave Output)、MOSI(Master Output Slave Input)、SCLK(同步时钟)和SS_n。当SS_n为低电平时,从设备可以在SCLK同步作用下读入数据。系统中的SPI接口是从设备,所以只使用MOSI、SCLK和SS_n三根引脚。图6是Nios中SPI与ADC的接口示意图。 从ADS的芯片特性可知,当ADC_CONV在一个高电平的作用下,ADC开始进行模数转换。ADC_CONV回复到电平后,因为SS_n和ADC_CONV连在一起,所以Nios中的SPI就处于可以读入数据的状态了;同时,在ADC_SCK的作用下ADC输出数据,而SPI也在相同的时钟SCLK的作用下,通过MOSI读入数据。为了能够准确得到数据,还要将SPI寄存器rxdata的位数设为13位。软件中,我们将通过等待SPI寄存器的rrdy位的置位,来读取rxdata中的数据,与此同时寄存器中roe的状态决定此帧数据的读取过程中是否存在数据溢出现象。以下是相关的读取数据的软件代码。 do{ //读一行CCD数据 for(i=0;i<2069;i++){ //等待,直到准备好 while(spi->np_spistatus&np_spistatus_rrdy_mask)==0) ; //从SPI数据寄存器读数据 c[i]=spi->np_spirxdata; } //读覆盖状态 b=spi->np_spistatus&np_spistatus_roe_mask; }while(b==8); 结论 本系统经过仿真测试,其功能达到了设计要求,并用HP逻辑分析仪验证了系统功能。

    时间:2004-12-05 关键词: 系统 信号 平台 采集 电源技术解析 基于 设计 NIOS

  • 按平台模式设计的虚拟I2C总线软件包VIIC

    摘要:VIIC是主方式下的虚拟I2C总线软件包,用于80C51系列单片机的单主系统中。只需两根普通I/O口线就可随时扩展I2C总线外围器件。将VIIC1.0装入程序存储器中,对其中的符号单元赋值后,使用三条通用操作命令就可实现任何I2C总线外围器件的应用程序设计。本文以VIIC为例,介绍应用软件形式的广义平台设计方法,给出VIIC1.0程序文本。按照这一思路,也可移植到其他系列的嵌入式系统中。     关键词:平台模式虚拟I2C总线VIIC应用程序设计 一、I2C总线及其虚拟应用 1. I2C总线应用呼唤平台模式 目前,单片机应用系统的外围扩展已从并行方式为主过渡到以串行方式为主的时代。许多新型外围器件都带有串行扩展接口。通常的串行扩展接口和串行扩展总线有UART的移位寄存器方式、MOTOROLA公司的SPI、NS公司的Microwire、Dallas公司的1Wire和Philips公司的I2C总线等。其中,I2C总线提供了较完善的总线协议、最简单的串行连接方式,并提供了总线操作的状态处理软件包,因而得到了广泛的应用。但厂家并未提供完善的平台模式应用软件包。因此,用户在扩展I2C总线外围器件时,还要在了解I2C总线协议、操作原理的基础上,采用直接方式进行I2C总线外围器件的应用程序设计。迄今为止,许多期刊的文章中还是以这种方式来介绍I2C总线的扩展应用。由于I2C总线协议的复杂性和操作管理的特殊性,从I2C总线结构原理到I2C总线应用的直接设计方式难度较大,使I2C总线推广应用较慢。因此,迫切呼唤推出I2C总线的应用软件平台,使人们不必了解I2C总线就能设计I2C总线应用程序。 2. 广泛使用的主工作方式 I2C总线是1个十分完善的多主系统总线,总线上可以挂接多个MCU,因此有4种工作方式,即主发送、主接收、从发送、从接收。但实际的单片机应用系统绝大多数都是单个MCU系统,只用到I2C总线的主方式,即主发送与主接收。 3. 虚拟I2C总线的广泛需求 目前,有许多外围器件带有I2C总线接口,然而,带有I2C总线接口的MCU只有少数厂家的个别型号,致使I2C总线难以推广。因此,人们便使用MCU通用的I/O口来虚拟I2C总线接口。早期东芝公司在彩电中就在自己的MCU中虚拟I2C总线接口,实现I2C总线外围器件扩展的虚拟应用。 采用虚拟I2C总线后,任何1个厂家的单片机都可以无障碍地使用I2C总线外围器件。同样,虚拟I2C总线的应用也呼唤平台模式。 二、VIIC1.0软件包设计 VIIC1.0是物化形式为软件包文档的广义平台,适合在80C51单片机系列单主系统中应用。 按照广义平台设计内容,VIIC有最佳包容性设计、后归一化设计、前归一化设计、物化设计和应用界面设计。 1.最佳包容性设计 最佳包容性设计是广义平台适用范围的最佳选择性设计。完整的I2C总线有4种操作方式,并且有指定的端口,有地址寄存器(S1ADR)来设定MCU的地址。在VIIC的包容性设计中规定为主方式下的通用I/O口虚拟。规定为主方式后,避免了多主方式下极大难度的总线冲突仲裁处理程序设计,又保证了能满足绝大多数I2C总线扩展应用。采用通用I/O口的虚拟,使用户可随意规定虚拟I2C总线端口,扩大了虚拟I2C总线应用的灵活性。 2.后归一化设计 后归一化设计是确定应用范围的相关设计。VIIC的后归一化设计有: (1) 应用范围指定为带I2C总线的外围器件扩展; (2) 所有I2C总线外围器件的操作方式归一化为外围器件N个字节的读写操作; (3) 总线节点通信方式归一化为SLAW/SLAR节点寻址后的点对点的读写操作。 3.前归一化设计 前归一化设计是从I2C总线协议原理、操作方式、时序规则出发,实现后归一要求的设计。VIIC的前归一化设计有: (1) 时序的指令模拟即模拟I2C总线操作时序。I2C总线操作的典型时序信号有起始位(STAR)、停止位(STOP)、发送应答位(MACK)、发送非应答位(MNACK)。 (2) 数据传送操作虚拟即模拟I2C数据传送过程。例如,应答位检查(CACK)、发送1个字节数据(WRBYT)、接收1个字节数据(RDBYT)。 (3) 外围器件读写操作虚拟。要求虚拟1个I2C总线读写操作过程(RDNBYT、WRNBYT)。 4.VIIC1.0的结构设计 (1) VIIC1.0的组成。 根据归一化设计,主方式下虚拟I2C总线由下列9个子程序组成: · 时序模拟子程序STAR,STOP,MACK,MNACK; · 操作模拟子程序CACK,WRBYT,RDBYT; · 数据读写子程序RDNBYT,WRNBYT。 由于篇幅所限,本文中省略了VIIC1.0软件包中这9个子程序的虚拟设计方法。需要详细了解的读者可参看文尾参考资料2中7.3节“I2C总线的串行扩展技术”的有关部分。 (2) 软件包的出口界面 软件包VIIC实现非介入性操作,出口界面是软件包应用时惟一的触及面。VIIC1.0中的出口界面为数据读写子程序 RDNBYT/WRNBYT。 (3) 软件包的符号单元 VIIC中的符号标记有发送数据缓冲区MTD、接收数据缓冲区MRD、传送字节数存放单元NUMBYT以及寻址字节SLAW/SLAR存放单元SLA。这些符号单元都采用了标准I2C总线状态处理软件包中规定的字符标记。 5.应用界面设计 VIIC1.0软件包规定了读写子程序RDNBYT/WRNBYT的惟一出口界面,因此RDNBYT/WRNBYT的调用操作命令,以及满足调用操作的初始化操作的三条命令为VIIC的应用界面,即: MOV SLA,#SLAR/SLAW ;总线上节点寻址并确定传送方向 MOV NUMBYT,#N ;确定传送字节数N LCALL RDNBYT/WRNBYT ;读/写操作调用 三、VIIC1.0软件包清单 VIIC1.0软件包清单如下。 ①STAR:SETB VSDA;启动I2C总线 SETB VSCL NOP NOP CLR VSDA NOP NOP CLR VSCL RET ②STOP: CLR VSDA ;停止I2C总线数据传送 SETB VSCL NOP NOP SETB VSDA NOP NOP CLR VSDA CLR VSCL RET ③MACK: CLR VSDA ;发送应答位 SETB VSCL NOP NOP CLR VSCL SETB VSDA RET ④MNACK: SETB VSDA ;发送非应答位 SETB VSCL NOP NOP CLR VSCL CLR VSDA RET ⑤CACK: SETB VSDA ;应答位检查 SETB VSCL CLR F0 MOV C,VSDA JNC CEND SETB F0 CEND: CLR VSCL RET ⑥WRBYT: MOV R0,#08H ;向VSDA线上发送1个数 ;据字节 WLP: RLC A JC WR1 AJMP WR0 WLP1: DJNZ R0,WLP RET WR1: SETB VSDA SETB VSCL NOP NOP CLR VSCL CLR VSDA AJMP WLP1 WR0: CLR VSDA SETB VSCL NOP NOP CLR VSCL AJMP WLP1 ⑦RDBYT: MOV R0,#08H ;从VSDA线上读取1个数 ;据字节 RLP: SETB VSDA SETB VSCL MOV C,VSDA MOV A,R2 RLC A MOV R2,A CLR VSCL DJNZ R0,RLP RET ⑧WRNBYT: MOV R3,NUMBYT ;虚拟I2C总线发送N个 ;字节数据 LCALL STA MOV A,SLA LCALL WRBYT LCALL CACK JB F0,WRNBYT MOV R1,#MTD WRDA: MOV A,@R1 LCALL WRBYT LCALL CACK JB F0,WRNBYT INC R1 DJNZ R3,WRDA LCALL STOP RET ⑨RDNBYT: MOV R3, NUMBYT ;模拟I2C总线接收n个 ;字节数据 LCALL STA MOV A,SLA LCALL WRBYT LCALL CACK JB F0,RDNBTY RDN: MOV R1,#MRD RDN1: LCALL RDBYT MOV @R1,A DJNZ R3,ACK LCALL MNACK LCALL STOP RET ACK: LCALL MACK INC R1 SJMP RDN1 四、VIIC1.0应用指南 1.适用范围 VIIC1.0适用于80C51系列单主系统中I2C总线外围器件扩展的应用程序设计。由于时序模拟基于6MHz时钟设计,在高速时钟下,可适当增加时序模拟子程序中的空操作指令。 2. 资源占用 VIIC使用了R0,R1,R2,R3,F0,C等资源。 3.符号单元 PVIIC中有许多符号标记,这些符号标记有: VSDA 虚拟I2C总线数据线; VSCL虚拟I2C总线时钟线; SLA寻址字节存放单元; NUMBYT传送字节数存放单元; MTD发送数据缓冲区; MRD接收数据缓冲区。 4.归一化操作命令 不论总线上扩展什么外围器件,都只须使用以下三条指令: MOV SLA,#SLAW/SLAR MOVNUMBYT,#N LCALLWRNBYT/RDNBYT 5.VIIC的装载 由于WRNBYT/RDNBYT都使用长调用命令LCALL,故VIIC1.0可放在程序存储器的任意空间。 图1 6.通用的应用界面 VIIC1.0的应用界面如图1所示。与VIIC1.0有关的只是3条归一化操作命令;与硬件电路相关的是器件地址与引脚地址构成的寻址字节和由器件规定的数据操作格式。五、VIIC1.0应用示例 在本文参考文献2中给出了一些基于VIIC软件包的外围串行扩展应用实例。现就带I2C总线接口LED显示驱动器SAA1064扩展8位LED显示电路来示范VIIC1.0的应用。 1.硬件电路与寻址字节 用2片SAA1064扩展的8位LED显示电路如图2(b)所示,图2(a)为SAA的引脚排列图。设80C51用P1.1/P1.0来虚拟SDA/SCL口线。两片SAA1064的ADR引脚分别接地和VCC。SAA1064(1)、(2)的器件地址为0111,引脚地址为000和111,因此它们的寻址字节SLAW/SLAR分别为70H/71H和76H/77H。 2.显示原理与数据操作格式 在I2C总线外围器件的数据手册中,都给出了实现器件功能的数据操作格式,以及实现功能的控制命令与寄存器的管理模式。 (1) SAA1064的数据操作格式 80C51只须对SAA1064进行写操作,便实现了LED的显示驱动控制。SAA1064的写数据操作格式如下: S SLAW A SUBADR A COM A data1 A data2 A data3 A data A P 只须对SAA1064中首地址为SUBADR的5个寄存器单元中依次写入控制命令COM和4个LED共阴极段码datal~data4,SAA1064的SUBADR=00H。 控制命令COM格式及位功能规定如下: D7                                                                     D0 —— C6 C5 C4 C3 C2 C1 C0 C0   静、动态显示选择。C0=1,动态显示。 C1  显示位1,3暗亮选择。C1=1,选择亮。 C2  显示位2,4暗亮选择。C2=1,选择亮。 C3  测试位。C3=1,所有段点亮。 C4,C5,C6  驱动电流控制位。C4,C5,C6为 “1”时,驱动电流分别为3mA,6mA,12mA;皆为1时输出驱动电流最大,达21mA。 3.应用程序设计 按下列步骤完成图2(b)的8位LED显示程序设计。     (1) 将VIIC1.0装入程序存储器中。 (2) 根据硬件电路及资源分配,将VIIC1.0中的符号单元赋值如下: VSDA EQU P1.1 ;用P1.1虚拟SDA VSCL EQU P1.0 ;用P1.0虚拟SCL SLA EQU 50H ;50H为寻址字节存放单元 NUMBYT EQU 51H ;51H为传送字节数据存放单元 MTD EQU 30H ;30H为发送缓冲区首地址 (3) 8位LED显示子程序设计 这里介绍1个在图2(b)LED显示器上显示“bUAA0706”固定字符的子程序。 根据SAA1064的数据操作格式,点亮4个LED只须依首地址SUBADR顺序送入控制命令COM和4个LED共阴极段选码data1~data4。 设LED驱动电流为18 mA(C6,C5为高电平;C4为低电平)动态显示要求(C2,C1,C0为高电平)故COM=67H。SAA1064(1)显示“0706”的段码依次是7DH,3FH,07H,3FH;SAA1064(2)显示“bUAA”的段码依次为77H,77H,3EH,7CH。因此,SAA1064(1),(2)的数据操作格式具体化为    设显示“bUAA0706”的子程序名为VSAA8。VSAA8的程序清单如下: VSDA EQU P1.0 VSCL EQU P1.1 SLA EQU 50H NUMBYT EQU 51H MTD EQU 30H VSAA8: MOV 30H,#00H;将SUBADR,COM,LED共 ;阴极段码data1~data4 ;依次装入发送缓冲区 MOV 31H,#67H MOV 32H,#7DH MOV 33H,#3FH MOV 34H,#07H MOV 35H,#3FH MOV SLA,#70H;寻址SAA104(1)并为发送 ;状态 MOV NUMBYT,#06H;确定发送字节数 LCALL WRNBYT;调用VIIC1.0中N个字节写 ;入子程序 MOV 30H,#00H;将SUBADR,COM,data1~ ;data4依次装入发送缓冲区 MOV 31H,#67H MOV 32H,#77H MOV 33H,#77H MOV 34H,#3EH MOV 35H,#7CH MOV SLA,#76H ; 寻址SAA1064(2)并为发 ;送状态 MOV NUMBYT,#06H ;确定发送字节数 MOV WRNBYT;调用VIIC1.0中N个字节写 ;入子程序 RET 如果要随意显示内存中的8个BCD码,可开辟显示缓冲区DISRAM,设计1个子程序,将显示缓冲区中的8个BCD码转换成共阴极段码再和SUBADR和COM一道送入MTD中,然后使用VIIC1.0的三条操作命令即可。 从上述应用可看出,使用VIIC软件包后,编写应用程序不必了解I2C总线原理、协议和时序,只要了解VIIC的应用操作即可。

    时间:2004-12-05 关键词: 模式 i2c 总线 平台 虚拟 电源技术解析 设计 软件包 viic

  • 基于DSP平台的USB接口设计

    摘要:DSP的高速运算性能使它在数字信号的处理上有着独一无二的优势,但是通常数字信号的数据量非常庞大,需要一种非常方便、高速的接口来实现与PC机的接插。本文给出一种基于DSP平台的低成本高速USB接口方案。它采用Philips公司的PDIUSBD12接口芯片,实现DSP图像采集系统与PC机的高速数据传输。最后作出的接口,其数据传输速率达580KB/s以上,效果很好。     关键词:USB DSP PDIUSBD12 图像传输 接口设计 引言 USB接口(Universal Serial Bus)是一种通用的高速串行接口。它最主要的特点是它的高速传输特性。USB1.1理论速度极限可以达到12Mb/s,USB2.0可达到480Mb/s。这样,它可以很好解决大数据量的数据在嵌入式系统与PC机之间的互传问题;同时,它支持热插拔,并且最多同时支持127个外设,非常适合嵌入式系统的应用。 本次设计是在一个已有的DSP图像采集嵌入式系统的基础上,为它配接上一个USB1.1的接口,以达到DSP图像采集系统高速地将图像数据回传到PC机中的目的。设计的要求主要有: ①在原有平台提供的接口基础上,加入一个低成本、高速度的USB接口; ②通过USB接口,实现PC机对DSP图像采集系统的操作与控制; ③实现图像数据在DSP摄像系统与PC机之间高速的双向传输。 基于以上几点可以看出,本方案最主要的特点是成本低廉且传输速度高。 1 硬件方案选择与设计 1.1 方案选择 对于基于DSP平台的USB接口设计,经过综合考虑了几种方案之后决定,采用一个不带MCU内核的USB接口芯片PDIUSBD12(成本非常低,一片PDIUSBD12的价格仅为20元),再加上简单的外围电路和时序调整电路。 这种芯片仅仅完成USB底层的数据链路级交换,并提供给本地微控制器一个并行的接口,但是它并不完成协议层的工作。协议层的工作需要对微控制器编程,控制USB接口芯片来实现USB协议。所以,开发难度相对来说大一些,要做的编程工作也多一点。但是这套方案的成本非常低,而且由于直接用DSP作为微控制器,没有原单片机的瓶颈限制,所以可以实现很高的数据传输速率。该系统的原理框图如图1所示。 由于PDIUSBD12的并行接口时序较慢,只能达到2MB/s。这个速度相对于DSP来说比较低,而且有些地方不是简单地在程序中加入延时就可以调整,所以需要一个时序调整电路来完成它们之间的配合。图2 TMS320C2XX写时序    1.2 PDIUSBD12芯片 PDIUSBD12芯片是由Philips公司推出的一种USB1.1接口芯片。它可以工作在5V或者3.3V的工作电压下;具有8位数据总线,且有完全自治的DMA传输操作。它还具有可控制的软件连接(SoftConnect)功能,可以保证在微控制器可靠完成初始化之后再连接上USB总线。另外,它还有一个LED驱动脚,可以外接LED来监测USB的枚举过程和数据传输过程。当USB接口枚举完成,并且成功配置以后,LED将会一直点亮;而在枚举过程以及USB数据通信过程中,LED只是有节奏地闪烁。 PDIUSBD12只占用微控制器的两个地址资源。也就是说,它只有一根地址线。其中一个地址用来向芯片中写命令,另外一个地址用来向燕片中写数据或者从芯片中读取数据。 PDIUSBD12一共有三组端点:端点0完成控制传输;端点1可以配置成中断传输;端点2是主要的数据传输端点。它有64B的缓冲区,如果加上它的双缓冲机制,就有128B的缓冲区;它可以配置成批量传输模式,或者同步传输模式。 总的来说,PDIUSBD12是一款性能优异,价格相对软低的USB接口芯片。 1.3 时序芯片 为了降低成本、简化电路,本方案不使用DMA传输方式,而以TI公司的TMS320C2XX作为微控制器(使用20MHz晶振)。它的并口速度非常高,远远高于PDIUSBD12所要求的最高限制2MB/s。此处是硬件设计最关键的地方。 经过详细的时序分析发现,大部分问题可以通过在DSP固件设计的加入延时,或者设置DSP的WSGR寄存器来解决。但是有一个问题,必须在硬件上加以解决。图2是DSP(TMS320C2XX)的写时序。图3 PDIUSBD12写时序    图2中,参数th(W-D)是指在WE信号变高(无效)以后,所写的数据将仍然保持有效的时间。这个值最小为3ns,最大为14ns,所以所写的数据在WE信号无效以后还会维持有效,大约3~14ns(实际的延时介于这两个值之间)。 图3是PDIUSBD12所要求的写时序。图中,参量tWDH是与DSP(TMS320C2XX)参量th(W-D)相对应的另外一个参量。这个参量反映了PDIUSBD12要求微控制器在向其中写数据时,所写的数据在WR信号无效之后,要继续保持有效的时间。这个参量最小值为10ns。也就是说,PDIUSBD12要求所写的数据最少要保持有效10ns(在WR无效之后)。 由此可以看出,DSP(TMS320C2XX)的写时序不能可靠地保证满足PDIUSBD12的要求,而且这个问题无法通过软件加延时的方法来解决,必须通过硬件来处理。经过分析对比,最后决定采用一个很简单但是后来事实证明非常有效的方法来调整它们之间的时序。那就是在DSP(TMS320C2XX)与PDIUSBD12的总线之间加一个双向缓冲器-74LS245。这个芯片可以在它们的时序之间引入一个延时。虽然这个延时并不可靠、但是由于DSP(TMS320C2XX)本身会在WR无效后,继续保持数据有效一段时间(前面已讲过),这要仅仅需要将延时适当延长一点就可以了。74LS245所造成的延时典型值为15ns,最小也为8ns。这样,加上原来DSP写时序的延时,就可以满足PDIUSBD12所要求的写时序了。 另外由于加入74LS245所造成的对其它接口时序的影响,可以通过设置DSP(TMS320C2XX)的WSGR寄存器来消除,所以这个方案是可行的。(事实上,后来制造好的电路也证明了这个方案是完全可行的) 对其余时序上的配合,经过仔细的计算与核对证明,也是完全可行的。在硬件上,哂方案还采用了一片GAL(16V8)来实现对PDIUSBD12芯片的片选,以及实现对它的软件和手动复位。硬件总体框图如图4所示。2 软件设计 2.1 固件设计 由于采用的是不带MCU内核的USB接口芯片,所以关于USB1.1协议规范的实现都必须靠DSP(TMS320C2XX)控制PDIUSBD12芯片来完成。固件的主要设计任务是:在DSP(TMS320C2XX)的平台上编写程序,以完成USB1.1规范所要求的标准请求及用户根据产品需要自己定义的请求。 为了不影响程序的执行效率,本方案采用中断方式完成固件的编写;同时,为了保证程序的模块化及良好的可移植性,在设计中采用分层结构进行固件的编写,如图5所示。 最下层是硬件接口层,完成硬件上PDIUSBD12与DSP(TMS320C2XX)的对接。主要是DSP(TMS320C2XX)向PDIUSBD12中写入数据或者命令,以及从中读取数据。 中间层主要有两个模块,用来完成PDIUSBD12的命令接口和中断处理子程序。命令接口是指按照PDIUSBD12的命令格式,完成DSP对它的控制。它的基本命令格式是:DSP先向其中的命令地址写入某一条命令,接着从它的数据地址写入或者读出一系列的数据。中断处理子程序是判断中断的产生源,然后跳转到相应的处理子程序。这些子程序不做过多的处理,而仅仅是将命令数据读出然后置标志位,或者是将某些数据送出。 最上层是主循环程序,以及对于USB1.1标准协议请求(这些请求主要是在USB1.1协议规范的第九章中定义的)和用户自定义请求的处理程序。主循环的主要工作是检查标志位。如果标志位被置位,则调用处理子程序,判断是标准请求还是用户自定义请求,然后调用相应的处理程序加以处理,完成请求。 这样分层的好处是:主循环程序在检查标志位以外的时间可以进行其它工作,提高固件的运行效率。 编程过程中,由于涉及了一些严格的接口时序配合问题,所以,整个固件的编写工作全部采用DSP(TMS320C2XX)的汇编语言;用的是CC2000编程开发工具。 2.2 PC机软件的设计 PC机的驱动程序由Philips公司提供。然后,用VC++6.0,通过调用API函数,编写PC的应用程序。这样即可实现PC机对DSP(TMS320C2XX)摄像系统的摄像控制以及图像的传输。 主要使用的API函数是DeviceIOControl()、ReadFile()、WriteFile()。其中DeviceIOControl()用于PC(主机)向DSP图像采集系统发送请求;ReadFile()和WriteFile()分别用于从图像采集系统中读出数据以及向图像采集系统中写入数据。 在设计过程中必须注意的问题是:由于USB接口是主-从方式的接口,它的一切传输过程都必须通过主机向外设发送请求后才可以开始,所以在使用ReadFile()、WriteFile()读写数据之前,必须先通过DeviceIOControl()向图像采集系统发送请求。3 结果及分析 设计方案完成后,在最后的测试当中,通过USB1.1接口,PC机与DSP系统的通信速率最高达到了580KB/s(4.6Mb/s)以上。这个速率指的是有效数据传输速率,不包括数据传输联络的头信息部分,所以这个速率还是比较令人满意的。现在,传输一张幅面为352×288像素的黑白图片(大小为99KB),耗时不到1s。如果实现动态的拍摄及显示,那么,整个系统每秒可以拍摄并完成显示3~4幅不经压缩的幅画为352×288像素大小的黑白图片。 测试结果表明,该系统运行可靠(已将程序烧写进片内Flash中),各项性能指标都已达到了最初的设计要求,能够很好地实现图像数据在PC机与DSP之间高速的双向传输。并且,这套USB接口方案只采用了1片PDIUSBD12接口芯片和1片74LS245,器件成本只有20元左右,这个成本是比较低的。同时,由于采用了DSP作为控制器,所以它的通信速率可以很高;因此,可以说本方案达到了低成本,高速率的USB1.1接口设计要求。

    时间:2004-12-05 关键词: USB DSP 接口 平台 电源技术解析 基于 设计

  • 基于DSP平台的USB接口设计

    摘要:DSP的高速运算性能使它在数字信号的处理上有着独一无二的优势,但是通常数字信号的数据量非常庞大,需要一种非常方便、高速的接口来实现与PC机的接插。本文给出一种基于DSP平台的低成本高速USB接口方案。它采用Philips公司的PDIUSBD12接口芯片,实现DSP图像采集系统与PC机的高速数据传输。最后作出的接口,其数据传输速率达580KB/s以上,效果很好。     关键词:USB DSP PDIUSBD12 图像传输 接口设计 引言 USB接口(Universal Serial Bus)是一种通用的高速串行接口。它最主要的特点是它的高速传输特性。USB1.1理论速度极限可以达到12Mb/s,USB2.0可达到480Mb/s。这样,它可以很好解决大数据量的数据在嵌入式系统与PC机之间的互传问题;同时,它支持热插拔,并且最多同时支持127个外设,非常适合嵌入式系统的应用。 本次设计是在一个已有的DSP图像采集嵌入式系统的基础上,为它配接上一个USB1.1的接口,以达到DSP图像采集系统高速地将图像数据回传到PC机中的目的。设计的要求主要有: ①在原有平台提供的接口基础上,加入一个低成本、高速度的USB接口; ②通过USB接口,实现PC机对DSP图像采集系统的操作与控制; ③实现图像数据在DSP摄像系统与PC机之间高速的双向传输。 基于以上几点可以看出,本方案最主要的特点是成本低廉且传输速度高。 1 硬件方案选择与设计 1.1 方案选择 对于基于DSP平台的USB接口设计,经过综合考虑了几种方案之后决定,采用一个不带MCU内核的USB接口芯片PDIUSBD12(成本非常低,一片PDIUSBD12的价格仅为20元),再加上简单的外围电路和时序调整电路。 这种芯片仅仅完成USB底层的数据链路级交换,并提供给本地微控制器一个并行的接口,但是它并不完成协议层的工作。协议层的工作需要对微控制器编程,控制USB接口芯片来实现USB协议。所以,开发难度相对来说大一些,要做的编程工作也多一点。但是这套方案的成本非常低,而且由于直接用DSP作为微控制器,没有原单片机的瓶颈限制,所以可以实现很高的数据传输速率。该系统的原理框图如图1所示。 由于PDIUSBD12的并行接口时序较慢,只能达到2MB/s。这个速度相对于DSP来说比较低,而且有些地方不是简单地在程序中加入延时就可以调整,所以需要一个时序调整电路来完成它们之间的配合。图2 TMS320C2XX写时序    1.2 PDIUSBD12芯片 PDIUSBD12芯片是由Philips公司推出的一种USB1.1接口芯片。它可以工作在5V或者3.3V的工作电压下;具有8位数据总线,且有完全自治的DMA传输操作。它还具有可控制的软件连接(SoftConnect)功能,可以保证在微控制器可靠完成初始化之后再连接上USB总线。另外,它还有一个LED驱动脚,可以外接LED来监测USB的枚举过程和数据传输过程。当USB接口枚举完成,并且成功配置以后,LED将会一直点亮;而在枚举过程以及USB数据通信过程中,LED只是有节奏地闪烁。 PDIUSBD12只占用微控制器的两个地址资源。也就是说,它只有一根地址线。其中一个地址用来向芯片中写命令,另外一个地址用来向燕片中写数据或者从芯片中读取数据。 PDIUSBD12一共有三组端点:端点0完成控制传输;端点1可以配置成中断传输;端点2是主要的数据传输端点。它有64B的缓冲区,如果加上它的双缓冲机制,就有128B的缓冲区;它可以配置成批量传输模式,或者同步传输模式。 总的来说,PDIUSBD12是一款性能优异,价格相对软低的USB接口芯片。 1.3 时序芯片 为了降低成本、简化电路,本方案不使用DMA传输方式,而以TI公司的TMS320C2XX作为微控制器(使用20MHz晶振)。它的并口速度非常高,远远高于PDIUSBD12所要求的最高限制2MB/s。此处是硬件设计最关键的地方。 经过详细的时序分析发现,大部分问题可以通过在DSP固件设计的加入延时,或者设置DSP的WSGR寄存器来解决。但是有一个问题,必须在硬件上加以解决。图2是DSP(TMS320C2XX)的写时序。图3 PDIUSBD12写时序    图2中,参数th(W-D)是指在WE信号变高(无效)以后,所写的数据将仍然保持有效的时间。这个值最小为3ns,最大为14ns,所以所写的数据在WE信号无效以后还会维持有效,大约3~14ns(实际的延时介于这两个值之间)。 图3是PDIUSBD12所要求的写时序。图中,参量tWDH是与DSP(TMS320C2XX)参量th(W-D)相对应的另外一个参量。这个参量反映了PDIUSBD12要求微控制器在向其中写数据时,所写的数据在WR信号无效之后,要继续保持有效的时间。这个参量最小值为10ns。也就是说,PDIUSBD12要求所写的数据最少要保持有效10ns(在WR无效之后)。 由此可以看出,DSP(TMS320C2XX)的写时序不能可靠地保证满足PDIUSBD12的要求,而且这个问题无法通过软件加延时的方法来解决,必须通过硬件来处理。经过分析对比,最后决定采用一个很简单但是后来事实证明非常有效的方法来调整它们之间的时序。那就是在DSP(TMS320C2XX)与PDIUSBD12的总线之间加一个双向缓冲器-74LS245。这个芯片可以在它们的时序之间引入一个延时。虽然这个延时并不可靠、但是由于DSP(TMS320C2XX)本身会在WR无效后,继续保持数据有效一段时间(前面已讲过),这要仅仅需要将延时适当延长一点就可以了。74LS245所造成的延时典型值为15ns,最小也为8ns。这样,加上原来DSP写时序的延时,就可以满足PDIUSBD12所要求的写时序了。 另外由于加入74LS245所造成的对其它接口时序的影响,可以通过设置DSP(TMS320C2XX)的WSGR寄存器来消除,所以这个方案是可行的。(事实上,后来制造好的电路也证明了这个方案是完全可行的) 对其余时序上的配合,经过仔细的计算与核对证明,也是完全可行的。在硬件上,哂方案还采用了一片GAL(16V8)来实现对PDIUSBD12芯片的片选,以及实现对它的软件和手动复位。硬件总体框图如图4所示。2 软件设计 2.1 固件设计 由于采用的是不带MCU内核的USB接口芯片,所以关于USB1.1协议规范的实现都必须靠DSP(TMS320C2XX)控制PDIUSBD12芯片来完成。固件的主要设计任务是:在DSP(TMS320C2XX)的平台上编写程序,以完成USB1.1规范所要求的标准请求及用户根据产品需要自己定义的请求。 为了不影响程序的执行效率,本方案采用中断方式完成固件的编写;同时,为了保证程序的模块化及良好的可移植性,在设计中采用分层结构进行固件的编写,如图5所示。 最下层是硬件接口层,完成硬件上PDIUSBD12与DSP(TMS320C2XX)的对接。主要是DSP(TMS320C2XX)向PDIUSBD12中写入数据或者命令,以及从中读取数据。 中间层主要有两个模块,用来完成PDIUSBD12的命令接口和中断处理子程序。命令接口是指按照PDIUSBD12的命令格式,完成DSP对它的控制。它的基本命令格式是:DSP先向其中的命令地址写入某一条命令,接着从它的数据地址写入或者读出一系列的数据。中断处理子程序是判断中断的产生源,然后跳转到相应的处理子程序。这些子程序不做过多的处理,而仅仅是将命令数据读出然后置标志位,或者是将某些数据送出。 最上层是主循环程序,以及对于USB1.1标准协议请求(这些请求主要是在USB1.1协议规范的第九章中定义的)和用户自定义请求的处理程序。主循环的主要工作是检查标志位。如果标志位被置位,则调用处理子程序,判断是标准请求还是用户自定义请求,然后调用相应的处理程序加以处理,完成请求。 这样分层的好处是:主循环程序在检查标志位以外的时间可以进行其它工作,提高固件的运行效率。 编程过程中,由于涉及了一些严格的接口时序配合问题,所以,整个固件的编写工作全部采用DSP(TMS320C2XX)的汇编语言;用的是CC2000编程开发工具。 2.2 PC机软件的设计 PC机的驱动程序由Philips公司提供。然后,用VC++6.0,通过调用API函数,编写PC的应用程序。这样即可实现PC机对DSP(TMS320C2XX)摄像系统的摄像控制以及图像的传输。 主要使用的API函数是DeviceIOControl()、ReadFile()、WriteFile()。其中DeviceIOControl()用于PC(主机)向DSP图像采集系统发送请求;ReadFile()和WriteFile()分别用于从图像采集系统中读出数据以及向图像采集系统中写入数据。 在设计过程中必须注意的问题是:由于USB接口是主-从方式的接口,它的一切传输过程都必须通过主机向外设发送请求后才可以开始,所以在使用ReadFile()、WriteFile()读写数据之前,必须先通过DeviceIOControl()向图像采集系统发送请求。3 结果及分析 设计方案完成后,在最后的测试当中,通过USB1.1接口,PC机与DSP系统的通信速率最高达到了580KB/s(4.6Mb/s)以上。这个速率指的是有效数据传输速率,不包括数据传输联络的头信息部分,所以这个速率还是比较令人满意的。现在,传输一张幅面为352×288像素的黑白图片(大小为99KB),耗时不到1s。如果实现动态的拍摄及显示,那么,整个系统每秒可以拍摄并完成显示3~4幅不经压缩的幅画为352×288像素大小的黑白图片。 测试结果表明,该系统运行可靠(已将程序烧写进片内Flash中),各项性能指标都已达到了最初的设计要求,能够很好地实现图像数据在PC机与DSP之间高速的双向传输。并且,这套USB接口方案只采用了1片PDIUSBD12接口芯片和1片74LS245,器件成本只有20元左右,这个成本是比较低的。同时,由于采用了DSP作为控制器,所以它的通信速率可以很高;因此,可以说本方案达到了低成本,高速率的USB1.1接口设计要求。

    时间:2004-12-05 关键词: USB DSP 接口 平台 电源技术解析 基于 设计

  • 用软件无线电技术实现通用卫星测控平台

      摘要:软件无线电技术正日益广泛地应用于现代通信的各个领域。本文介绍以高速DSP芯片为核心实现通用的卫星测控平台。该通用平台的调制方式、码速率、载波频率、指令数据格式、调制码型等工作参数具有完全的可编程性。     关键词:软件无线电 数字信号处理 调制解调 TMS320C6701 软件无线电是随着计算机技术、高速数字处理技术的迅速发展而发展起来的,其基本思想就是将宽带A/D/A变换器尽可能地靠近天线,将电台的各种功能尽量在一个开放性、模块化的平台上由软件来确定和实现。该平台的调制方式、码速率、载波频率、指令数据格式、调制码型等系统工作参数具有完全的可编程性。 传统的卫星测控平台存在着性能不完善,调制方式、副载波、码速率组态不灵活,体积偏大等问题。研制和开发通用化、综合化、智能化的测控平台,通过注入不同的软件,实现对调制载频、调制方式、传输码速率等参数的改变,应用于各种轨道卫星平台的遥测遥控任务。数字信号处理器(DSP)是整个软件无线电方案的灵魂和核心所在。通用平台的灵活性、开妻性、通用性等特点主要是通过以数字信号处理器为中心通用硬件平台及DSP软件来实现的。经过比较,我们采用TI公司的TMS320C6000系列DSP芯片和匹配的外围芯片形成一套实时的DSP系统。 图1 TMS320C6701结构框图 1 软件无线电通用平台的DSP技术 1.1 TMS320C6701 DSP芯片介绍 TMS320C6701是TI公司的高性能DSP芯片,具结构框图如图1所示。 TMS320C6701的主要特点为: *单指令字长为32位,8个指令组成一个指令包,总字长为256位,引脚与TMS320C6201系列的引脚兼容。 *体系结构采用甚长指令字(VLIW)结构; *硬件支持IEEE标准的单精度和双精度指令集,支持字节寻址获得8位/16位/32位数据,指令集中有位操作指令(包括位域抽取、设置、清除以及位计数、归一化等); *1Mb(位)的片内存储空间,其中程序存储空间和数据存储空间各512Kb; *32b外部存储器接口(EMIF),有52MB的外部存储器寻址能力; *四通道自加载DMA协处理器,可用于数据的DMA传输; *16位宿主机接口(HPI); *两个多通道缓冲串口(McBSPs); *两个32位通用定时器; *灵活的锁相环路(PLL)时钟产生器,可以对输入时钟进行不同的倍频处理; *芯片内部有IEEE1149.1标准边界扫描仿真器(JTAG),可用于芯片的自检和开发; *芯片共352脚采用BGA封装,以获得好的高频电气性能,并使芯片尺寸变小; *采用0.18μm工艺,则五层金属组成,输入输出接口电压为3.3V,核心电压1.8V(167MHz时为1.9V)。 1.2 DSP技术在软件平台中的应用 每套测控平台含双机备份的遥控调制器与遥控解调器,双机分别由独立电源供电。系统总体框图如图2所示。调制器与解调器分别通过不同的RS232串口与遥控处理计算机通信,完成对调制解调器的控制及其带数据的收发。    用户在每次任务前通过控制计算机设置调制方式、调制参数及通信连接方式,并调用算法参数生成程序产生调制器和解调器中算法的预置参数,并在设备初始化时以批数据方式从串口送入DSP芯片,经校验后送Flash ROM中。为保证程序传送的可靠性,采用IRQ差错控制方式,DSP每接收一个数据包在存储的同时向计算机回传数据信息,计算机一旦发现数据出错即转入重传方式。参数设置成功后,调制解调器根据协议发送和接收遥控指令,并将工作状态回送遥控处理计算机,同时在遥控前端机面板上显示。 1.3 调制器与解调器硬件结构与功能描述 硬件系统以DSP为核心,外围电路主要由下述模块组成:电源模块、系统时钟及模式设置模块、存储器模块、系统监控模块、与控制计算机通信模块、调制输出模块、B码时钟接收模块和显示控制模块。在解调系统中,除解调输入模块、解密接口模块和显示控制模块外,其余模块均与调制系统一致,如图3所示。    调制器加电时,DSP首先通过外部存储器模块完成自加载。自加载完成后,由DSP主程序对状态显示监控模块进行参数初始化设置。在有调制任务时,首先由控制计算机对DSP进行参数设置(如滤波器参数、调制制式、调制副载频、调制码速率等),然后发调制数据给DSP,由DSP的串行通信口接收数据,在DSP内完成副载频调制;调制数据经DSP串口发送给数模块转换进行数模转换,转换的信号过低通可编程滤波器滤波后输出。解调器的工作过程与上类似,在检测到有已调副载波进入A/D通道时,启动解调模块进行解调,将解调的数据送到控制计算机。 2 DSP实现信号调制和解调 2.1 信号调制 调制器的设计目标是在可编程的硬件平台上,通过注入不同的算法或执行软件,实现不同载波频率、调制方式、传输速率和码型的多制式的通用型调制器。它将以灵活的重构性支持各种通信发射机的不同需求,更有利于各通信设备的互连互连。考虑到数字直接合成技术具有数控灵活、频率分辨率高、频率切换快、相位可连续线性变化、覆盖带宽大、生成的正弦/余弦信号正交性好等特点,我们的设计方案是以DSPs芯片为内核,采用软件DDS技术,实现高精度、高性能的数字调制器。调制器的总体框图如图4所示。 帧分析在设备初始化时完成程序数据的接收、校验和转发(向Flash ROM送)。在正常工作时,从帧数据中分离出调制参数及等调制数据,分别送参数寄存器与数据寄存器。 图5 BPSK接收总体框图 在数据格式变换中,完成将输入的数据分别转变为调制参数控制字(如相应调制方式下的频率控制字K、相位控制字φ和副度控制字A)和相应格式的被调制数据,经滚降处理后(对于FSK方式可不用滚降处理)对正弦载波进行调制。 2.2 信号解调 对于BPSK接收,我们采用相干解调方式,如图5所示。接收信号经带通采样得到原始信号序列后,首先与本地产生的正弦序列相混频,然后经低通滤波除高频分量,得到其带信号样值序列(正弦序列的频率与相位也由此样值序列获得)。再对基带信号样值序列进行最佳判决点时刻波形估计,估计值送往均衡器做均衡处理,均衡结构再做0、1判决得到最终的解调数据。解调的关键点在于本地载波的同步和符号定时误差的提取。 ASK(FSK)信号的解调方法可分为相干解调和非相干解调两类。由于相干解调的抗干扰能力较强,本方案采用相干解调方式。图6为采用相干解调时,接收端的解调总体方案流程框图。    接收信号首先经低通滤波器,滤除带外噪声(此处的低通滤波器由专用器件设计)。然后经A/D变换,得到样值序列,按照工作的不同阶段,分两路分别与本地相应的相干载波进行解调,主要包括混频和低通滤波两过程。解调后的信号经低通滤波器后,恢复出基带信号。基带信号进行位定时和码元判决,得到最终的解调数据。 图6 ASK/FSK相干解调总体流程框图 3 结论 软件无线电通用测控平台是卫星测控平台发展的方向,可以很好地解决原来平台开发成本高、周期长、通用性差的问题。以新一代DSP芯片TMS320C6000作为软件无线电平台的核心,可以很好地满足需要,且有较大的冗余度,利用升级。

    时间:2004-12-05 关键词: 软件 卫星 平台 技术 实现 通用 电源技术解析 无线电

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