VHDL编程

如何使用Vitis Model Composer从建模到部署生成FPGA IP核

在当今快节奏的世界中，技术正以前所未有的速度发展，FPGA设计也不例外。高级工具正在迅速出现，以前所未有的速度加速开发。传统上，FPGA设计包括用硬件描述语言(hdl)编写代码，并使用合成工具来映射设计。虽然这些传统方法仍然是必不可少的，但像Vitis Model Composer和HDL Coder这样的工具已经大大简化了开发过程，特别是对于基于sdr和fpga的系统。BAE系统公司的一位高级官员表示：“一位拥有多年VHDL编程经验的工程师用我们的传统设计流程手工编写了一个功能齐全的SDR波形，耗时645小时。另一位经验有限的工程师使用Simulink和Xilinx System Generator在不到46小时内完成了相同的项目。”