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  • 自动化点胶设备在芯片封装中的应用

    自动化点胶设备在芯片封装中的应用

    作为时代主题,芯片吸引了太多人的注意力,芯片核心技术:研发、生产、封装等,每一个环节都是芯片是否能而成功的关键。而芯片封装直接影响半导体和集成电路的力学性能。 随着科技的发展,先进的自动化点胶设备被广泛运用于芯片封装当中。 点胶机被用于芯片键合 印制电路板在焊接过程中容易发生位移,为了避免电子元件从印制电路板表面脱落或移位,很多企业引进全自动点胶机对印制电路板表面进行点胶,然后放入烘箱加热固化,使电子元件牢固地贴在印制电路板上。 点胶机被用于芯片底料填充 在倒装芯片工艺中总会遇到如下问题:芯片面积本身比较小,固定芯片的面积就更小,常常难以粘合,如果芯片受到冲击或热膨胀,则很容易导致凸块甚至破裂,芯片将失去其适当的性能。 为了缓解这一问题,相关企业采用自动点胶机机将有机胶注入芯片和基板之间的间隙,然后固化,这增加了芯片和基板之间的连接,又进一步提高了它们的结合强度,并为凸起提供了良好的保护。 目前很多点胶机中融入了直线马达设备,线马达驱动的高精密点胶机X/Y轴峰值移动速度可达1000mm/s,配置合适的光栅编码器及导轨,重复定位精度可达正负0.005mm。 而直线马达驱动的高精密X/Y/Z三轴点胶机,具有灵活搭配、多轴联动、多维工位运动的特点。

    时间:2020-10-14 关键词: 芯片 封装 点胶机

  • 芯片的未来靠哪些技术?

    芯片的未来靠哪些技术?

    先进制程与先进封装成为延续摩尔定律的关键技术,2.5D、3D 和Chiplets 等技术在近年来成为半导体产业的热门议题。人工智能、车联网、5G 等应用相继兴起,且皆须使用到高速运算、高速传输、低延迟、低耗能的先进功能芯片;随着运算需求呈倍数成长,究竟要如何延续摩尔定律,成为半导体产业的一大挑战。 先进封装是如何在延续摩尔定律上扮演关键角色?而2.5D、3D 和Chiplets 等封装技术又有何特点? 一、芯片微缩愈加困难,异构整合由此而生 换言之,半导体先进制程纷纷迈入了7 纳米、5 纳米,接着开始朝3 纳米和2 纳米迈进,电晶体大小也因此不断接近原子的物理体积限制,电子及物理的限制也让先进制程的持续微缩与升级难度越来越高。 也因此,半导体产业除了持续发展先进制程之外,也「山不转路转」地开始找寻其他既能让芯片维持小体积,同时又保有高效能的方式;而芯片的布局设计,遂成为延续摩尔定律的新解方,异构整合(Heterogeneous Integration Design Architecture System,HIDAS)概念便应运而生,同时成为IC 芯片的创新动能。 所谓的异构整合,广义而言,就是将两种不同的芯片,例如记忆体+逻辑芯片、光电+电子元件等,透过封装、3D 堆叠等技术整合在一起。换句话说,将两种不同制程、不同性质的芯片整合在一起,都可称为是异构整合。 因为应用市场更加的多元,每项产品的成本、性能和目标族群都不同,因此所需的异构整合技术也不尽相同,市场分众化趋势逐渐浮现。为此,IC 代工、制造及半导体设备业者纷纷投入异构整合发展,2.5D、3D 封装、Chiplets 等现今热门的封装技术,便是基于异构整合的想法,如雨后春笋般浮现。 二、2.5D 封装有效降低芯片生产成本 过往要将芯片整合在一起,大多使用系统单封装(System in a Package,SiP)技术,像是PiP(Package in Package)封装、PoP(Package on Package)封装等。然而,随着智能手机、AIoT 等应用,不仅需要更高的性能,还要保持小体积、低功耗,在这样的情况下,必须想办法将更多的芯片堆积起来使体积再缩小,因此,目前封装技术除了原有的SiP 之外,也纷纷朝向立体封装技术发展。 立体封装概略来说,意即直接使用硅晶圆制作的「硅中介板」(Silicon interposer),而不使用以往塑胶制作的「导线载板」,将数个功能不同的芯片,直接封装成一个具更高效能的芯片。换言之,就是朝着芯片叠高的方式,在硅上面不断叠加硅芯片,改善制程成本及物理限制,让摩尔定律得以继续实现。 而立体封装较为人熟知的是2.5D 与3D 封装,这边先从2.5D 封装谈起。所谓的2.5D 封装,主要的概念是将处理器、记忆体或是其他的芯片,并列排在硅中介板(Silicon Interposer)上,先经由微凸块(Micro Bump)连结,让硅中介板之内金属线可连接不同芯片的电子讯号;接着再透过硅穿孔(TSV)来连结下方的金属凸块(Solder Bump),再经由导线载板连结外部金属球,实现芯片、芯片与封装基板之间更紧密的互连。 2.5D和3D封装是热门的立体封装技术。(Source:ANSYS) 目前为人所熟知的2.5D 封装技术,不外乎是台积电的CoWoS。CoWoS 技术概念,简单来说是先将半导体芯片(像是处理器、记忆体等),一同放在硅中介层上,再透过Chip on Wafer(CoW)的封装制程连接至底层基板上。换言之,也就是先将芯片通过Chip on Wafer(CoW)的封装制程连接至硅晶圆,再把CoW 芯片与基板连接,整合成CoWoS;利用这种封装模式,使得多颗芯片可以封装到一起,透过Si Interposer 互联,达到了封装体积小,功耗低,引脚少的效果。 台积电CoWos封装技术概念。(Source:台积电) 除了CoWos 外,扇出型晶圆级封装也可归为2.5D 封装的一种方式。扇出型晶圆级封装技术的原理,是从半导体裸晶的端点上,拉出需要的电路至重分布层(Redistribution Layer),进而形成封装。因此不需封装载板,不用打线(Wire)、凸块(Bump),能够降低30% 的生产成本,也让芯片更薄。同时也让芯片面积减少许多,也可取代成本较高的直通硅晶穿孔,达到透过封装技术整合不同元件功能的目标。 当然,立体封装技术不只有2.5D,还有3D 封装。那么,两者之间的差别究竟为何,而3D 封装又有半导体业者正在采用? 相较于2.5D 封装,3D 封装的原理是在芯片制作电晶体(CMOS)结构,并且直接使用硅穿孔来连结上下不同芯片的电子讯号,以直接将记忆体或其他芯片垂直堆叠在上面。此项封装最大的技术挑战便是,要在芯片内直接制作硅穿孔困难度极高,不过,由于高效能运算、人工智能等应用兴起,加上TSV 技术愈来愈成熟,可以看到越来越多的CPU、GPU 和记忆体开始采用3D 封装。 3D封装是直接将芯片堆叠起来。(Source:英特尔) 三、台积电、英特尔积极发展3D 封装技术 在3D 封装上,英特尔(Intel)和台积电都有各自的技术。英特尔采用的是「Foveros」的3D 封装技术,使用异构堆叠逻辑处理运算,可以把各个逻辑芯片堆栈一起。也就是说,首度把芯片堆叠从传统的被动硅中介层与堆叠记忆体,扩展到高效能逻辑产品,如CPU、绘图与AI 处理器等。以往堆叠仅用于记忆体,现在采用异构堆叠于堆叠以往仅用于记忆体,现在采用异构堆叠,让记忆体及运算芯片能以不同组合堆叠。 另外,英特尔还研发3 项全新技术,分别为Co-EMIB、ODI 和MDIO。Co-EMIB 能连接更高的运算性能和能力,并能够让两个或多个Foveros 元件互连,设计人员还能够以非常高的频宽和非常低的功耗连接模拟器、记忆体和其他模组。ODI 技术则为封装中小芯片之间的全方位互连通讯提供了更大的灵活性。顶部芯片可以像EMIB 技术一样与其他小芯片进行通讯,同时还可以像Foveros 技术一样,通过硅通孔(TSV)与下面的底部裸片进行垂直通讯。 英特尔Foveros技术概念。(Source:英特尔) 同时,该技术还利用大的垂直通孔直接从封装基板向顶部裸片供电,这种大通孔比传统的硅通孔大得多,其电阻更低,因而可提供更稳定的电力传输;并透过堆叠实现更高频宽和更低延迟。此一方法减少基底芯片中所需的硅通孔数量,为主动元件释放了更多的面积,优化裸片尺寸。 而台积电,则是提出「3D 多芯片与系统整合芯片」(SoIC)的整合方案。此项系统整合芯片解决方案将不同尺寸、制程技术,以及材料的已知良好裸晶直接堆叠在一起。 台积电提到,相较于传统使用微凸块的3D 积体电路解决方案,此一系统整合芯片的凸块密度与速度高出数倍,同时大幅减少功耗。此外,系统整合芯片是前段制程整合解决方案,在封装之前连结两个或更多的裸晶;因此,系统整合芯片组能够利用该公司的InFO 或CoWoS 的后端先进封装技术来进一步整合其他芯片,打造一个强大的「3D×3D」系统级解决方案。 此外,台积电亦推出3DFabric,将快速成长的3DIC 系统整合解决方案统合起来,提供更好的灵活性,透过稳固的芯片互连打造出强大的系统。藉由不同的选项进行前段芯片堆叠与后段封装,3DFabric 协助客户将多个逻辑芯片连结在一起,甚至串联高频宽记忆体(HBM)或异构小芯片,例如类比、输入/输出,以及射频模组。3DFabric 能够结合后段3D 与前段3D 技术的解决方案,并能与电晶体微缩互补,持续提升系统效能与功能性,缩小尺寸外观,并且加快产品上市时程。 在介绍完2.5D 和3D 之后,近来还有Chiplets 也是半导体产业热门的先进封装技术之一;最后,就来简单说明Chiplets 的特性和优势。 除了2.5D 和3D 封装之外,Chiplets 也是备受关注的技术之一。由于电子终端产品朝向高整合趋势发展,对于高效能芯片需求持续增加,但随着摩尔定律逐渐趋缓,在持续提升产品性能过程中,如果为了整合新功能芯片模组而增大芯片面积,将会面临成本提高和低良率问题。因此,Chiplets 成为半导体产业因摩尔定律面临瓶颈所衍生的技术替代方案。 四、Chiplets就像拼图一样,把小芯片组成大芯片 Chiplets 的概念最早源于1970 年代诞生的多芯片模组,其原理大致而言,即是由多个同质、异构等较小的芯片组成大芯片,也就是从原来设计在同一个SoC 中的芯片,被分拆成许多不同的小芯片分开制造再加以封装或组装,故称此分拆之芯片为小芯片Chiplets。 由于先进制程成本急速上升,不同于SoC 设计方式,将大尺寸的多核心的设计,分散到较小的小芯片,更能满足现今的高效能运算处理器需求;而弹性的设计方式不仅提升灵活性,也能有更好的良率及节省成本优势,并减少芯片设计时程,加速芯片Time to market 时间。 使用Chiplets 有三大好处。因为先进制程成本非常高昂,特别是模拟电路、I/O 等愈来愈难以随着制程技术缩小,而Chiplets 是将电路分割成独立的小芯片,并各自强化功能、制程技术及尺寸,最后整合在一起,以克服制程难以微缩的挑战。此外,基于Chiplets 还可以使用现有的成熟芯片降低开发和验证成本。 目前已有许多半导体业者采用Chiplets 方式推出高效能产品。像是英特尔的Intel Stratix 10 GX 10M FPGA 便是采用Chiplets 设计,以达到更高的元件密度和容量。该产品是以现有的Intel Stratix 10 FPGA 架构及英特尔先进的嵌入式多芯片互连桥接(EMIB)技术为基础,运用了EMIB 技术融合两个高密度Intel Stratix 10 GX FPGA 核心逻辑芯片以及相应的I /O 单元。至于AMD 第二代EPYC 系列处理器也是如此。有别于第一代将Memory 与I/O 结合成14 纳米CPU 的Chiplet 方式,第二代是把I/O 与Memory 独立成一个芯片,并将7 纳米CPU 切成8 个Chiplets 进行组合。 过去的芯片效能都仰赖半导体制程的改进而提升,但随着元件尺寸越来越接近物理极限,芯片微缩难度越来越高,要保持小体积、高效能的芯片设计,半导体产业不仅持续发展先进制程,同时也朝芯片架构着手改进,让芯片从原先的单层,转向多层堆叠。

    时间:2020-10-04 关键词: 摩尔定律 先进制程 封装

  • MEMS封装中会遇到的问题有哪些?

    MEMS封装中会遇到的问题有哪些?

    为了适应MEMS技术的发展,人们开发了许多新的MEMS封装技术和工艺,如阳极键合,硅熔融键合、共晶键合等,已基本建立起自己的封装体系。 现在人们通常将MEMS封装分为四个层次:即裸片级封装(Die Level)、器件级封装(Device Level)、硅圆片级封装(Wafer Lever Packaging)、单芯片封装(Single Chip Packaging)和系统级封装(System on Packaging)。 但随着MEMS技术研究的深入和迅猛发展,以及MEMS器件本身所具有的多样性和复杂性,使得MEMS封装仍然面临着许多新的问题需要解决,如在硅圆片切割时,如何对微结构进行保护,防止硅粉尘破坏芯片;在微结构的释放过程中,如何防止运动部件与衬底发生粘连等;在器件封装中应力的释放,以及封装及接口的标准化等问题,此外还有封装性能的可靠性及可靠性评价问题等。 下面从MEMS封装的层次以及封装标准和封装的可靠性方面来阐述MEMS封装中所面临的一些问题。 1、裸片级封装(Die level) 裸片级封装通常是指钝化、隔离、键合和划片等工艺,其目的是为裸片的后续加工和使用提供保护。从硅圆片上分离裸片的常用方法是采用高速旋转的晶刚石刀片进行切割,在切割的同时,必须用高净化水对硅圆片表面进行冲洗。这种为集成电路开发的裸片切割方法对保护裸片上的关键电路不受硅粉尘的污染是非常有效的。硅片表面的水膜对集成芯片有很好的保护作用。 然而,由于MEMS比IC有更复杂的结构,如有腔体、运动部件以及更复杂的三维结构等,用这种裸片切割方法分离这些MEMS芯片,却因为水、硅粉尘的原因而很容易损坏或阻塞芯片的灵巧结构。为了防止MEMS芯片受损,必须在设计芯片阶段就开始考虑对芯片结构的保护。 裸芯片腔体封装是一种常用的方法。封装时有一个硅片基板裸片和一个硅“盖帽”裸片,先将MEMS芯片贴到基板裸片上,再将“盖帽”裸片键合到基板裸片上,从而形成一个密封腔体来保护MEMS器件。 钝化保护器件的方法也常用,这层保护层的厚度约为2-3μm。用有机保护层对芯片进行保护是很有效的,但存在的问题是有机物随着时间容易老化,典型的涂层是硅胶,硅胶 容易变干和变硬,这在许多应用中限制了它的有效寿命。 此外,将裸片与环境隔离的方法还有粘接工艺和键合工艺。粘接工艺主要使用环氧树脂、RTV、硅橡胶等粘接剂,环氧树脂用作粘接具有使用更简单,在固化时不要求升温,对冲击、振动能提供了很好的保护,具有价格优势等特点。 粘接方式的缺点是没有抗拉强度,易老化,而且不能做到密封,这在要求有可靠的机械强度和密封性能或者要求器件不受过强运动冲击的应用中是远远不能满足实际要求的。解决这一问题的方法是用键合工艺对裸片进行封装,键合工艺包括阳极键合、焊料焊接、硅熔融键合、玻璃粉键合及共晶键合等。 2、器件级封装(Device level) 器件级封装通常由MEMS器件、电源、信号调理和补偿、以及与系统的机械和电的接口等几部分组成。器件级封装旨在提高和确保器件的性能、减小尺寸和降低价格。与电子器件相比,MEMS接口更复杂、涉及的面更广。缺乏标准和标准化产品一直阻碍着MEMS的商业化。 器件封装连接的方法很多,包括环氧树脂或其它粘接方法、热熔方法(如电阻焊、回流焊)、芯片的互连包括引线键合、载带自动焊、倒装芯片技术等。尽管对特定的工作环境没有确切的定义,但要求在整个工作环境中,封装结构在机械强度、抵抗水压或空气压力的能力以及引线连接强度等方面必须是可靠的。 3、圆片级封装(Wafer Level) 在应用MEMS技术制造传感器过程中,人们一直努力想通过器件设计和制造工艺本身来减小MEMS封装所面临的挑战。

    时间:2020-09-29 关键词: mems技术 芯片 封装

  • MEMS封装的功能

    MEMS封装的功能

    封装必须提供元器件与外部系统的接口。其根本目的在于以最小的尺寸和重量、最低的价格和尽可能简单的结构服务于具有特定功能的一组元器件。 MEMS封装的功能包括了微电子封装的功能部分,即原有的电源分配、信号分配、散热通道、机械支撑和环境保护等外,还应增加一些特殊的功能和要求。 1)机械支撑:MEMS器件是一种易损器件,因此需要机械支撑来保护器件在运输、存储和工作时,避免热和机械冲击、振动、高的加速度、灰尘和其它物理损坏。另外对于某些特殊功能的器件需要有定位用的机械支撑点,如加速度传感器等。 2)环境隔离:环境隔离有两种功能,一种是仅仅用作机械隔离,即封装外壳仅仅起到保护MEMS器件不受到像跌落或者操作不当时受到机械损坏。另一种是气密和非气密保护,对可靠性要求十分严格的应用领域必须采用气密性保护封装,防止MEMS器件在环境中受到化学腐蚀和物理损坏。同时在制造和密封时要防止湿气可能被引进到封装腔内。对工作环境较好的应用领域可采用非气密封装。 3)提供与外界系统和媒质的接口:由于封装外壳是MEMS器件及系统与外界的主要接口,外壳必须能完成电源、电信号或射频信号与外界的电连接,同时大部分的MEMS芯片还要求提供与外界媒质的接口。 4)提供热的传输通道:对带有功率放大器、其它大信号电路和高集成度封装的MEMS器件,在封装设计时热的释放是一个应该认真对待的问题。封装外壳必须提供热量传递的通道。 由于MEMS的特殊性和复杂性,还由于MEMS种类繁多,封装的功能还要增加如下几点: 5)低应力。在MEMS器件中,用三维加工技术制造微米或纳米尺度的零件或部件,如悬臂梁、微镜、深槽、扇片等,精度高,但十分脆弱,因此MEMS封装应产生对器件最小的应力。 6)高真空度。这是MEMS器件的要求,以使可动部件具有活动性,并运动自如。因为在“真空”中,就可以大大减小甚至消除摩擦,既能减小能源消耗,又能达到长期、可靠地工作目标。 7)高气密性。一些MEMS器件,如陀螺仪,必须在稳定地气密性条件下方能可靠、长期地工作。严格地说,封装都是不气密的,所以只有用高气密性的封装来解决稳定的气密性问题。有的MEMS封装气密性要求达到1×10E-12Pa·m3/s。 8)高隔离度。MEMS的目标是把集成电路、微细加工元件和MEMS器件集成在一起形成微系统,完成信息的获取、传输、处理和执行等功能。MEMS常需要有高的隔离度,对MEMS射频开关更为重要。 9)特殊的封装环境与引出。某些MEMS器件的工作环境是液体、气体或透光的环境,MEMS封装必须构成稳定的环境,并能使液体、气体稳定流动,使光纤输入具有低损耗、高精度对位的特性等。

    时间:2020-09-29 关键词: mems器件 芯片 封装

  • 英飞凌推出采用TO-247封装的TRENCHSTOP™ IGBT7技术

    【2020年9月29日,德国慕尼黑讯】继推出采用EconoDUAL™3和Easy封装的TRENCHSTOP IGBT7技术之后,英飞凌科技股份公司近日又推出业界领先的、基于分立式封装,即采用电压为650 V的TO-247封装的TRENCHSTOP IGBT7技术。全新TRENCHSTOP产品系列由20 A、30 A、40 A、50 A和75 A这些电流等级组成。它既能用于取代前代技术,也能与前代技术并行使用。该版本的IGBT7尤其适用于工业电机驱动、功率因数校正、光伏发电和不间断电源等应用。 由于采用新型微沟槽技术,TRENCHSTOP IGBT7芯片的静态损耗大大降低。在相同的电流等级下,TRENCHSTOP IGBT7芯片的通态电压可以降低10%。这使得应用中的损耗大幅降低,尤其能使通常在中等开关频率下运行的工业驱动的损耗大大降低。IGBT T7技术的饱和电压(V CE(sat))很低,并带有发射极控制的第七代(EC7)二极管,该二极管的正向压降(V F)可减小150 mV,同时还能提高反向恢复软度。 TRENCHSTOP IGBT7器件具有优异的可控性和卓越的抗电磁干扰性能。它很容易通过调整来达到特定于应用的最佳dv/dt和开关损耗。650V TRENCHSTOP IGBT7拥有应用所需的抗短路能力。此外,它还通过了基于JEDEC标准的HV-H3TRB(高压高湿高温反偏)试验,证明该器件在常见的工业应用的高湿环境中具有良好的耐用性。 供货情况 650 V TRENCHSTOP IGBT7分立式器件现已接受订购。

    时间:2020-09-29 关键词: 英飞凌 芯片 封装

  • KLA针对先进封装发布增强系统组合

    KLA针对先进封装发布增强系统组合

    加利福尼亚州米尔皮塔斯市,2020年9月22日–今天, KLA公司宣布推出Kronos™ 1190晶圆级封装检测系统、ICOS™ F160XP芯片分拣和检测系统以及下一代的ICOS™ T3 / T7系列封装集成电路(IC)组件检测及量测系统。这些新系统具有更高的灵敏度和产量,并包含下一代增强算法,旨在应对特征尺寸缩小、3D结构和异构集成所带来的复杂性,从而在封装阶段推进半导体元件制造。凭借更可靠地实施这些先进封装技术,KLA的客户将无需依赖缩小硅设计节点就能够提高产品性能。该产品组合的性能提升将提供良率和质量保证,帮助客户进一步拓展其技术和成本蓝图。 图:KLA新型Kronos™1190晶圆检测系统、ICOS™F160XP芯片分拣与检测系统以及下一代ICOS™T3/T7系列元器件检测系统都旨在解决各类IC封装挑战。 “随着封装技术的不断创新与发展,对于从晶圆级别到元件级别的各个封装制造环节,所有步骤的制程控制都变得更加关键。我们新推出的产品可帮助半导体制造商、晶圆厂以及外包半导体和测试(OSAT)供应商在日益复杂多样的封装领域满足质量和可靠性的期望要求。” KLA电子、封装和元件(EPC)集团执行副总裁Oreste Donzella表示。“在KLA,我们具备一个独特的机会,利用我们40多年在半导体前段制造技术中的创新经历,提供先进的制程控制解决方案并进一步加速提升封装良率。” Kronos 1190晶圆检测系统利用高分辨率的光学系统,在特征尺寸缩减以及图案更密集的情况下,为先进晶圆级封装制程步骤提供在线制程控制。其DefectWise™系统集成人工智能(AI)作为系统级别的解决方案,可以促进灵敏度、产率以及分类准确度。这些进步保证了缺陷的正确识别和分类,进而实现了卓越的质量控制和良率提升。全新的Kronos系统中引入了DesignWise™技术,将设计输入添加到FlexPoint™精确定位的检测区域,提高了检测区域的精度,同时能提供更多相关的检测结果。 在晶圆级封装进行测试和切割之后,ICOS F160XP系统执行检测和芯片分拣。如移动应用中所采用的那些高端封装由于其材料易碎而可能带有切割导致的激光槽、发丝细纹和侧面裂纹。传统的肉眼检测不会发现这些裂缝。ICOS F160XP系统中采用了全新的IR2.0检测模块,它结合了光学和真正的IR侧面检测,100%IR检测的产量也比前一代产品翻了一番。该模块提供了一种高效的检测流程,对影响良率的裂纹和其他缺陷类型具有很高的灵敏度,并且可以准确识别不良部件,最大程度地提高了芯片分拣的准确性。 新一代的ICOS T3 / T7系列配备有几种新型的全自动光学IC元件检测仪,旨在满足整个封装组装中各个不同制程的检测需求。该系列中的检测仪对微小缺陷类型更为灵敏,提供了准确稳定的3D量测,能更好地检测到影响最终封装质量的问题。ICOS T3 / T7系列利用深度学习算法的AI系统来实现智能缺陷类型分类,提供有关封装质量的准确反馈,并针对各种类型和尺寸的元件进行优劣分类,减少操作员的人工复查 。为了支持不断变化的制造环境,ICOS T3 / T7检测仪可以选择在托盘(T3)和编带(T7)输出之间重新配置,从而可以在元件类型之间实现快速转换,并且在T7配置中提供自动换带机。 由于各种最终用户垂直行业的需求增加,全球包括组装和测试在内的半导体封装市场到2025年预计将达到850亿美元。消费电子、信息技术、数据中心、医疗设备、通讯和电信、航空航天、国防和汽车等工业领域都需要依靠先进封装来降低成本并提高集成电路的功效。 “先进封装能够提供高性能计算和5G通信所必需的半导体尺寸缩减,因而是当今数字时代的关键推手。”Donzella补充说,“我们全面产品组合的优化,加上最近的EPC集团成立,进一步增加了KLA在封装市场中的份量。我们不断创新并实现产品蓝图,这让行业的技术创新成为可能,推动着新的突破及人类进步。”

    时间:2020-09-22 关键词: 半导体 AI 封装

  • 台积电宣布3200平方毫米巨型芯片:整合封装12颗HBM

    台积电宣布3200平方毫米巨型芯片:整合封装12颗HBM

    除了5nm、4nm、3nm、2nm工艺进展和规划,台积电近日还公布了不少新的芯片封装技术,毕竟随着高性能计算需求的与日俱增、半导体工艺的日益复杂,单靠升级制程工艺已经不能解决所有问题。 台积电的CoWoS-S晶圆级封装技术已经使用了很多年,大大突破了光刻掩膜尺寸的限制,芯片越做越大,内部封装的小芯片也越来越多。 2016年的时候,台积电做到了1.5倍于掩模尺寸的规模,单芯片内部可封装4颗HBM高带宽内存芯片,去年达成2x尺寸、6颗HBM,并计划明年实现3x尺寸、8颗HBM。 根据台积电最新公布的规划,2023年的时候,他们将把芯片做到4倍于掩模尺寸的程度,内部可以封装多达12颗HBM,再加上主芯片就有13颗,而总面积估计可达惊人的3200平方毫米。 作为对比,NVIDIA安培架构的GA100核心面积为826平方毫米,7nm工艺,540亿晶体管,也不过它的大约四分之一。 HBM技术发展迅速,虽然还不确定2023年会是什么样子,但无论容量还是带宽都将超越很多人的想象,上百GB、TB/s应该都不是事儿。 目前最先进的三星HBM2e已经做到单颗12层堆叠,数据传输率3200MT/s,带宽至少4.92TB/s。

    时间:2020-09-16 关键词: 台积电 hbm 芯片 封装

  • 三大芯片巨头强攻先进3D封装

    三大芯片巨头强攻先进3D封装

    过去十年各种计算工作负载飞速发展,而摩尔定律却屡屡被传将走到尽头。面对多样化的计算应用需求,为了将更多功能 " 塞 " 到同一颗芯片里,先进封装技术成为持续优化芯片性能和成本的关键创新路径。台积电、英特尔、三星均在加速 3D 封装技术的部署。 今年 8 月,这三大芯片制造巨头均亮出,使得这一战场愈发硝烟四起。 ▲英特尔封装技术路线图 通过三大芯片制造巨头的先进封装布局,我们可以看到在接下来的一年,3D 封装技术将是超越摩尔定律的重要杀手锏。 一、先进封装:将更多功能塞进一颗芯片 此前芯片多采用 2D 平面封装技术,但随着异构计算应用需求的增加,能将不同尺寸、不同制程工艺、不同材料的芯片集成整合的 3D 封装技术,已成为兼顾更高性能和更高灵活性的必要选择。 从最新 3D 封装技术落地进展来看,英特尔 Lakefield 采用 3D 封装技术 Foveros,台积电的 3D 封装技术 SoIC 按原计划将在 2021 年量产,三星的 3D 封装技术已应用于 7nm EUV 芯片。 为什么要迈向先进封装技术?主要原因有二点,一是迄今处理器的大多数性能限制来自内存带宽,二是生产率提高。 一方面,存储带宽的开发速度远远低于处理器逻辑电路的速度,因此存在 " 内存墙 " 的问题。 在传统 PCB 封装中,走线密度和信号传输速率难以提升,因而内存带宽缓慢增长。而先进封装的走线密度短,信号传输速率有很大的提升空间,同时能大大提高互连密度,因而先进封装技术成为解决内存墙问题的主要方法之一。 另一方面,高性能处理器的体系架构越来越复杂,晶体管的数量也在增加,但先进的半导体工艺仍然很昂贵,并且生产率也不令人满意。 在半导体制造中,芯片面积越小,往往成品率越高。为了降低使用先进半导体技术的成本并提高良率,一种有效的方法是将大芯片切分成多个小芯片,然后使用先进的封装技术将它们连接在一起。 在这一背景下,以台积电、英特尔、三星为代表的三大芯片巨头正积极探索 3D 封装技术及其他先进封装技术。 二、台积电的3D封装组合拳 今年 8 月底,台积电推出 3DFabric 整合技术平台,旨在加快系统级方案的创新速度,并缩短上市时间。 台积电 3DFabric 可将各种逻辑、存储器件或专用芯片与 SoC 集成在一起,为高性能计算机、智能手机、IoT 边缘设备等应用提供更小尺寸的芯片,并且可通过将高密度互连芯片集成到封装模块中,从而提高带宽、延迟和电源效率。 3DFabric 由台积电前端和后端封装技术组成。 前端 3D IC 技术为台积电 SoIC 技术,于 2018 年首次对外公布,支持 CoW(Chip on Wafer)和 WoW(Wafer on Wafer)两种键合方式。 ▲ a 为芯片分割前的 SoC;b、c、d 为台积电 SoIC 服务平台支持的多种分区小芯片和重新集成方案 通过采用硅穿孔(TSV)技术,台积电 SoIC 技术可达到无凸起的键合结构, 从而可将不同尺寸、制程、材料的小芯片重新集成到一个类似 SoC 的集成芯片中,使最终的集成芯片面积更小,并且系统性能优于原来的 SoC。 台积电后端技术包括 CoWoS(Chip on Wafer on Substrate)和 InFO(Integrated Fan-out)系列封装技术,已经广泛落地。例如今年全球 TOP 500 超算榜排名第一的日本超算 " 富岳 " 所搭载的 Fujitsu A64FX 处理器采用了台积电 CoWoS 封装技术,苹果手机芯片采用了台积电 InFO 封装技术。 此外,台积电拥有多个专门的后端晶圆厂,负责组装和测试包括 3D 堆叠芯片在内的硅芯片,将其加工成封装后的设备。 这带来的一大好处是,客户可以在模拟 IO、射频等不经常更改、扩展性不大的模块上采用更成熟、更低成本的半导体技术,在核心逻辑设计上采用最先进的半导体技术,既节约了成本,又缩短了新产品的上市时间。 台积电 3DFabric 将先进的逻辑、高速存储器件集成到封装模块中。在给定的带宽下,高带宽内存(HBM)较宽的接口使其能以较低的时钟速度运行,从而减少功耗。 如果以数据中心规模来看,这些逻辑和 HBM 器件节省的成本十分可观。 三、英特尔用"分解设计"策略打出差异化优势 和台积电相似,英特尔也早已在封装领域布局了多种维度的先进封装技术。 在 8 月 13 日的 2020 年英特尔架构日上,英特尔发布一个全新的混合结合(Integrated Fan-out)技术,使用这一技术的测试芯片已在 2020 年第二季度流片。 相比当前大多数封装技术所使用的热压结合(Thermocompression bonding)技术,混合结合技术可将凸点间距降到 10 微米以下,提供更高互连密度、更高带宽和更低功率。 ▲英特尔混合结合技术 此前英特尔已推出标准封装、2.5D 嵌入式多互连桥(EMIB)技术、3D 封装 Foveros 技术、将 EMIB 与 Foveros 相结合的 Co-EMIB 技术、全方位互连(ODI)技术和多模 I/O(MDIO)技术等,这些封装互连技术相互叠加后,能带来更大的可扩展性和灵活性。 据英特尔研究院院长宋继强介绍:" 封装技术的发展就像我们盖房子,一开始盖的是茅庐单间,然后盖成四合院,最后到高楼大厦。以 Foveros 3D 来说,它所实现的就是在建高楼的时候,能够让线路以低功率同时高速率地进行传输。" 他认为,英特尔在封装技术的优势在于,可以更早地知道未来这个房子会怎么搭,也就是说可以更好地对未来芯片进行设计。 面向未来的异构计算趋势,英特尔推出 " 分解设计(Digression design)" 策略,结合新的设计方法和先进的封装技术,将关键的架构组件拆分为仍在统一封装中单独晶片。 也就是说,将原先整个 SoC 芯片 " 化整为零 ",先做成如 CPU、GPU、I/O 等几个大部分,再将 SoC 的细粒度进一步提升,将以前按照功能性来组合的思路,转变为按晶片 IP 来进行组合。 这种思路的好处是,不仅能提升芯片设计效率、减少产品化的时间,而且能有效减少此前复杂设计所带来的 Bug 数量。 " 原来一定要放到一个晶片上做的方案,现在可以转换成多晶片来做。另外,不仅可以利用英特尔的多节点制程工艺,也可以利用合作伙伴的工艺。" 宋继强解释。 这些分解开的小部件整合起来之后,速度快、带宽足,同时还能实现低功耗,有很大的灵活性,将成为英特尔的一大差异性优势。 四、三星首秀3D封装技术,可用于7nm工艺 除了台积电和英特尔外,三星也在加速其 3D 封装技术的部署。 8 月 13 日,三星也公布了其 3D 封装技术为 "eXtended-Cube",简称 "X-Cube",通过 TSV 进行互连,已能用于 7nm 乃至 5nm 工艺。 据三星介绍,目前其 X-Cube 测试芯片可以做到将 SRAM 层堆叠在逻辑层上,可将 SRAM 与逻辑部分分离,从而能腾出更多空间来堆栈更多内存。 ▲三星 X-Cube 测试芯片架构 此外,TSV 技术能大幅缩短裸片间的信号距离,提高数据传输速度和降低功耗。 三星称,该 3D 封装技术在速度和功效方面实现了重大飞跃,将帮助满足5G、AI、AR、VR、HPC、移动和可穿戴设备等前沿应用领域的严格性能要求。 五、结语:三大芯片巨头强攻先进封装 在 2020 年,围绕 3D 封装技术的战火继续升级,台积电、英特尔、三星这三大先进芯片制造商纷纷加码,探索更广阔的芯片创新空间。尽管这些技术方法的核心细节有所不同,但殊途同归,都是为了持续提升芯片密度、实现更为复杂和灵活的系统级芯片,以满足客户日益丰富的应用需求。应用需求的持续多元化,散热技术以及先进封装技术的融合都成为未来芯片制造商的重点挑战。

    时间:2020-09-10 关键词: 三星 台积电 3d 封装

  • 南电已向客户提供5nm芯片系统级封装载板样品 最快年底出货

    南电已向客户提供5nm芯片系统级封装载板样品 最快年底出货

    8月22日消息,据国外媒体报道,目前的芯片制程工艺已提升到了5nm,芯片代工商台积电,在今年就已开始利用5nm工艺为苹果等厂商代工处理器。 在晶圆代工的工艺提升到5nm之后,封装测试等芯片后端供应链也需要跟进,以实现5nm芯片的顺利应用。 外媒的报道显示,致力于印刷电路板和集成电路载板研发、生产制造的南亚电路板股份有限公司,已向客户提供了用于5nm芯片的系统级封装载板样品。 外媒在报道中还表示,如果样品得到了客户的认可,南亚电路板股份有限公司用于5nm芯片的系统级封装载板,最快在今年年底就会开始大规模出货,这也将推动他们的营收增加。 南亚电路板股份有限公司简称南电,官网的信息显示,南电原是台塑集团旗下公司南亚塑胶公司的电路板事业部,后独立成为南亚电路板股份有限公司,专注于印刷电路板和集成电路载板事务。

    时间:2020-09-09 关键词: 样品 客户 南电 芯片 封装

  • COB封装的优势有哪些?

      9月29日早间消息,在日前召开的“新一代宽带无线移动通信发展论坛”上,工业和信息化部电信研究院通信信息所副总工胡珊表示,截止到2012年8月,LTE全球用户总占比只有0.5%,但明显超越了3G商用初期的发展水平。   “LTE只用三年半的时间实现了2000万用户的规模,这个速度是远远快于2G和3G水平的。” 胡珊说。   在胡珊看来,LTE的快速成熟与系统设备和终端的快速成熟都是香港的。首先是系统设备,“系统设备最主要的特点就是多制式共平台基站已经成为业界现实。现在很多基站都可以同时支持2G、3G和LTE多标准基站,现有的基站基础上也可以进行LTE的部署。”   终端、特别是智能终端是LTE发展很重要的因素。“因为相对于3G技术而言LTE对于终端芯片处理能力和功耗控制能力要求非常高,所以说对终端芯片无论是材料、工艺方面要求非常高。”   现在普遍采用的是40纳米芯片的工艺处理能,这是可以支持数据卡终端使用的。但是现在用40纳米的芯片工艺来看,功耗还是比较大的。现在又出现了28纳米芯片的可能,它会有效解决功耗的问题。   但是现阶段只有高通公司可以小批量提供商用产品,现在商用产品价位是17、18美金左右,这个价位很难实现规模商用,降到7、8美金可能能实现规模商用,这个在未来一到两年会出现规模量产。

    时间:2020-09-07 关键词: smd cob 封装

  • 封装工艺解析LED死灯

      LED死灯现象,从封装企业、下游成品企业到使用的单位和个人等消费者,都有可能碰到。究其缘由不外是两类情况:其一,LED的漏电流过大形成PN结失效,使LED灯点不亮,那类情况一般不会影响其它的LED灯的工作;其二,LED灯的内部连接引线断开,形成LED无电流通过而产生死灯,那类情况会影响其它的LED灯的一般工作,缘由是由于LED灯工作电压低(红黄橙LED工做电压1.8V—2.2V,蓝绿白LED工作电压2.8—3.2V),一般都要用串、并联来连接,来顺当不同的工作电压,串联的LED灯越多影响越大,只需其外无一个LED灯内部连线开路,将形成该串联电路的零串LED灯不亮,可见那类情况比第一类情况要严峻的多。LED死灯是影响产量量量、可靠性的关健,如何减少和杜绝死灯,提高产量量量和可靠性,是封拆、使用企业需要处理的关键问题。下面对形成死灯的一些缘由做一些分析探讨。   1.静电对LED芯片形成损伤,使LED芯片的PN结失效,漏电流删大,变成一个电阻   静电是一类危害极大的魔鬼,全世界由于静电损坏的电子元器件不计其数,形成数千万美元的经济丧失。所以防行静电损坏电子元器件,是电子行业一项很主要的工作,LED封装、LED显示屏企业千万不要掉以轻心。任何一个环节出问题,都将形成对LED的损害,使LED性能变坏以致失效。我们晓得人体(ESD)静电能够达到三千伏左左,脚能够将LED芯片击穿损坏,正在LED封装生产线,各类设备的接地电阻能否符合要求,那也是很主要的,一般要求接地电阻为4欧姆,无些要求高的场合其接地电阻以致要达到≤2欧姆。   人体静电对LED的损害也是很大的,工作时当穿防静电服拆,配带静电环,静电环当接地劣秀,无一类不须要接地的静电环防静电的效果不好,建议不使用配带该类产品,如果工作人员违反操做规程,则当接受相当的警示教育,同时也起到告示他人的做用。人体带静电的多少,取人穿的不同面料衣服、及各人的体量相关,秋冬季黑夜我们脱衣服就很容难看见衣服之间的放电现象,那类静电放电的电压就无三千伏。而碳化矽衬底芯片的ESD值只要1100伏,蓝宝石衬底芯片的ESD值就更低,只要500—600伏。一个好的芯片或LED,如果我们用手去拿(身体未做任何防护措施),其结果就可想而知了,芯片或LED将逢到不同程度的损害,无时一个好的器件经过我们的手就莫明其妙的坏了,那就是静电惹的祸。   封装企业如果不严格按接地规程办事,吃亏的是企业本人,将形成产品合格率下降,减少企业的经济效害,同样使用LED的企业如果设备和人员接地不良的话也会形成LED的损坏,返工再所难免。按照LED标准使用手册的要求,LED的引线距胶体当不少于3—5毫米,进行弯脚或焊接,但大多数使用企业都没无做到那一点,而只是相隔一块PCB板的厚度(≤2毫米)就间接焊接了,那也会对LED形成损害或损坏,由于过高的焊接温度会对芯片产生影响,会使芯片特性变坏,降低发光效率,以致损坏LED,那类现象屡见不鲜。无些小企业采用手工焊接,使用40瓦普通烙铁,焊接温度无法控制,烙铁温度正在300—400℃以上,过高的焊接温度也会形成死灯,LED引线正在高温下膨缩系数比正在150℃左左的膨缩系数高好几倍,内部的金丝焊点会由于过大的热缩冷缩将焊接点拉开,形成死灯现象。

    时间:2020-09-07 关键词: LED 死灯 封装

  • 罗姆推出业界最小晶体管封装“VML0806”

    罗姆推出业界最小晶体管封装“VML0806”

      近期,日本知名半导体制造商罗姆(总部位于日本京都)面向智能手机和数码相机等各种要求小巧、轻薄的电子设备,开始量产世界最小※尺寸的晶体管封装“VML0806”(0.8mm&TImes;0.6mm,高度0.36mm)。   本产品已经开始出售样品(样品价格80日元/个),从7月份开始以月产6000万个的规模投入量产。为满足不断扩大的市场需求,未来计划进一步扩大生产规模。另外,生产基地位于ROHM-Wako Electronics (Malaysia) Sdn. Bhd.(马来西亚)及ROHM Integrated Systems (Thailand) Co., Ltd.(泰国)。   近年来,在以智能手机为首的便携设备市场,整机的小型化和高性能化发展迅速,对于所搭载的电子部件也不断提出更加小型化、轻薄化的要求。但是,以传统的晶体管封装,不仅存在内置元件的小型化、固晶的稳定性以及封装的加工精度等问题,在安装上还存在技术性课题等,因此,1006尺寸(1.0mm&TImes;0.6mm,高度0.37mm)已经是极限。   此次,罗姆通过开发小型元件、引进高精度封装加工技术等,成功开发出世界最小尺寸的晶体管封装“VML0806” (0.8mm&TImes;0.6mm,高度0.36mm)。而且,优化了外形尺寸及外部引脚尺寸,使安装性能更好,并实现了量产化。   新封装首先应用在小信号MOSFET中。在保持基本性能的基础上,与以往的小信号晶体管的最小尺寸1212封装产品(1.2mm&TImes;1.2mm,高度0.50mm)相比,安装面积减小了67%,厚度减少了28%。今后,罗姆计划将应用领域扩大到双极晶体管和数字晶体管等更广的电路用途,这将有助于为各种整机节省空间、实现高密度化。      《特点》   1) 实现世界最小尺寸,大幅减少安装面积   与以往的小信号晶体管的最小尺寸1212封装(1.2mm×1.2mm,高度0.50mm)相比,安装面积减小了67%,厚度减少了28%。作为晶体管封装已达到世界最小尺寸。      2) 具有可高密度安装的背面引脚   3) 在MOSFET中实现低导通电阻   以世界最小尺寸实现了低导通电阻(2.6Ω)。   《规格》   

    时间:2020-09-07 关键词: 罗姆 小晶体管 封装

  • 深度分析白光LED的散热技术

    深度分析白光LED的散热技术

      前言   LED可以分成组件固定在两条平行导线上,包覆树脂密封成炮弹型,以及LED组件直接固定在印刷导线基板上,再用树脂密封成表面封装型两种。   炮弹型的树脂密封不具备镜片功能,比较容易控制集光与集束;表面封装型直接将LED组件固定在基板上,适合高密度封装,虽然小型、轻量、薄型化比较有利,不过辉度却比炮弹型低,必需使用反射器才能达成高辉度化要求;表面封装型主要应用在照明与液晶显示器的背光模块等领域。   本文要以表面封装型LED为焦点,介绍表面封装用基板要求的特性、功能,以及设计上的经常面临的散热技术问题,同时探讨O2PERA(OpTImized OutPut by Efficient ReflecTIon Angle)的光学设计技巧。   封装基板的功能   表面封装型的LED芯片通常只有米粒左右大小,基本结构如图1所示,它是将发光组件封装在印刷基板的电极上,再包覆树脂密封。      制造LED芯片时印刷基板的功能之一,是将半导体device组件化,另外一个功能是让组件产生的放射光高效率在前面反射,藉此提高LED的效率。   为提高LED组件的发光效率,基板侧放射的光线高效率反射也非常重要,所以要求高反射率的基板。印刷基板镀金或是镀银可以提高反射率,不过镀金时类似蓝光领域低波长光的反射率很低,镀银时有长期耐久性偏低的问题,因此研究人员检讨使用LED用白色基板。   LED用白色基板要求400~ 750nm,可视光全波长领域具备均匀高反射率,反射率的波长相关性很强时,LED芯片设计上会变成与设计波长相异的光源,因此要求在可视光全波长领域具备均匀的反射率。

    时间:2020-09-07 关键词: 白光led 散热技术 封装

  • 旭明推出C35 LED系列产品

      知名大功率LED厂商旭明光电SemiLEDs 2012年七月推出一款新系列 C35 LED光源,该产品使用旭明EV LED (Enhanced VerTIcal (EVTM))芯片。C35产品拥有优异色温控制技术、低热阻、及特殊的光学设计(解决黄晕及适用市场上反射镜相配套)。   C35系列是旭明首度推出色温集中技术(Color-PrecisionTM ) 的LED光源,缩小了白光分档的范围,光色也更均匀,固态照明厂商在颜色选择更有弹性。C35 MacAdam椭圆值在ANSI分布中可控制在7-step, 4 step 最小仅2-step。   C35是最新一代陶瓷基光源产品系列,低热阻值(Rth 《8°C/W),导热效果佳的特性是LED光源高寿命、高可靠度的重要因素。也将有助于照明厂商设计出更有品质优势:低光衰、色度稳定、热管理佳的灯具。   C35另一项特色是在光学上的设计,它解决了黄晕上的问题,光色均匀更好,适用于各种市场上的二次光学透镜相配套。   综合C35色度集中、高可靠性、低热阻、光色均匀及和市场反射杯配套性高的特点,无疑是固态照明市场中一款更方便使用的光源。   关于旭明   旭明为一家拥有自主开发、制造LED芯片及LED 光源封装技术企业,产品在一般固态照明领域的应用相当广泛,包括:路灯、商业照明、家用照明。并享有在特殊应用市场的显著成就,比如:紫外光的固化、医疗、防伪检验及农业上应用。主要经营紫外光、蓝光、绿光及LED芯片(360~540nm)。

    时间:2020-09-07 关键词: LED 旭明 封装

  • 我国封装材料受制于人 LED封装专利缺乏原创性

      继今年7月之后,广东再度开启LED封装MOCVD设备专利分析预警。日前,由广东省知识产权局举办的全省LED产业封装和MOCVD设备领域核心专利分析及预警报告会在中山举行。   根据华南师范大学光电子材料与技术研究所教授范广涵所作的报告显示,LED封装领域,中国在原创专利申请数量领先于其它国家,日本队紧随其后,美国、韩国位居第三第四位。国外在LED封装方面的研发力量不仅仅是集中在结构上面,而且对封装材料也有大力的研究。而中国主要集中在LED封装结构的设计上,当要用到某种更好的材料时,容易受制于人。   另外,国外在封装工艺与结构上面的申请重在质量,一旦有了高质量的专利,他们便会通过PCT等渠道向各个国家进行同族专利的申请,而中国便是他们的主要目标市场。从国内现今大多数热电分离的结构普遍摸仿飞利浦流明的结构专利可以看出,中国在封装结构方面的申请数量很大,但是没有走向世界,从某些角度可以看出其对于自身专利质量的不自信。   全球排名前10的飞利浦、三星、科锐、LG、松下等知名厂商,总共申请了5263件专利,这是申请人未来依旧是封装领域中的主要竞争对手。反观中国申请人,排名前三位的是台湾亿光电子工业股份有限公司、宏齐科技股份有限公司和一诠精密工业股份有限公司,分别占中国前10名申请问题的18%、13%和11%,说明台湾在封装领域具有不俗的实力,未来,台湾LED封装同行依然是强有力的竞争者。大陆排名前6名的专利申请人分别是鹤山丽得电子实业有限公司、佛山市国星光电股份有限公司、清华大学、电子科技大学、广州南科集成电子有限公司、彩虹集团公司。   报告同时显示,在MOCVD领域,从美国、日本、韩国和德国、中国台湾地区这五个主要原创国家或地区的申请趋势看,除美国、日本起步较早之外,其它三个国家和地区都是上世纪90年代中期开始申请。这五个国家和地区虽然有个别起步比较早,但从2000年开始总体专利态势一致,申请量均快速增长。   中国起步比较晚,在这个领域的专利数量仍不多,原创性和质量也不太理想,还没有优势。德国AIXTRON、美国VEECO在MOCVD技术上具有领先优势,占有世界90%的市场份额,其核心专利涵盖了生长反应室的设计、加热、载物台设计等方面,均在中国及世界范围内做了专利布局,是MOCVD设备核心技术点。  

    时间:2020-09-07 关键词: LED 专利 封装

  • Intel宣布全新混合结合封装:凸点密度猛增25倍

    Intel宣布全新混合结合封装:凸点密度猛增25倍

    在Intel的六大技术支柱中,封装技术和制程工艺并列,是基础中的基础,这两年Intel也不断展示自己的各种先进封装技术,包括Foveros、Co-EMIB、ODI、MDIO等等。 今天,Intel又宣布了全新的“混合结合”(Hybrid Bonding),可取代当今大多数封装技术中使用的“热压结合”(thermocompression bonding)。 据介绍,混合结合技术能够加速实现10微米及以下的凸点间距(Pitch),提供更高的互连密度、更小更简单的电路、更大的带宽、更低的电容、更低的功耗(每比特不到0.05皮焦耳)。 Intel目前的3D Foveros立体封装技术,可以实现50微米左右的凸点间距,每平方毫米集成大约400个凸点,而应用新的混合结合技术,不但凸点间距能缩小到1/5,每平方毫米的凸点数量也能超过1万,增加足足25倍。 采用混合结合封装技术的测试芯片已在2020年第二季度流片,但是Intel没有披露未来会在什么产品上商用。 Foveros封装的Lakefield

    时间:2020-09-02 关键词: Intel 混合 凸点密度 封装

  • 富士康半导体业务去年实现营收165亿元 约一半来自设备及制程服务

    富士康半导体业务去年实现营收165亿元 约一半来自设备及制程服务

    8月13日消息,据台湾媒体报道,苹果供应商富士康(鸿海精密)周三透露,公司半导体业务去年实现营收新台币700亿元(约合人民币165亿元)。 富士康 富士康在昨天召开的第二季度财报说明会上,说明公司未来的成长动能时表示,半导体将是其中最重要的部分之一。 2019年富士康在半导体产业上营收达到新台币700亿元,其中有47%是来自于设备及制程服务,另外的34%来自IC设计的贡献,其他封测方面则是占有15%,另外3%是来自于IC设计服务。整体来看,富士康本身已在半导体产业中已经具备垂直整合能力架构。 富士康董事长刘扬伟之前也曾经表示,集团已布局半导体3D封装,此外也切入面板级封装(PLP)、深耕系统级封装(SiP)。在芯片设计上,包括 8K电视系统单芯片整合、小芯片应用、设计电源芯片、面板驱动芯片、以及小型控制芯片等都会是重点,也预期会进入影像相关芯片设计领域。 今年第二季度,富士康净利润达新台币229亿元(约合人民币54亿元),同比增长34%。

    时间:2020-09-01 关键词: 半导体 富士康 ic设计 封装

  • 芯片搭积木 三星官宣X-Cube 3D封装技术:可用于7/5nm工艺

    芯片搭积木 三星官宣X-Cube 3D封装技术:可用于7/5nm工艺

    在Intel、台积电各自推出自家的3D芯片封装技术之后,三星也宣布新一代3D芯片技术—;—;X-Cube,基于TSV硅穿孔技术,可以将不同芯片搭积木一样堆叠起来,目前已经可以用于7nm及5nm工艺。 关于3D芯片封装,了解半导体芯片技术的玩家应该不陌生了,现有的芯片都是2D平面堆叠的,随着芯片数量的增多,占用的面积越来越大,不利于提高集成度。 3D封装顾名思义,就是将芯片从平面堆叠变成了垂直堆叠,类似搭积木那样一层层叠加,减少了芯片面积,提高了集成度。 台积电、Intel之前都公布了3D封装技术,技术风向大同小异,具体的实现方法不同,Intel的3D封装叫做Foveros,已经在Lakefield芯片上应用,集成了10nm CPU、22nm IO核心。 三星自家的3D封装技术叫做X-Cube,基于TSV硅穿孔技术将不同芯片堆叠,已经可以将SRAM芯片堆叠到芯片上方,释放了占用空间,可以堆栈更多内存芯片。 此外,TSV技术还可以大幅缩短芯片之间的信号距离,提高了数据传输速度,降低了功耗,并且客户还可以按需定制内存带宽及密度。 目前三星的X-Cube技术已经可以用于7nm及5nm工艺,三星将继续与全球无经验半导体公司合作,将该技术部署在新一代高性能芯片中。

    时间:2020-08-31 关键词: 三星 工艺 x-cube 芯片 封装

  • 可润湿侧翼 QFN 封装对于汽车应用的价值所在

    可润湿侧翼 QFN 封装对于汽车应用的价值所在

    为了确保汽车符合目前对于安全性和高可靠性的要求,汽车行业要求原始设备制造商 (OEM) 执行100%的组装后自动视觉检查 (AVI)。在使用四方扁平无引线 (QFN) 封装的情况下,不太容易看到可焊接或外露引脚/端子,也就使你无法确认它们是否被成功地焊接在印刷电路板 (PCB) 上。封装边缘有用于端子、暴露在外的覆铜,这些覆铜很容易被氧化,这使得侧壁焊锡润湿很困难。 在使用QFN封装时,侧壁焊锡的覆盖率在50-90%之间。OEM一定会产生额外成本,其原因在于不正确组装故障所产生的问题,连同组装过程具有很明显的糟糕焊点而产生的真正故障。使用X光机来检查高质量、可靠焊点会进一步增加成本,或者根本就无法实现。 为了解决汽车和商用零配件制造商所使用的无引线封装中的侧面引线润湿问题,可润湿侧翼工艺被开发出来。这个工艺为可焊接性提供一个可视化指标,并且缩短了检查时间。采用DFN封装的TI LM53600-Q1和LM53601-Q1汽车DC/DC降压稳压器使用被很多最大汽车OEM所认可的可润湿侧翼工艺。 在组装过程中,TI将特殊引线涂层 (SLP) 采用为一个额外的步骤,在这个过程中,封装被进行台阶式切割,然后在侧壁一半的位置上,用雾锡重新进行镀层。请见图1和2。     图1:一个标准QFN与一个具有可润湿侧翼的切割与镀层QFN之间的横截面比较     图2:一个QFN封装的部分切割和一半侧壁位置上的重新镀层—右图是部分放大图 镀锡为裸露在外的覆铜提供了一个保护层。在PCB组装过程中,焊点将从焊垫的下部一直延伸到侧壁,从而在组件与电路板之间形成一个增强型焊点。AVI现在可以评估器件每一侧上焊点的外观。侧面焊缝的出现表示更高焊点完整可能性更高,但是,在不进行x光检查的情况下无法保证这个检查每分钟零部件故障率 (PPM)。由于印刷期间糟糕的胶块或PCB焊盘氧化,元件下仍然会出现焊锡浸润性不佳(或称为缩锡),对于采用同样组装方法的其它非QFN器件来说,这个比率最好被估算为PCB焊盘的缩锡PPM。 图3到图6突出显示了一个QFN引线框和具有明显外露焊趾的PCB之间的焊点,这有助于AVI,并且能够消除任何不正确的组装故障。     图3:标准QFN封装的侧视图     图4:标准QFN上的焊趾     图5:标准引线框封装侧壁     图6:标准引线框封装QFN上的焊趾 总之,你可以看到,在使用可润湿侧翼工艺时,性能或质量并没有什么差别。TI的LM53600-Q1和LM53601-Q1汽车DC/DC降压稳压器包括一个可靠焊点,并且能够通过目前汽车行业所规定的严格100% AVI要求。  

    时间:2020-08-11 关键词: qfn lm53601q1 封装

  • 功率型LED封装用高折射率有机硅材料技术分析

    功率型LED封装用高折射率有机硅材料技术分析

    LED器件的性能50%取决于芯片,50%取决于封装及其材料。封装材料主要起到保护芯片和输出可见光,对LED器件的发光效率、亮度、使用寿命等方面都起着关键性的作用。随着技术的进步,LED的功率、亮度、发光效率不断提高,进而对封装材料也提出了新的要求——对封装工艺而言要求其粘接强度高、耐热性好、固化前粘度适宜;对LED性能而言要求其具有高折射率、高透光率、耐热老化、耐紫外老化、低应力、低吸湿性等,LED封装材料已经成为当前制约功率型LED发展的关键问题。 目前LED常用的封装材料是环氧树脂和有机硅材料。环氧树脂因为其具有优良的粘结性、电绝缘性、密着性和介电性能,且成本比较低、配方灵活多变、易成型、生产效率高等优点成为小功率LED封装的主流材料。对于功率型LED,由于环氧树脂吸湿性强、易老化、耐热性差等先天缺陷直接影响LED寿命;且在高温和短波光照下易变色,进而影响发光效率;而且其在固化前有一定的毒性等等缺点,已远远不能满足封装材料在高折射率、低应力、高导热性能、高耐紫外光能力和耐高温老化性能方面的要求,因此不适用于作为功率型LED的封装材料。有机硅材料耐热老化性和耐紫外光老化性优良,并且具有高透光率、低内应力等优点,被认为是LED封装用高折射率有机硅材料用最佳基体树脂,也成为近年来功率型LED封装用材料的研究热点。 Part 1 封装用有机硅材料的发展 有机硅材料主链为Si—O—Si键,侧链连接不同的功能性基团,整个分子链呈螺旋状,这种特殊的杂链分子结构赋予其许多优异性能:耐低温陛能、热稳定性和耐候性优良,工作温度范围较宽(﹣50—250℃)、具有良好的疏水性和极弱的吸湿性(《0.2%),可以有效阻止溶液和湿气侵入内部,从而提高LED的使用寿命。有机硅材料除了上述特点,还具有透光率高、耐紫外光强等优点,且透光率和折射率可以通过苯基与有机基团的比值来调节,其性能明显优于环氧树脂,是理想的LED封装材料。 随着功率型LED的发展,环氧树脂已不能满足要求,但其作为LED封装材料具有良好的粘接性能、介电性能,且价格低廉、操作简便,鉴于有机硅材料性能上的优点及降低成本上的考虑,通过物理共混和化学共聚的方法使有机硅改性环氧树脂成为众多研究方向。通过有机硅材料增韧改性环氧树脂可以改善其分子链的柔性,降低其内应力,进而改善开裂问题;利用有机硅的良好耐热性和强耐紫外光特性进行改性以提高环氧树脂的耐老化性、差耐热性、耐紫外光等问题。 但是,环氧树脂含有可吸收紫外线的芳香环,吸收紫外线后会氧化产生羰基并形成发光色团而使树脂变色,而且预热后也会变色,进而导致环氧树脂在近紫外波长范围内的透光率下降,对LED的发光强度影响较大。LED的户外使用含有大量紫外线,室内使用,少量的紫外线也会使其变黄,而环氧树脂的黄变是造成LED输出光强度降低的主要原因,同时环氧树脂固化后交联密度高、内应力大、脆性大、耐冲击性差等缺点,因此,有机硅改性环氧树脂不是功率型LED用封装材料的最佳选择。 近年来人们的研究热点逐步转移至高折射率、高导热性、高透光率的有机硅封装材料上。目前,功率型LED的芯片多为氮化镓(GaN),其折射率高,约为2.2,而有机硅封装材料的折射率相对较低,约为1.4,它们之间折射率的差别对取光率有很大的影响。当芯片发光经过封装材料时,会在其界面上发生全反射效应,造成大部分的光线反射回内部,无法有效导出,亮度效能直接受损。为了更有效地减少界面折射带来的光损失,尽可能提高取光效率,要求有机硅和透镜材料的折射率尽可能高,如果折射率从1.5增加到1.6,取光效率能提高约20%。理想封装材料的折射率应尽可能接近GaN的折射率。因此高折射率透明的LED封装用有机硅材料对缩小芯片与封装材料的折射率差异是至关重要的。 随着LED功率的不断提高,LED的散热问题越来越突出,输入功率越大,发热效应越大,过高的温度直接导致LED器件性能降低或衰减,严重影响LED光电性能,甚至使LED失效。 Part 2 封装用有机硅材料的关键技术 2.1 高折射率 LED封装技术的最大挑战就是提高LED芯片到空气的光取出率,根据斯涅耳方程:   式中,i为芯片和封装材料界面的光学临界角,n1为封装材料的折射率,n2为LED芯片的折射率,η0为光取出率。从公式(1)、(2)可以看出,只有当n1和n2的差越小,i越接近180?,光取出率越大。因此功率型LED器件封装材料对折射率有很高的要求,需》1.5。 折射率nd可由Lorentz-Lorentz方程表示:   式中,nd为折射率,RLL为摩尔折射度,V为摩尔体积。从式(3)可以看出,折射率与摩尔折射度成正比,分子摩尔体积成反比。摩尔折射度具有加和性,因此,在分子链中引入摩尔折射度和分子体积比值较大的原子或基团可以提高聚合物的折射率,常见原子的折射度及形成化学键时的折射度增量见表1。   由表1可知,卤素的折射度增量较大,但是引入卤素会使有机硅材料的密度增大,耐候性差,易黄变,因此可通过引入苯、硫、氮等基团来提高有机硅材料的折射率,但是,Liu Jingang等指出引入芳香基团、硫原子、除氟外的卤素原子以及金属有机化合物,其最高折射率很难超过1.8。由于苯环具有较高的摩尔折射度和相对较小的分子体积,因此,高折射率封装材料以苯基型有机硅材料为主,折射率在1.40~1.7内变化,也是目前研究最成熟的方法之一。有研究表明:苯基质量分数越大,有机硅封装材料的折射率越高,同时还使材料的收缩率降低、耐冷热循环冲击性能提高,苯基质量分数为40%时硅材料的折射率为1.51,苯基含量为50%时折射率》1.54,全苯基时折射率达1.57;然而,当苯基含量过高(超过50%)时,封装材料的透光率会下降,热塑性太大而使产品失去使用价值,当W苯基=20%-40%时,产物的综合性能相对最好。 道康宁公司OE-645O系列属于高折射率双组分加成型有机硅封装材料,折射率为1.54;0E-6630系列同样为高折射率加成型材料,固化后为树脂,折射率为1.54,邵氏D硬度为33—52度,断裂伸长率75% —100%。Miyoshi K等通过水解缩聚法合成了乙烯基苯基硅树脂,在铂催化剂作用下与苯基含氢硅油发生交联反应,硫化得到折射率为1.51的封装材料,其邵氏D硬度为75—85度、弯曲强度为95~135 MPa、拉伸强度为5.4 MPa,经500 h紫外线照射后透光率由95%降低至92%。Joon-Soo Kim等采用溶胶-凝胶法,通过乙烯基三甲氧基硅烷和二苯基二羟基硅烷合成苯基乙烯基聚硅氧烷,与硅氢化合物在铂催化剂下交联反应,所得树脂的折射率为1.56,在440℃左右保持良好的热稳定性。 杨雄发等将甲基苯基二氯硅烷与二甲基二氯硅烷、甲基乙烯基二氯硅烷和苯基三氯硅烷共水解后,在KOH催化下共聚,以三甲基氯硅烷为封端剂制备含有甲基苯基硅氧链节的甲基苯基乙烯基树脂,并与甲基苯基含氢硅油按一定比例在铂催化剂下硫化成型,制得LED封装硅树脂,产品在400 nm处的透光率》90%,折射率为1.52。陈智栋等以甲基、乙烯基、苯基氯硅烷为原料,通过水解一缩聚的方法制得高折射率有机硅树脂,折射率为1.542 1,透光率》99%,并探讨了不同工艺对有机硅树脂性能的影响。柯松将乙烯基硅高聚物(由乙烯基硅树脂、含乙烯基封端聚硅氧烷组成)、固体催化剂、含氢基高聚物(由聚氢基硅氧烷、乙烯基硅树脂或乙烯基氢基硅树脂组成)、抑制剂合成一种高折射率有机硅树脂,折射率为1.53,透光率99%,固化收缩率为2%,耐紫外测试和耐湿性良好。 以上研究一般都用至Ⅱ铂催化剂,有研究表明,封装材料中任何两个组分之间的折射率差异超过0.06时,会影响封装材料的透光率和耐黄变性能,铂催化剂的折射率也会对体系造成影响。Kato等通过引人含苯基的配体,合成了1,3-二甲基-1,3-二苯基-1,3-二乙烯基硅氧烷铂配合物,使催化剂与封装原料的折射率差异缩小,用该催化剂合成的封装材料折射率高于1.50,透光率高于92%。 近年来,很多学者开始关注具有折射率高、抗紫外辐射性强、透光率高、综合性能好的纳米复合型有机硅封装材料。如:TIO2和ZrO2的折射率在2.0~2.4内,与LED芯片的折射率相接近,其折射率范围大大超出了苯基对有机硅材料的改性,是改性有机硅材料的理想材料。Wen-Chang Chen等利用水解缩合的方法,采用苯基三甲氧基硅烷制得苯基倍半硅氧烷,将其加人到钛酸正丁酯中发生缩合反应,最终得到光学薄膜,随着TI含量在0—54.8%内变化,折射率可以从1.527增加到1.759(对应波长为277—322 nm)。Taskar Nikhil R等采用钛酸丁酯制备纳米TIO2粒子,外层包覆镁化合物,同时将其制成以氧化铝或氧化钛包覆的核壳结构,对其表面进行修饰后加入到有机硅封装材料中,得到折射率达1.7左右的纳米改性LED封装材料,其光学吸收较少,可减慢LED的光衰减,增加LED的出光效率,延长使用寿命,但是该制备方法较复杂,不适合量产。展喜兵等利用非水解溶胶壤胶法制备了透明钛杂化硅树脂,折射率能达到1.62,且具有良好的透明性和光电性能。 2.2 高导热性 LED芯片的电光转换效率约为15% ,其余85%转换为热能,由于芯片尺寸小、功率密度大,不及时散热会使LED工作温度升高,主要影响发光亮度减弱,使用寿命衰减,对亮度的影响是线性影响,对寿命的影响呈指数关系。对芯片和封装材料造成伤害,影响LED的使用寿命、可靠性以及发光效率等性能。因此要求封装材料具有良好的导热性能,而有机硅材料的导热率很低,纯有机硅材料的热导率仅为0.168 W/m·K,因此,提高有机硅材料的导热性十分重要,也是目前功率型LED散热的主要方式。 高分子材料多数为绝热材料,仅靠分子结构本身进行改性来提高导热性难度非常大,目前常采用的方法是往基体树脂中加入高导热填料进行填充改性,如氧化铝、氮化铝、氮化硼、碳化硅等。复合后的材料导热性由高分子本身和高导热填料共同决定,导热填料的导热系数、形状、粒径、用量等因素都会对最终产品的导热性能造成影响。另外,导热填料和树脂基体界面间的相容性较差,填料易在基体树脂中发生团聚,致使分散不均匀,二者的表面张力也存在差异,会使界面间存在气孔,增加材料热阻,因此,需对导热填料表面进行改性。 陈精华等以不同粘度端乙烯基硅油复配体系为基础胶,含氢硅油为交联剂,以KH-570处理后的硅微粉为导热填料,制备出导热率为0.63 W/m·K的有机硅灌封胶,以氧化铝为导热填料,氢氧化铝为阻燃剂,制备了导热系数为0.72 W/m·K的可室温固化有机硅电子灌封胶。赵念等以十六烷基三甲氧基硅烷改性氧化铝为导热填料,二乙基次膦酸铝(ADP)为阻燃剂,乙烯基硅油、含氢硅油为基础胶,制得导热阻燃绝缘有机硅电子灌封胶,硫化后热导率为2.12 W/m·K,拉伸强度1.72 MPa,断裂伸长率62% ,体积电阻率3.9 x 10Ω·cm。Hi-roshi等以球形氧化铝为导热填料,与三硅氧烷基单封端有机硅树脂混合,制备出高温硫化硅橡胶,导热系数高达3 W/m·K。 2.3 高透光率 有机硅树脂的透光率比环氧树脂好,透光率越大,LED的发光强度和效率就越高,功率型LED要求封装材料的透光率不低于98%(波长为400~800 nm,样品厚度1cm)。Shiobara等合成了多种聚合度的乙烯基硅油及含氢硅树脂,使其交联、固化,得到的封装材料在200℃条件下长时间老化之后的透光率仍达到94%。Maneesh等利用支化的乙烯基苯基硅树脂与乙烯基硅油、含氢硅油混合固化得到LED封装材料,其折射率》1.40,200℃下老化14d,透光率仍能达到98%(波长为400 nm)。 Part 3 结 语 功率型LED是未来光源的发展方向,在国家产业政策的支持下,LED技术和产品得到了飞速发展。LED封装对LED的性能起着关键性作用,决定了产品的发光效率、使用寿命、可靠性等方面 多年的研究取得了一些成果,研制出了高折射率、高导热性、高透光率的有机硅封装材料,但是还有一些技术壁垒亟待攻克。 (1)功率型LED封装用材料的性能没有国外产品的性能优异及可靠,该类产品基本由国外垄断; (2)通过对有机硅材料进行改性可以提高某一方面的性能,但综合性能不佳; (3)功率型LED的散热性差,添加填料可以提高有机硅封装材料的导热性,但是导致封装材料的透光率下降,从而影响发光效率; (4)有机硅材料价格昂贵。相信随着研究人员不断深入的探讨和实验,一定能开发出综合性能优异、可靠性好、价格亲民的有机硅封装材料。

    时间:2020-08-07 关键词: LED 封装

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