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  • iOS14给我们带来哪些惊喜

    iOS14给我们带来哪些惊喜

    苹果发布日期和所有新功能将随苹果下一个主要软件更新在iPhone上。 苹果公司年度开发者大会WWDC距离我们只有几周的路程,这意味着我们可能很快就会发现苹果公司为装有iOS 14 的iPhone提供了哪些新功能。但是与此同时,有很多传言揭露了我们的期望。 #百度超级好物节# 在过去的几个月中,许多苹果谣言网站都报道了他们开始使用iOS 14的早期测试版本,其中包括从界面更改到新应用的所有细节。虽然我们不确定这些泄漏是否是真正的交易,或者所列出的更改是否可以使它最终移植到iOS 14的最终版本中,但仍有很多令人兴奋的事情。 发布日期 如果一切都按计划进行,到目前为止还没有,苹果将在6月22日开始的WWDC 2020上推出iOS14。今年的会议将以虚拟方式举行,但我们仍然希望它能在计划中宣布。通常会启动该活动的主题演讲,以及所有其他主要软件更新公告。 过去,在发布公告之前先发布了开发人员测试版,然后在几个月后发布了公开测试版,并于9月初在iPhone发布会上正式发布了iOS。 但是今年的时间表可能会发生变化。有报道称,冠状病毒大流行已导致下一款iPhone的生产推迟,苹果可能被迫将发布活动以及iOS 14的发布推迟到10月。苹果尚未发表评论。 全新设计的主屏幕 在iOS 14中,主屏幕可能看起来完全不同。iOS 14将带来一个列表视图选项,该选项可让您将应用程序组织为列表而不是当前的网格视图。在Apple关注已允许您查看按字母顺序列出的应用程序,但是在iPhone上你还希望能够通过最常用或者未读通知的数目对它们进行排序。 更改默认应用 自从iPhone诞生以来,Apple便将自己的预装应用(例如Maps或Music)作为默认选择。在iOS 14中,情况可能会有所变化,因为有传言称Apple可以允许您选择第三方应用程序:Spotify代替Apple Music,Google Maps或Waze代替Apple Maps,或Chrome代替Safari。 讯息提醒 有传言称,Apple的Messages应用程序可以从Slack和WhatsApp等其他消息传递应用程序中获取线索,方法是允许您在群聊中通过在姓名前添加@符号来提及特定的人。根据MacRumors的说法,该应用程序还将包含一个选项,用于删除已发送的消息,或将消息标记为未读,就像使用电子邮件一样。我们还期待一批新的表情符号以及Animoji和Memojis的一些新技巧。 类似于iPad的多任务处理功能 iOs 14也可能为iPhone带来多任务处理功能。Apple Leaker Ben Geskin在Twitter上发布了一段视频,该视频显示的是运行早期版本操作系统的iPhone 11的外观。从那时起,人们就回应说这只是当前的越狱版本,而不是iOS 14功能。有传言称苹果将推出比当前Max更大屏幕的iPhone 12 Max,这将受益于更多类似iPad的功能,但这并不意味着我们会在此版本的iOS中看到它。 Safari的新功能 Siri已经可以翻译单词和短语,但是iOS 14可以让您翻译屏幕上的文本。根据9to5 Mac的说法,即使您没有手机信号或Wi-Fi,Safari也能获得与Google Chrome相似的翻译能力,并允许您单击按钮即可在语言之间进行切换。该报告还提到,它可能也可以在苹果的其他一些应用程序上使用。 Safari也可以通过使用Apple Pencil作为光标来单击和滚动以及记录笔记或标记页面来获得Apple Pencil的支持。 全新的锻炼应用 iOS 14也有两个新的应用程序传闻。第一个是锻炼应用程序,可以指导您完成不同的锻炼程序。 根据MacRumors的说法,这将包括跑步,骑自行车,划船,力量训练,舞蹈,瑜伽和许多其他活动。该应用程序还将在Apple Watch和Apple TV上提供。该报告称该应用程序是免费的,但苹果可能会向该服务收费,或者像在Apple News Plus上一样,在付费专区放置更多高级内容。 增强现实应用 苹果可能还正在开发iOS 14的新增强现实应用程序。9to5Mac中提到的该应用程序将使您无需在网上进行搜索即可获取有关在商店中看到的实体产品的更多信息。该报告在发布时引用了Apple Store和星巴克,但也可以扩展到其他零售商。 兼容性 到目前为止,所有谣言都暗示iOS 14将与所有运行iOS 13的设备兼容。这对于使用较旧设备的人来说是个好消息,因为以前的iOS更新已排除了较旧型号的iPhone和iPad。

    时间:2020-06-07 关键词: ios14 safari 兼容性

  • 真香的7nm锐龙本也有坑:宏碁传奇14 UB PD充电兼容性测试

    真香的7nm锐龙本也有坑:宏碁传奇14 UB PD充电兼容性测试

    宏碁传奇14寸笔记本绝对是近期最火热的机型,因为他首发了AMD锐龙R5 4500U处理器。 作为AMD十年来最重要的产品,锐龙4000系处理器使用了Zen2架构,4500U采用了6核心6线程,7nm制程,集成Vage 6显卡,一举将AMD与Intel的距离大幅度拉近甚至某些方面还达到全面超越,15W TDP功耗低但性能表现十分给力,解锁TDP后这移动U甚至可以战桌面处理器、战未来、战牙膏。 笔记本标配了一个19V 3.42A 65W 大黑砖充电器,但在机身上除了DC充电接口外,还带有一个全功能USB-C接口,官方宣传支持PD输入。机身左侧接口可以看到一个传统的DC圆孔电源输入接口,一个全功能USB-C接口、一个HDMI视频输出接口、一个USB3.2 Gen1数据充电接口。 右侧比较简单,3.5mm复合音频口、USB2.0接口、电源指示灯、锁扣。 14寸显示屏达到83%屏占比,支持180度打开,45%NTSC色域比较一般。但他配置了wiff6网卡,并且机身重量只有1.2kg,还支持PD充电,仅三千多元售价已经是香气十足。 那么这款产品的USB PD快充兼容性如何呢,是不是同样飘香?下面挑选了几款不同功率PD充电器对他进行测试。 兼容性测试: 苹果96W充电器(A2166)对宏碁传奇充电,功率20.32V 2.85A 58.06W,顺利握手USB PD快速充电,并达到笔记本最大充电功率。 苹果61W充电器(A1947)对宏碁传奇充电,功率20.32V 2.85A 58.06W,顺利握手USB PD快速充电,并达到笔记本最大充电功率。 倍思2C1A氮化镓充电器(BS-C915)USB-C1对宏碁传奇充电,功率20.27V 2.86A 58.02W,顺利握手USB PD快速充电,并达到笔记本最大充电功率。 联想65W口红充电器(PA65)USB-C1对宏碁传奇充电,功率20.27V 2.86A 58.02W,顺利握手USB PD快速充电,并达到笔记本最大充电功率。 小米65W氮化镓充电器(AD65G)对宏碁传奇充电,功率19.89V 2.91A 57.93W,顺利握手USB PD快速充电,并达到笔记本最大充电功率。 小米65W三口充电器(AD653)对宏碁传奇充电,功率19.78V 2.91A 57.59W,顺利握手USB PD快速充电,并达到笔记本最大充电功率。 努比亚55W充电器(NB-A1150A-USBA-C)对宏碁传奇充电,无法充电。 联想45W口红充电器(PA45)对宏碁传奇充电,无法充电。 苹果30W充电器(A1882)对宏碁传奇充电,无法充电。 ANKER 30W氮化镓充电器(A2017)对宏碁传奇充电,无法充电。 苹果18W PD充电器(A1695)对宏碁传奇充电,无法充电。 ANKER 18W nano充电器(A2616)对宏碁传奇充电,无法充电。 把测试数据制作成表格,可以看到ACER宏碁传奇14笔记本电脑只支持60W以上的PD充电器,45W、30W、18W等低于60W的PD充电器无法对它充电。 功率数据制作成柱状图,不管是61W还是65W还是96W充电器,充电功率实际充电数据在57W~59W之间差距不大。 总结: ACER宏碁传奇14笔记本电脑支持DC / USB PD两种充电方式,用户可以更灵活地为笔记本选择续航保障方式,并且相比起只有单USB-C PD输入的笔记本,在使用DC输入时USB-C仍然可以正常使用,不会因为插入唯一的充电接口而缺失C口数据传输功能。 在USB PD兼容性方面,ACER宏碁传奇14笔记本电脑受限于成本,采用了传统的降压输入方案,对充电器功率有一定要求,必须要大于20V3A 60W才可以正常握手充电,用户为它挑选PD充电器时一定要选择20V3A 60W以上的PD充电器才可以正常使用。

    时间:2020-05-07 关键词: 充电 笔记本 宏碁 传奇 锐龙4000 兼容性

  • 你知道PCB电路设计的电磁兼容性吗?

    你知道PCB电路设计的电磁兼容性吗?

    什么是电磁兼容?他要是什么作用?考虑电磁兼容的根本原因在于电磁干扰的存在。电磁干扰(Electromagnetic Interference,简称EMI)是破坏性电磁能从一个电子设备通过辐射或传导传到另一个电子设备的过程。一般来说,EMI特指射频信号(RF),但电磁干扰可以在所有的频率范围内发生。 电磁兼容性(Electromagnetic Compatibility,简称EMC)是指电气和电子系统、设备和装置在设定的电磁环境中,在规定的安全界限内以设计的等级或性能运行,而不会由于电磁干扰引起损坏或不可接受到性能恶化的能力。这里所说的电磁环境是指存在于给定场所的所有电磁现象的总和。这表明电磁兼容性一方面指电子产品应具有抑制外部电磁干扰的能力;另一方面,该电子产品所产生的电磁干扰应低于限度,不得影响同一电磁环境中其他电子设备的正常工作。 现今的电子产品已经由模拟设计转为数字设计。随着数字逻辑设备的发展,与EMI和EMC相关的问题开始成为产品的焦点,并得到设计者和使用者很大的关注。美国通信委员会(FCC)在20世纪70年代中后期公布了个人电脑和类似设备的辐射标准,欧共体在其89/336/EEC电磁兼容指导性文件中提出辐射和抗干扰的强制性要求。我国也陆续制定了有关电磁兼容的国家标准和国家军用标准,例如“电磁兼容术语”(GB/T4365-1995),“电磁干扰和电磁兼容性术语”(GJB72-85),“无线电干扰和抗扰度测量设备规范”(GB/T6113-1995),“电动工具、家用电器和类似器具无线电干扰特性的测量方法和允许值”(GB4343-84)。这些电磁兼容性规范大大推动了电子设计技术并提高了电子产品的可靠性和适用性。 2.EMC在PCB设计中的重要性 随着电子设备的灵敏度越来越高,并且接受微弱信号的能力越来越强,电子产品频带也越来越宽,尺寸越来越小,并且要求电子设备抗干扰能力越来越强。一些电器、电子设备工作时所产生的电磁波,容易对周围的其他电气、电子设备形成电磁干扰,引发故障或者影响信号的传输。另外,过度的电磁干扰会形成电磁污染,危害人们的身体健康,破坏生态环境。 如果在一个系统中各种用电设备能够正常工作而不致相互发生电磁干扰造成性能改变和设备的损坏,人们就称这个系统中的用电设备是相互兼容的。但是随着设备功能的多样化、结构的复杂化、功率的加大和频率的提高,同时它们的灵敏度也越来越高,这种相互兼容的状态越来越难获得。为了使系统达到电磁兼容,必须以系统的电磁环境为依据,要求每个用电设备不产生超过一定限度的电磁发射,同时又要求它本身要具备一定的抗干扰能力。只有对每一个设备都作出这两个方面的约束和改进,才能保证系统达到完全兼容。 通常认为电磁干扰的传输有两种方式:一种是传导方式;另一种是辐射方式。在实际工程中,两个设备之间发生干扰通常包含着许多种途径的耦合。正因为多种途径的耦合同时存在,反复交叉,共同产生干扰,才使得电磁干扰变得难以控制。 常见的电磁干扰主要有以下几种: (1)射频干扰。由于现有的无线电发射机的激增,射频干扰给电子系统造成了很大的威胁。蜂窝电话、手持无线电、无线电遥控单元、寻呼机和其他类似设备现在非常普遍。造成有害的干扰并不需要很大的发生功率。典型的故障出现在射频场强为1~10V/m的范围内。在欧洲、北美和很多亚洲国家,避免射频干扰损坏其他设备已经成为对所有产品在法律上的强制性规定。 (2)静电放电(ESD)。现代芯片工艺已经有了很大的进步,在很小的几何尺寸(0.18um)上元件已经变得非常密集。这些高速的、数以百万计的晶体管微处理器的灵敏性很高,很容易受到外界静电放电影响而损坏。放电可以是直接或辐射的方式引起。直接接触放电一般引起设备永久性的损坏。辐射引起的静电放电可能引起设备紊乱,工作不正常。 (3)电力干扰。随着越来越多的电子设备接入电力主干网,系统会出现一些潜在地干扰。这些干扰包括电力线干扰、电快速瞬变、电涌、电压变化、闪电瞬变和电力线谐波等。对于高频开关电源来说,这些干扰变得很显著。 (4)自兼容性。一个系统的数字部分或电路可能干扰模拟设备,在导线之间产生串绕(Crosstalk),或者一个电机可以引起数字电路的紊乱。 另外,一个在低频可以正常工作的电子产品,当频率升高时会遇到一些低频所没有的问题。比如反射、串绕、地弹、高频噪声等。 一个不符合EMC规范的电子产品不是合格的电子设计。设计产品除了满足市场功能性要求外,还必须采用适当的设计技术来预防或解除EMI的影响。 3.PCB设计的EMC考虑 对于高速PCB(Printed Circuit Board,印制电路板)设计中EMI问题,通常有两种方法解决:一种是抑制EMI的影响,另一种是屏蔽EMI的影响。这两种方式有很多不同的表现形式,特别是屏蔽系统使得EMI影响电子产品的可能性降到了最低。 射频(RF)能量是由印制电路板(PCB)内的开关电流产生的,这些电流是数字元件产生的副产品。在一个电源分配系统中每一个逻辑状态的改变都会产生一个瞬间的电涌,大多数情况下,这些逻辑状态的改变不会产生足够的接地噪声电压造成任何功能性的影响,但当一个元件的边沿速率(上升时间和下降时间)变得相当快的时候便会产生足够的射频能量影响其他的电子元件的正常工作。 3.1 PCB上电磁干扰产生的原因 不适当的做法通常会在PCB上引起超出规范的EMI。结合高频信号的特性,与PCB级的EMI相关的主要包括以下几个方面: (1)封装措施使用不适当。如应该用金属封装的器件却用塑料封装。 (2)PCB设计不佳,完成质量不高,电缆与接头的接地不良。 (3)不适当甚至错误的PCB布局。 包括时钟和周期信号走线设定不当;PCB的分层排列及信号布线层设置不当;对于带有高频RF能量分布成分的选择不当;共模与差模滤波考虑不足;接地环路引起RF和地弹;旁路和去耦不足等等。 要实现系统级的EMI抑制,通常需要一些适当的方法:这主要包括屏蔽、衬垫、接地、滤波、去耦、适当布线、电路阻抗控制等。 3.2 电磁兼容的屏蔽设计 现今的电子产业界已愈来愈注意到SE/EMC(Shielding Effectiveness,SE,隔离室屏蔽效益)的需求,而随着更多电子组件的使用,电磁兼容性亦更受到关切。电磁屏蔽就是以金属隔离的原理来控制电磁干扰由一个区域向另一个区域感应和辐射传播电方法。通常包括两种:一种是静电屏蔽,主要用于防止静电场和恒定磁场的影响;另一种是电磁屏蔽,主要用于防止交变电场、交变磁场以及交变电磁场的影响。 EMI屏蔽可使产品简单且有效的符合EMC的规范,当频率在10MHz以下时电磁波大多为传导的形式,而较高频率的电磁波则多为辐射的形式。设计时可以采用单层实心屏蔽材料、多层实心屏蔽材料、双重屏蔽或者双重以上屏蔽等新型材料进行EMI屏蔽。对于低频的电磁干扰需要用厚的屏蔽层,最合适的是使用磁导率高的材料或磁性材料,如镍铜合金等,以获得最大的电磁吸收损耗,而对于高频电磁波可使用金属屏蔽材料。 在实际的EMI屏蔽中,电磁屏蔽效能很大程度上取决于机箱的物理结构,即导电的连续性。机箱上的接缝以及开口都是电磁波的泄漏源。而且,穿过机箱的电缆也是造成屏蔽效能下降到主要原因。机箱上开口的电磁泄漏与开口的形状、辐射源的特性和辐射源到开口处的距离相关。通过适当地设计开口尺寸和辐射源到开口的距离能够改善屏蔽效能。通常解决机箱缝隙电磁泄漏的方式是在缝隙处用电磁密封衬垫。电磁密封衬垫是一种导电的弹性材料,它能够保持缝隙处的导电连续性。 常见的电磁密封衬垫有:导电橡胶(在橡胶中掺入导电颗粒,使这种复合材料既具有橡胶的弹性,又具有金属的导电性。)、双重导电橡胶(它不是在橡胶所有部分掺入导电颗粒,这样获得的好处是既最大限度地保持了橡胶的弹性,又保证了导电性)、金属编织网套(以橡胶为芯的金属编织网套)、螺旋管衬垫(用不锈钢、铍铜或镀锡铍铜卷成的螺旋管)等。另外,当对通风量要求比较高时,必须使用截至波导通风板,这种板相当于一个高通滤波器,对高于某一频率的电磁波不衰减通过,但对于低于这一频率的电磁波则进行很大的衰减,合理应用截至波导的这种特性可以很好的屏蔽EMI的干扰。 3.3 电磁兼容的合理PCB设计 随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作。因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。 通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。要实现符合EMC标准的高频PCB设计,通常需要采用以下技术:包括旁路与去耦、接地控制、传输线控制、走线终端匹配等。 旁路与去耦 去耦是指去除在器件切换时从高频器件进入到配电网络中的RF能量,而旁路则是从元件或电缆中转移不想要的共模RF能量。 所有的电容器都是由LCR电路组成,其中L是电感,它与导线长度有关,R是导线中的电阻,C是指电容。在某一频率上,该LC串联组合将产生谐振。在谐振状态下,LCR电路将有非常小的阻抗和有效的RF旁路。当频率高于电容的自谐振时,电容器渐变为感性阻抗,同时旁路或去藕效果下降。因此,电容器实现旁路与去耦的效果受引线长度,以及电容器与器件间的走线、介质填料等的影响。理想的去耦电容器还可以提供逻辑装置状态切换时所需的所有电流,实际上是电源和接地层间的阻抗决定电容器能够提供的电流的多少。 当选择旁路和去耦电容时,可通过逻辑系列和所使用的时钟速度来计算所需电容器的自谐振频率,根据频率以及电路中的容抗来选择电容值。在选择封装尺度是尽量选择更低引线电感的电容,这通常表现为SMT(Surface Mount Technology)电容器,而不选择通孔式电容器(如DIP封装的电容器)。 另外在产品设计中,也常常采用并联去耦电容来提供更大的工作频带,减少接地不平衡。在并联电容系统中,当高于自谐振频率时,大电容表现感性阻抗并随频率增大而增加;而小电容则表现为容性阻抗并随频率增加而减少,而且此时整个电容电路的阻抗比单独一个电容时的阻抗要小。以上就是电磁兼容解析,希望能给大家帮助。

    时间:2020-05-06 关键词: 电磁 电路设计 兼容性

  • 这兼容性PS5怕吗?微软野心不小 欲让新Xbox运行Xbox One游戏

    今年微软和索尼都要在主机上决战,不过对于玩家来说,考虑新主机性能、首发大作等同时,其向后的兼容性也是很在意的。 有消息称,微软正在试图让Xbox Series X兼容Xbox One的游戏,当然兼容的方式是,需外挂一块预装了游戏文件的驱动器,同时新主机上还留有专门的硬盘接口。 据说,在Xbox Series X上玩旧游戏,就像插入移动硬盘一样简单。只要这块驱动器上已经预装了Xbox One游戏,便可立即在Xbox Seres X上畅玩,不过也要注意的是,虽然Xbox Series X支持将游戏在内部和外部硬盘之间挪动,但新游戏只能在留存于内置SSD的情况下才能运行,比如首发阵容之一的《光环:无限》。 这么做的原因,或许是为了保障玩家能够获得最佳的游戏体验。 事实上在新主机向后的兼容性上,微软要比索尼更加积极,当然野心也不小。此前,微软已经明确表示,Xbox Series X将向后兼容Xbox One、Xbox 360、甚至初代Xbox上的游戏。 对于微软Xbox Series X和索尼 PlayStation 5这两款次世代主机的性能参数,虽然双方的侧重点略有不同,但计算单元和内存带宽之间的差异并没有那么显著,说到底还是要看游戏支持情况。

    时间:2020-05-05 关键词: 微软 xbox ps5 兼容性

  • Xbox Series X向下兼容性详解:百分百无缝迁移

    Xbox Series X向下兼容性详解:百分百无缝迁移

    微软刚刚揭晓了新一代Xbox Series X主机的详细规格,强大得令人目眩,已经按耐不住准备入手,但是现有Xbox玩家未免会担心向下兼容性:比如现在的游戏还能玩吗?我的外设和存档怎么办?如何与其他玩家联机? 放心,微软考虑得非常周全。 按照微软的说法,Xbox Series X将百分之百向下兼容Xbox One S、Xbox One X等所有旧主机,而凭借强大的硬件规格,以及SSD固态硬盘、Velocity存储架构,现有和旧游戏在新主机上可以获得“更快的启动和加载时间、更稳定的帧率、更高的分辨率、更好的画质”,微软将“利用全新的技术和创新,进一步增强现有游戏在新主机上当的体验”。 不仅仅是游戏可以在Xbox Series X上运行的更好,你现有的第一方和第三方外设,都可以无缝兼容新主机,包括手柄、外置硬盘等等。 游戏存档、账号等资料也可以轻松迁往Xbox Series X,而且可以突破游戏本身的限制,让使用不同主机的玩家继续对战,《使命召唤》、《泰坦陨落》这样的游戏也不例外。 《赛博朋克2077》这样的游戏,则会借助Xbox Series X更强的硬件,实现更高的性能、更好的画质。

    时间:2020-04-29 关键词: 微软 主机 xbox x 游戏 series 兼容性

  • Chromium传感器API:ISensor COM APIs

    Chromium传感器API:ISensor COM APIs

    目前,Chromium所使用的传感器API是ISensor COM APIs,它是基于在Windows 7平台上使用的传感器模型。最新消息称微软Edge工程师正致力于在Windows 10平台上为Chromium浏览器提供更好的传感器支持。   通过改善浏览器在调用各种传感器的“兼容性、性能和电池利用率”,微软希望改善Edge和Chrome和其他基于Chromium的浏览器的续航表现。Google Docs上的文件显示,微软希望Chromium的通用传感器API在Windows 10平台上使用Windows.Devices.Sensors。微软的三位高级软件工程师表示:“我们建议更新通用传感器API,设备定位和设备运动API的实现,以便在Windows 10上使用Windows.Devices.Sensors。” 微软在commit中写道:“Windows 7.Devices.Sensors在Windows 7上已经不可用。”在Chromium平台上还有相关的一个commit,不过目前的状态是merge-conflict(合并冲突)和work-in-progress(正在处理中)。Windows.Devices.Sensors中包含的硬件offload传感器将提供更高的CPU效率,这是现有传感器无法实现的。它还将提高浏览器的性能和可靠性,因为新技术可以更快地对传感器对象进行操作。   目前的处理方式基于Windows Portable Devices堆栈来处理传感器,不过在Windows 10系统中微软已经引入了全新的传感器驱动,实现了1.消除了对Windows Portable Devices(足迹和性能)的依赖;2.简化驱动程序模型的可靠性。;3.通过硬件offload提高性能和电池寿命。还不知道微软的好主意何时会得到社区的认可,但它应该很快会部署到Edge Canary或Chrome Canary中。

    时间:2019-09-03 关键词: 传感器 传感器api cpu效率 兼容性

  • 高速PCB的可控性与电磁兼容性设计

    高速电路设计是一个非常复杂的设计过程,在进行高速电路设计时有多个因素需要加以考虑,这些因素有时互相对立。如高速器件布局时位置靠近,虽可以减少延时,但可能产生串扰和显著的热效应。因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要求,又降低设计复杂度。本文从PCB的布线、布局及高速PCB的设计三个部分进行分析,介绍高速PCB的可控性与电磁兼容性设计。第一篇 PCB布线在PCB设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的,在整个PCB中,以布线的设计过程限定最高,技巧最细、工作量最大。PCB布线有单面布线、双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线,在自动布线之前,可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行,以免产生反射干扰。必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦合。自动布线的布通率,依赖于良好的布局,布线规则可以预先设定,包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线,快速地把短线连通,然后进行迷宫式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线。并试着重新再布线,以改进总体效果。对目前高密度的PCB设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道,为解决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用,还省出许多布线通道使布线过程完成得更加方便,更加流畅,更为完善,PCB 板的设计过程是一个复杂而又简单的过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会,才能得到其中的真谛。1 电源、地线的处理既使在整个PCB板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干扰,会使产品的性能下降,有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待,把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因,现只对降低式抑制噪音作以表述:(1)众所周知的是在电源、地线之间加上去耦电容。(2)尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线>信号线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5 mm对数字电路的PCB可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用)(3)用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板,电源,地线各占用一层。2 数字电路与模拟电路的共地处理现在有许多PCB不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰。数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的模拟电路器件,对地线来说,整人PCB对外界只有一个结点,所以必须在PCB内部进行处理数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在PCB与外界连接的接口处(如插头等)。数字地与模拟地有一点短接,请注意,只有一个连接点。也有在PCB上不共地的,这由系统设计来决定。3 信号线在在电(地)层的布线处理信号线布在电(地)层上在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地)层上进行布线。首先应考虑用电源层,其次才是地层。因为最好是保留地层的完整性。4 大面积导体中连接腿的处理在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),这样,可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电(地)层腿的处理相同。5 布线中网络系统的作用在许多CAD系统中,布线是依据网络系统决定的。网格过密,通路虽然有所增加,但步进太小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的,如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏,通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等。6 设计规则检查(DRC)布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面:(1)线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否合理,是否满足生产要求。(2)电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在PCB中是否还有能让地线加宽的地方。(3)对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地分开。(4)模拟电路和数字电路部分,是否有各自独立的地线。(5)后加在PCB中的图形(如图标、注标)是否会造成信号短路。(6)对一些不理想的线形进行修改。(7)在PCB上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否压在器件焊盘上,以免影响电装质量。(8)多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路。第二篇 PCB布局在设计中,布局是一个重要的环节。布局结果的好坏将直接影响布线的效果,因此可以这样认为,合理的布局是PCB设计成功的第一步。布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上用交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路进行交换,使其成为便于布线的最佳布局。在布局完成后,还可对设计文件及有关信息进行返回标注于原理图,使得PCB板中的有关信息与原理图相一致,以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级验证。1 考虑整体美观一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为该产品是成功的。在一个PCB板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉。2 布局的检查印制板尺寸是否与加工图纸尺寸相符?能否符合PCB制造工艺要求?有无定位标记?元件在二维、三维空间上有无冲突?元件布局是否疏密有序,排列整齐?是否全部布完?需经常更换的元件能否方便的更换?插件板插入设备是否方便?热敏元件与发热元件之间是否有适当的距离?调整可调元件是否方便?在需要散热的地方,装了散热器没有?空气流是否通畅?信号流程是否顺畅且互连最短?插头、插座等与机械设计是否矛盾?线路的干扰问题是否有所考虑?第三篇 高速PCB设计(一)、电子系统设计所面临的挑战随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz,将近20% 的设计主频超过120MHz。当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的PCB将无法工作。因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。(二)、什么是高速电路通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之,反射信号将在信号改变状态之后到达驱动端。如果反射信号很强,叠加的波形就有可能会改变逻辑状态。(三)、高速信号的确定上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间?一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在PCB设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。 PCB 板上每单位英寸的延时为 0.167ns.。但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片,则最大布线长度为7.62mm。设Tr 为信号上升时间, Tpd 为信号线传播延时。如果Tr≥4Tpd,信号落在安全区域。如果2Tpd≥Tr≥4Tpd,信号落在不确定区域。如果Tr≤2Tpd,信号落在问题区域。对于落在不确定区域及问题区域的信号,应该使用高速布线方法。(四)、什么是传输线PCB板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的PCB连线中之后,连线上的最终阻抗称为特征阻抗Zo。线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小。如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定。这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到。(五)、传输线效应基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应。5.1 反射信号如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射,从而引发不预期效应,使信号轮廓失真。当失真变形非常显著时可导致多种错误,引起设计失败。同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败。如果上述情况没有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败。反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗失配。5.2 延时和时序错误信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因:驱动过载,走线过长。5.3 多次跨越逻辑电平门限错误信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因:过长的走线,未被终结的传输线,过量电容或电感以及阻抗失配。5.4 过冲与下冲过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件。5.5 串扰串扰表现为在一根信号线上有信号通过时,在PCB板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰。信号线距离地线越近,线间距越大,产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。5.6 电磁辐射EMI(Electro-Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设置又很困难,这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制。(六)、避免传输线效应的方法针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法。6.1 严格控制关键网线的走线长度如果设计中有高速跳变的边沿,就必须考虑到在PCB板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准,就存在传输线的问题。6.2 合理规划走线的拓扑结构解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下,PCB走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布。对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.例如,高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的PCB板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。 在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号,并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。此外,对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感,所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选:垂直方式和水平方式。垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成PCB走线终结匹配失效,成为潜在的失败因素。6.3 抑止电磁干扰的方法很好地解决信号完整性问题将改善PCB板的电磁兼容性(EMC)。其中非常重要的是保证PCB板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外,使电路板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技术"Build-up"设计制做PCB来实现。表面积层通过在普通工艺 PCB 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ,电阻和电容可埋在表层下,单位面积上的走线密度会增加近一倍,因而可降低 PCB的体积。PCB 面积的缩小对走线的拓扑结构有巨大的影响,这意味着缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减小,提高电磁兼容特性。6.4 其它可采用技术为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距离要足够的小。任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电路。走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射,同时自身也是敏感电路。闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近似成正比。结束语高速电路设计是一个非常复杂的设计过程,可以采用ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)来应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外,在进行高速电路设计时有多个因素需要加以考虑,这些因素有时互相对立。如高速器件布局时位置靠近,虽可以减少延时,但可能产生串扰和显著的热效应。因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要求,又降低设计复杂度。高速PCB设计手段的采用构成了设计过程的可控性,只有可控的,才是可靠的,也才能是成功的!

    时间:2019-04-02 关键词: 电磁 PCB 嵌入式开发 可控性 兼容性

  • 开关电源PCB 电磁兼容性的建模分析

    开关电源PCB 电磁兼容性的建模分析

      【摘要】开关型变换器噪声的干扰路径为干扰源和被干扰设备提供了耦合条件,对其共模干扰和差模干扰的研究尤为重要。主要分析了电路主要元器件的高频模型以及共模和差模噪声的电路模型,为开关电源PCB 的EMC 优化设计提供有益的帮助。  开关电源的共模干扰和差模干扰对电路的影响是不同的,通常低频时差模噪声占主导地位,高频时共模噪声占主导地位,而且共模电流的辐射作用通常比差模电流的辐射作用要大得多,因此,区分电源中的差模干扰和共模干扰是很有必要的。  为了区分出差模干扰和共模干扰,我们首先需要对开关电源的基本耦合方式进行研究,在此基础上我们才能建立差模噪声电流和共模噪声电流的电路路径。开关电源的传导耦合主要有:  电路性传导耦合、电容性耦合、电感性耦合以及这几种耦合方式的混合。  1 共模和差模噪声路径模型  开关电源中由于高频变压器原副边绕组之间存在的耦合电容CW、功率管与散热器之间存在的杂散电容CK、功率管自身的寄生参数以及印制导线之间由于相互耦合而形成的互感、自感、互容、自容、阻抗等寄生参数而构成共模噪声和差模噪声通路,从而形成共模和差模传导干扰。在对功率开关器件、变压器以及印制导线的电阻、电感、电容的寄生参数模型进行分析的基础上,可获得变换器的噪声电流路径模型。  2 电路主要元器件的高频模型  功率开关管的内部寄生电感、电容影响到电路的高频性能,这些电容使得高频干扰漏电流流向金属基板,而且功率管与散热器之间存在着一个杂散电容CK ,出于安全的原因,散热器通常是接地的,这就提供了一条共模噪声通路。  在PWM变换器工作时,伴随着开关器件的工作,也相应产生了共模噪声。如图1 所示,对于半桥变换器,开关管Q1 的漏级电压始终为U1,源级电位随开关状态的改变而在0 和U1/2 之间变化;Q2 的源极电位始终为0,漏极电位在0 和U1/2之间变化。为使开关管和散热器能保持良好接触,往往在开关管底部与散热器之间加上绝缘垫片或者抹上导热性能良好的绝缘硅胶。这使得A 点对地之间相当于存在一个并联耦合电容CK。当开关管Q1、Q2 的状态发生改变,使A 点电位发生变化时,就会在CK 上产生噪声电流Ick,如图2 所示。该电流由散热器到达机壳,而机壳也即大地与主电源线存在耦合阻抗,形成图2中虚线所示的共模噪声通路。于是,共模噪声电流在地与主电源线的耦合阻抗Z 上产生压降,形成共模噪声。    图1 半桥变换器示意图    图2 开关管对地电容形成的共模电流回路  隔离变压器是一种广泛使用的电源线干扰抑制措施。其基本作用是实现电路之间的电气隔离,解决由地线环路带来的设备间相互干扰。对于理想的变压器,它只能传送差模电流而不能传送共模电流,这是因为对于共模电流,它在理想变压器的两个端子之间的电位相同,因此不能在绕组上产生磁场,也就不能够有共模电流通路了,从而起到了抑制共模噪声的作用。  而实际的隔离变压器原边和副边之间有一个耦合电容CW,这个耦合电容是由于变压器的绕组之间存在非电介质和物理间隙所产生的,它为共模电流提供了一个通路。  如图2 所示,A 点是电路中电压变化最强的区域,它也是产生噪声的最强的区域。伴随着电路的高频开关工作,该点的高频电压通过变压器初次级之间的分布电容Cps、电源线对地线的阻抗、变压器次级印制线自身的阻抗、电感、电容等参数,而形成变压器的共模噪声路径。  普通隔离变压器对共模噪声有一定的抑制作用,但因绕组间分布电容使它对共模干扰的抑制效果随频率升高而下降。普通隔离变压器对共模干扰的抑制作用可用初次级间的分布电容和设备对地分布电容之比值来估算。通常初次级间的分布电容为几百pF,设备对地分布电容为几~ 几十nF,因而共模干扰的衰减值在10~20 倍左右,即20~30dB。为了提高隔离变压器对共模噪声的抑制能力,关键是要耦合电容小,为此,可以在变压器初次级间增设屏蔽层。屏蔽层对变压器的能量传输无不良影响,但影响绕组间的耦合电容。带屏蔽层的隔离变压器除了能抑制共模干扰外,利用屏蔽层还可以抑制差模干扰,具体做法是将变压器屏蔽层接至初级的中线端。对50Hz 工频信号来说,由于初级与屏蔽层构成的容抗很高,故仍能通过变压器效应传递到次级,而未被衰减。对频率较高的差模干扰,由于初级与屏蔽层之间的容抗变小,使这部分干扰经由分布电容及屏蔽层与初级中线端的连线直接返回电网,而不进入次级回路。  因此,对变压器的高频建模非常重要,特别是变压器的许多寄生参数,例如:漏感,原副边之间的分布电容等,它们对共模EMI 电平的高低有着显着的影响,必须加以考虑。实际中,可以使用阻抗测量设备对变压器的主要参数进行测量,从而获得这些参数并进行仿真分析。  半桥电路中的直流电解电容Cin有相应的串联等效电感ESL 和串联等效电阻,这两个参数也影响到电路的高频性能,一般情况下ESL 大约在几十nH 左右。在实际分析中,无源元件,如电阻器、电感器和电容器的高频等效寄生参数可用高频阻抗分析仪测得,功率器件的高频模型可以从电路仿真软件的模型库中得到。  另外一个对电路的高频噪声影响较大的因素是印制板上印制导线(带状线)的相互耦合,当一个高幅度的瞬变电流或快速上升的电压出现在靠近载有信号的导体附近,就将产生干扰问题。印制导线的耦合情况通常用电路和导线的互容和互感来表征,容性耦合引发耦合电流,感性耦合引发耦合电压。PCB 板层的参数、信号线的走线和相互之间的间距对这些参数都有影响。  建立印刷电路板走线高频模型和提取走线间寄生参数的主要困难是决定印刷板线条单位长度的电容量和单位长度的电感量。通常有三种方法可以用来决定电感、电容矩阵元件:  (1)有限差分法(FDM);(2)有限元法(FEM);(3)动量法(MOM)。  当单位长度矩阵被精确的决定以后,通过多导体传输线或部分元等效电路(PEE C)理论,就可以得到印刷电路板走线的高频仿真模型。Cadence 软件是一种强大的EDA 软件,它的SpecctraQuest 工具可以对PCB 进行信号完整性和电磁兼容性分析,用它也可以对印刷电路板走线进行高频建模,实现对给定结构的PCB 进行参数提取,并且生成任意形状印制导线走线的电感、电容、电阻等寄生参数矩阵,然后利用PEEC 理论,就可以进行EMC 仿真分析。  【摘要】开关型变换器噪声的干扰路径为干扰源和被干扰设备提供了耦合条件,对其共模干扰和差模干扰的研究尤为重要。主要分析了电路主要元器件的高频模型以及共模和差模噪声的电路模型,为开关电源PCB 的EMC 优化设计提供有益的帮助。  开关电源的共模干扰和差模干扰对电路的影响是不同的,通常低频时差模噪声占主导地位,高频时共模噪声占主导地位,而且共模电流的辐射作用通常比差模电流的辐射作用要大得多,因此,区分电源中的差模干扰和共模干扰是很有必要的。  为了区分出差模干扰和共模干扰,我们首先需要对开关电源的基本耦合方式进行研究,在此基础上我们才能建立差模噪声电流和共模噪声电流的电路路径。开关电源的传导耦合主要有:  电路性传导耦合、电容性耦合、电感性耦合以及这几种耦合方式的混合。  1 共模和差模噪声路径模型  开关电源中由于高频变压器原副边绕组之间存在的耦合电容CW、功率管与散热器之间存在的杂散电容CK、功率管自身的寄生参数以及印制导线之间由于相互耦合而形成的互感、自感、互容、自容、阻抗等寄生参数而构成共模噪声和差模噪声通路,从而形成共模和差模传导干扰。在对功率开关器件、变压器以及印制导线的电阻、电感、电容的寄生参数模型进行分析的基础上,可获得变换器的噪声电流路径模型。  2 电路主要元器件的高频模型  功率开关管的内部寄生电感、电容影响到电路的高频性能,这些电容使得高频干扰漏电流流向金属基板,而且功率管与散热器之间存在着一个杂散电容CK ,出于安全的原因,散热器通常是接地的,这就提供了一条共模噪声通路。  在PWM变换器工作时,伴随着开关器件的工作,也相应产生了共模噪声。如图1 所示,对于半桥变换器,开关管Q1 的漏级电压始终为U1,源级电位随开关状态的改变而在0 和U1/2 之间变化;Q2 的源极电位始终为0,漏极电位在0 和U1/2之间变化。为使开关管和散热器能保持良好接触,往往在开关管底部与散热器之间加上绝缘垫片或者抹上导热性能良好的绝缘硅胶。这使得A 点对地之间相当于存在一个并联耦合电容CK。当开关管Q1、Q2 的状态发生改变,使A 点电位发生变化时,就会在CK 上产生噪声电流Ick,如图2 所示。该电流由散热器到达机壳,而机壳也即大地与主电源线存在耦合阻抗,形成图2中虚线所示的共模噪声通路。于是,共模噪声电流在地与主电源线的耦合阻抗Z 上产生压降,形成共模噪声。    图1 半桥变换器示意图    图2 开关管对地电容形成的共模电流回路  隔离变压器是一种广泛使用的电源线干扰抑制措施。其基本作用是实现电路之间的电气隔离,解决由地线环路带来的设备间相互干扰。对于理想的变压器,它只能传送差模电流而不能传送共模电流,这是因为对于共模电流,它在理想变压器的两个端子之间的电位相同,因此不能在绕组上产生磁场,也就不能够有共模电流通路了,从而起到了抑制共模噪声的作用。  而实际的隔离变压器原边和副边之间有一个耦合电容CW,这个耦合电容是由于变压器的绕组之间存在非电介质和物理间隙所产生的,它为共模电流提供了一个通路。  如图2 所示,A 点是电路中电压变化最强的区域,它也是产生噪声的最强的区域。伴随着电路的高频开关工作,该点的高频电压通过变压器初次级之间的分布电容Cps、电源线对地线的阻抗、变压器次级印制线自身的阻抗、电感、电容等参数,而形成变压器的共模噪声路径。  普通隔离变压器对共模噪声有一定的抑制作用,但因绕组间分布电容使它对共模干扰的抑制效果随频率升高而下降。普通隔离变压器对共模干扰的抑制作用可用初次级间的分布电容和设备对地分布电容之比值来估算。通常初次级间的分布电容为几百pF,设备对地分布电容为几~ 几十nF,因而共模干扰的衰减值在10~20 倍左右,即20~30dB。为了提高隔离变压器对共模噪声的抑制能力,关键是要耦合电容小,为此,可以在变压器初次级间增设屏蔽层。屏蔽层对变压器的能量传输无不良影响,但影响绕组间的耦合电容。带屏蔽层的隔离变压器除了能抑制共模干扰外,利用屏蔽层还可以抑制差模干扰,具体做法是将变压器屏蔽层接至初级的中线端。对50Hz 工频信号来说,由于初级与屏蔽层构成的容抗很高,故仍能通过变压器效应传递到次级,而未被衰减。对频率较高的差模干扰,由于初级与屏蔽层之间的容抗变小,使这部分干扰经由分布电容及屏蔽层与初级中线端的连线直接返回电网,而不进入次级回路。  因此,对变压器的高频建模非常重要,特别是变压器的许多寄生参数,例如:漏感,原副边之间的分布电容等,它们对共模EMI 电平的高低有着显着的影响,必须加以考虑。实际中,可以使用阻抗测量设备对变压器的主要参数进行测量,从而获得这些参数并进行仿真分析。  半桥电路中的直流电解电容Cin有相应的串联等效电感ESL 和串联等效电阻,这两个参数也影响到电路的高频性能,一般情况下ESL 大约在几十nH 左右。在实际分析中,无源元件,如电阻器、电感器和电容器的高频等效寄生参数可用高频阻抗分析仪测得,功率器件的高频模型可以从电路仿真软件的模型库中得到。  另外一个对电路的高频噪声影响较大的因素是印制板上印制导线(带状线)的相互耦合,当一个高幅度的瞬变电流或快速上升的电压出现在靠近载有信号的导体附近,就将产生干扰问题。印制导线的耦合情况通常用电路和导线的互容和互感来表征,容性耦合引发耦合电流,感性耦合引发耦合电压。PCB 板层的参数、信号线的走线和相互之间的间距对这些参数都有影响。  建立印刷电路板走线高频模型和提取走线间寄生参数的主要困难是决定印刷板线条单位长度的电容量和单位长度的电感量。通常有三种方法可以用来决定电感、电容矩阵元件:  (1)有限差分法(FDM);(2)有限元法(FEM);(3)动量法(MOM)。  当单位长度矩阵被精确的决定以后,通过多导体传输线或部分元等效电路(PEE C)理论,就可以得到印刷电路板走线的高频仿真模型。Cadence 软件是一种强大的EDA 软件,它的SpecctraQuest 工具可以对PCB 进行信号完整性和电磁兼容性分析,用它也可以对印刷电路板走线进行高频建模,实现对给定结构的PCB 进行参数提取,并且生成任意形状印制导线走线的电感、电容、电阻等寄生参数矩阵,然后利用PEEC 理论,就可以进行EMC 仿真分析。  3 共模和差模噪声的电路模型  通常电路中的共模干扰和差模干扰是同时存在的,共模干扰存在于电源的任意一个相线与大地之间,差模干扰存在于相线与相线之间。法国Grenoble 电技术实验室的Teuling、Schnaen 和Roudet 基于由MOSFET 构成的400W、开关频率为100KHz 的斩波电路实验模型的研究表明,低频时差模干扰占主导地位;高频时,共模干扰占主导地位,这说明开关电源的差模干扰和共模干扰对电路的影响程度是不同的;另一方面,线路寄生参数对差模干扰和共模干扰的影响也不同,由于线间阻抗与线———地阻抗不同,干扰经长距离传输后,差模分量的衰减要比共模大。因此,为了解决开关电源的传导噪声问题,需要首先区分共模和差模干扰,这就需要建立共模和差模噪声路径,然后对它们分别进行仿真和分析,这种方法便于我们找到电磁干扰问题的根源,便于问题的解决。  在工程上可以用电流探头来判断电源是共模还是差模占主导地位,探头先单独环绕每根导线,得出单根导线的感应值;然后再环绕两根导线,探测其感应情况,如果感应值是增加的,则线路中的干扰电流是共模的,反之是差模的。在理论分析中,针对不同的系统,需要分别建立它们的共模和差模噪声电流模型,在我们上述分析的基础上,综合考虑功率器件的高频模型和印制导线相互耦合关系,我们得到了半桥QRC 变换器的共模和差模干扰电路模型,它示于图3。图中的LISN(Line ImpedenceStabilizing network) 是EMC 检测规定的线性阻抗固定网络。因为对于50Hz 工频信号LISN 的电感表现为低阻抗,电容表现为高阻抗,所以对工频信号LISN 基本不衰减,电源可以经LISN 输送到半桥变换器中。而对于高频噪声,LISN 的电感表现为大阻抗,电容可以视为短路,所以LISN 阻止了高频噪声在待测设备和电网之间的传送,因此,LISN 起到了为共模和差模干扰电流在所需测量的频段(典型值为100KHz ~30MHz)提供一个固定的阻抗(50ohm)的作用。    图3 半桥QR C 变换器的噪声模型  在上图中,共模噪声电流分别从两套LISN 出发,经过电路开关器件、变压器、PCB 印制导线、副边电路,又回到LISN 形成共模噪声电流回路。差模噪声电流则在两套LISN、印制导线、开关器件、变压器之间形成回路。共模噪声和差模噪声可以分别取自两套LISN的电阻上电压的之差的一半或之和的一半。  即:    所以:    用同样的方法,可以很方便的得到其它拓扑的传导干扰电路模型。

    时间:2019-04-02 关键词: 电磁 建模 嵌入式开发 开关电源 兼容性

  • 智能型框架式断路器单片机系统的电磁兼容性分析(图)

    一、 简述  随着单片机技术的不断发展与完善,单片机已被广泛地应用于各行各业中,其应用程度和应用水平已逐渐成为衡量一个行业或一个部门技术水平的重要标志。框架式断路器做为低压配电系统的主开关也已突破传统的结构模式,在其保护和信息处理单元采用了单片机技术,典型产品有施耐德公司的m系列、美国ge公司的s系列、日本三菱公司的ae-ss系列、我国的dw45系列等。众所周知,框架式断路器对低压配电系统的安全、可靠运行起着至关重要的作用,而其单片机系统的电磁兼容性又是其安全、可靠、稳定运行的核心问题。以下对电磁兼容试验的目的、电磁干扰噪声对单片机系统的危害、单片机本身的硬件和软件的抗干扰性进行分析,以期进一步改善单片机系统的电磁兼容性。<?xml:namespace prefix = o />二、 电磁兼容的试验目的  所谓电磁兼容性是指设备或系统在其预定的电磁环境中实际运行时,既不受周围电磁环境的影响,又不影响周围环境,也不发生性能恶化或误动作,而能够按照技术要求正常工作的性能。  为保证智能型框架式断路器具有优良的电磁兼容性,一般要进行以下电磁兼容性试验。  1. 电力线路低频骚扰抗扰度试验,目的是验证当电力系统出现谐波、电流骤降、电流分断时的抗干扰能力。  2. 静电放电抗扰度试验,目的是验证当人体或物体所带静电荷对断路器可触及部位放电时的抗干扰能力。  3. 电快速瞬变脉冲群抗扰度试验,目的是验证由闪电、接地故障或切换电感性电路而引起的信号参数产生瞬时扰动时的抗干扰能力。这种试验是一种耦合到电力线路、控制线路、信号线路上的由许多快速瞬变脉冲组成的脉冲群试验。  4. 浪涌(冲击)抗扰度试验,目的是验证由断路或雷电瞬变过电压引起的单极性浪涌(冲击)时的抗干扰能力。这种干扰对以单片机系统为保护核心的智能型框架式断路危害很大,严重时将使其失去保护功能。  5. 射频电磁场辐射抗扰度试验,目的是验证断路器处于各种电磁辐射环境如手持无线电收发机、无线电广播、车载无线电发射机、各种工业电磁源等的抗干扰能力。对于这种来自空间的电磁干扰,采用在单片机系统周围加金属屏蔽的办法即可取得较好的效果。三、 电磁干扰对单片机系统的影响  以上所述的电磁干扰对单片机本身的时钟信号、中断信号、取样信号等影响很大,另外当电磁干扰噪声越过一定门限时,将导致单片机系统出错甚至死机,所以本文只对单片机系统本身的抗干扰进行分析。  单片机系统异常一般有以下几种情况:单片机瞬间异常,但能够自动修正;单片机异常后,由中断或复位信号使其恢复工作;单片机异常后,需由操作者干预或进行系统复位;单片机异常并导致元器件损坏、数据丢失、数据错误等。四、 单片机系统的硬件抗干扰电路分析  根据不同的功能,单片机系统的抗干扰电路和方法很多,如采用外壳屏蔽技术、电网滤波技术、系统接地技术、合理布线等。本文仅对单片机系统受到干扰后的快速复位电路、看门狗电路进行分析和讨论。

    时间:2019-03-22 关键词: 电磁 单片机 断路器 嵌入式处理器 兼容性

  • 富士通推出具全范围内嵌多媒体功能的新款IDB-1394兼容性IC

    富士通微电子(上海)有限公司近日宣布推出两款新控制器ic—— mb88388a和mb88389 ,此两款ic能支持车载多媒体网络的idb-1394标准。  mb88388a是业界首款使用idb-1394标准来支持车辆导航图像系统的芯片。它采用了富士通独特的smartcodec多媒体数字信号编解码器。smartcodec是一款基于idb-1394国际标准专门车载视频传输制定的视频多媒体数字信号编解码器,由富士通实验室开发的,能够传送高分辨率的视频图像,不会有明显的等待时间。mb88388a 和用于1394兼容的mb88389音频ic相组合,就可以实现高质量、有成本效益的后座娱乐。  mb88388a和mb88389两个ic包括idb-1394标准中规定的物理层(physical layer,phy)和链接层(link layer)功能,可以支持100/200/400 m的数据传输速度。该单芯片的实施减少了所需部分的数量。这两款新设备还执行数字传输内容保护(digital transmission content protection,dtcp),防止未经授权便对数字内容进行复制。可以同时对两个数据流进行加密和解密。  idb-1394网络有望进入更广范围的使用   idb-1394是一种国际数据网络标准,用于在车内网络传输视频、音频和其他多媒体数据。多数汽车制造商现在认为 该标准是后座娱乐系统的理想标准,能够播放dvd、演示数字tv程序,并且提供访问汽车导航系统。预计到未来对后座娱乐系统的要求,富士通和富士通vlsi有限公司(fujitsu vlsi limited)根据idb-1394标准共同研发了mb88388a导航图像和视频传输控制器以及mb88389音频传输控制器。  用于视频传输的smartcodec多媒体数字信号编解码器是由富士通实验室研发的,并在ieee 1394标准上用于传送bt.601视频流的bt.601传输协议中,例如通过idb-1394网络传输的yuv和rgb。使得视频能够从dvd、数字电视和导航资源以高分辨率传送到网络上。加密过程只在smartcodec的内部线存储器实现,这样就没有必要需要外部帧缓冲。  同样,因为idb-1394可以配置成为一个多路网络,可以在同一个物理层上传送多个视频和音频数据流。因此,车载网络可以通过一条电线上传送复合信息,降低线束的复杂性和重量。mb88389控制器可以方便地集成到idb-1394网络之中,从而降低音频网络的成本。  富士通计划扩大其idb-1394兼容性产品的范围,以便提供各种各样的从车载外围安全摄像机传输多种数据的功能。  “我们很高兴地看到富士通推出第一款全面集成的idb-1394兼容性lsi产品,”微软汽车业务组主任马克•斯帕恩(mark spain)说道。“我们支持该标准,并且计划将其用于微软汽车平台。该平台设计用于创建先进的车载娱乐系统。随着数字经验的大量积累,有望在汽车中集成软件和服务,要求使用标准的平台,并且需要例如微软和富士通提供的那样技术。”  样品价格和供应   新款的mb88388a和mb83389将以lqfp封装,从十二月份起便可投入市场。样品的价格分别从17美元和12.8美元起。

    时间:2019-02-20 关键词: 富士通 内嵌 嵌入式开发 新款 兼容性

  • 汽车系统ASIC、ASSP和电磁兼容性(EMC)设计

    汽车系统ASIC、ASSP和电磁兼容性(EMC)设计

    汽车中的电子设备不断增多,因而越来越需要采用良好的设计,以满足主要的电磁兼容性标准的要求。同时,越来越高的集成度也让汽车设计师们急需系统芯片专用集成电路和专用标准产品,它们可以多个分立元件。本文探讨了汽车设计师所面临的一些电磁兼容性和集成电路(IC)问题。 汽车中的电子设备在以持续强劲的势头不断发展着 — 工程师们为汽车的舒适、安全、娱乐、动力传动、发动机管理、稳定和控制应用研制出越来越复杂的。而且,先进的电子设备也得到越来越普遍的应用。因此,如今甚至是最为普通的汽车也装配有在几年前还只专属于高端汽车的电子设备。 在过去,舒适和方便性等非关键应用促进了应用的发展。就像电动窗或中控锁一样,这些电子应用只是了现有的机械系统。最近,设备的范围扩展至支持一些关键的应用,例如发动机优化、主动与被动安全系统和包括全球定位系统在内的一些先进的信息娱乐系统。 我们目前正在进入发展的第三个阶段。在这一阶段,电子设备不仅仅起到支持关键功能的作用,而且是控制这些关键功能 — 不论是提供重要的驾驶员信息和控制发动机,还是防撞击探测与预防、进行线控制动与驾驶和智能化气候控制等。正像您想象的那样,这些应用需要成本低、安装简便, 并且智能化和稳定性越来越高的电子。 速度和成本因素促进了“通用型”嵌入式硬件电子平台的诞生。这些平台可提供基本的或常见的硬件功能,并且可通过专门的应用软件定制提供同车系列中不同型号所需要的功能,甚至也可为不同的汽车制造商定制功能。系统芯片(SoC)半导体解决方案将多种功能集成在一个集成电路中,这样可减少组件数量和降低空间要求,同时确保长期可靠性,这对于开发成功的通用型嵌入式电子平台极为重要。 电磁兼容性 随着汽车电子设备的不断增多和复杂电子模块在汽车各个部位的应用越来越广泛,电磁兼容性问题也越来越成为工程师们所面临的设计挑战。其中三个主要问题是: (a) 如何将电磁敏感度降到最低,以使电子设备不受手机、全球定位系统或信息娱乐设备等其它电子系统的电磁发射的影响。 (b) 如何保护电子设备不受恶劣汽车环境的影响,包括供电系统的瞬变和灯和起动电机等大负载或电感负载时的干扰。 (c) 如何尽量减少可对其它汽车电子电路造成影响的电磁发射。 而且,随着系统电压的增加、车辆电子设备的增多和更多高频电子设备造成的频率上升,这些问题也变得越来越富挑战性。此外,许多电子模块现在也会与线性度差和零点偏移大的低功率廉价进行接口。这些依赖小信号,电磁干扰对它们的正常工作将是灾难性的。 兼容性测试、预兼容性测试和标准 这些问题意味着汽车电磁兼容性测试已成为汽车设计的基本要素。兼容性测试已在汽车制造商、他们的供应商和各立法机构间标准化。越晚发现电磁兼容性问题,就越难识别其根本原因 ,解决方案也可能将更为有限和昂贵。因此,在流程的所有阶段均考虑电磁兼容性问题是一个基本做法---从集成电路设计和印刷电路板布局到模块安装和最终的汽车布局设计。为了简化这一流程,在模块和集成电路阶段考虑电磁兼容性问题的预兼容性测试已经标准化。 设计符合电磁兼容性要求的集成电路和模块对于集成电路来说,有三种主要的电磁兼容性标准: 电磁发射标准 - IEC 61967:测量150千赫至1千兆赫范围内的辐射和传导性电磁发射 电磁敏感度标准 - IEC 62132:测量150千赫至1千兆赫范围内的电磁抗扰性 瞬态标准 - ISO 7637:道路车辆的传导和耦合造成的电气干扰。 那么,系统设计师如何确保他们的系统芯片和最终的模块满足以上标准?传统的模型等此时已毫无用处,因为电磁场与模拟环境不兼容。因为芯片和整个组件的尺寸远小于电磁信号的波长(1千兆赫时波长为30厘米,远远大于集成电路尺寸),在集成电路水平,电磁场仅使用电场建立模型是足够准确的。值得注意的是,辐射发射和敏感度对于集成电路来说并不是主要问题;而主要问题的是传导发射和对印刷电路板和上有效的敏感性。 设计师应采用几种技术来确保满足电磁兼容性的要求,我们将逐一看看电磁发射和电磁敏感度这两个问题。 电磁发射 电磁发射由作为的外部环路中的高频电流而产生。这些高频电流的来源包括对如数字信号处理和时钟驱动器这样的核心数字逻辑的翻转(同步逻辑会产生含有大量高频成分的又大又尖的电流峰值)、的动作、数字输入/输出脚和为印刷电路板及提供高电流峰值的高功率输出驱动器。为了尽量减少这些因素的影响,设计师应该在尽可能的情况下使用低功率电路,这可能包括降低或使用自适应电源电压或将时钟信号分布在整个频域内的架构。通过关闭数字系统中不用的部分也可减少一个时钟周期内元件的数量。除此以外,对时钟和驱动器信号上升/下降沿斜率加以控制以放缓开关边缘并提供软开关特性也有助于减少电磁发射。最后,设计师也应仔细研究外部的和芯片的布局方法。例如,使用“双绞”线的差分输出的电磁发射更少,对电磁发射也更不敏感。确保电源和地彼此靠近和使用高效电源去耦也是减少电磁发射的简单方法。 电磁敏感度 整流/抽运、寄生器件、电流和功率消耗是低电磁敏感度的三个最严重的干扰效应。高频电磁功率部分由集成电路吸收,因而可造成一些干扰,包括向高阻抗节点输出高频高电压和向低阻抗节点输出高频大电流。 尽量减少电磁敏感度影响的一个重要方法是让电路对称,从而避免整流的可能性。方法是使用差分电路拓朴结构和布局。即使在应用(如使用)中需要小信号,可处理较大共模信号的拓朴结构也可在大范围电磁信号的情况下帮助系统保持为线性状态。通过滤波方式限制敏感装置的频率输入范围是经常使用的另一种方法 ,特别是采用片上。采用高共模抑制比()和电源抑制比()设计也可让电路避免发生整流现象,减小内部节点阻抗和将所有敏感节点放在芯片上也会产生此效果。最后,为了避免或控制寄生器件和电流,使用保护装置限制超越电磁敏感度抑制水平是非常重要的。这有助于避免整流并将信号电平保持成对称状态,尽量减少基板电流和放掉关键位置的电流也是十分重要的。 最新的半导体技术 许多设计师在利用混合信号半导体技术来提供当今汽车应用所需要的系统芯片解决方案。最新的高压混和信号技术特别适合于需要高电压输出的设计 — 例如驱动电机或起动 — 并与模拟信号条件功能和复杂数字处理相结合。 安迈半导体公司()所开发的I2T和I3T系列即是最新高电压混合信号专用集成电路技术的典范。I3T80基于0.35微米工艺,可处理的最大电压为80伏,从而可以在一个集成电路中集成复杂、嵌入式微处理器、内存、外设、高电压功能和各种接口。 图1:若干功能集成在用I3T80工艺制造的单颗芯片。图1举例说明了若干功能集成在用I3T80工艺制造的单颗芯片,包括传感器模拟接口(汽车应用最常见的要求之一)、电机和传动装置的高压驱动器和使用嵌入式16/32位ARM(tm)处理器内核的数字处理电路。对于低功率处理需求,也提供8位嵌入式处理器。如图所示,可提供的其它‘标准’IP模块包括计时器、脉宽调制 (PWM) 功能、用于简化设备测试的JTAG、接口和包括CAN总线与LIN总线通信选项的通信收发器。最后应该指出的是,I3T技术含有内置保护功能,可保护专用集成电路不因过电压或错误连接而受到损坏。 图2:-30660与其它竞争产品的电磁抗扰性能对比情况。AMIS使用了这一混合信号技术和本文所描述的许多电磁兼容性合理设计方法来为汽车工业开发各种专用标准产品(),包括标准速度、AMIS-42665和AMIS-30660高速CAN收发器。这些器件在CAN控制器和物理总线间提供了接口,在 12伏和24伏汽车及需要最大速率为1兆波特CAN通信的工业应用中可简化设计,并减少组件数量。例如,AMIS-30660完全符合ISO 11898-2标准,通过CAN控制器的发射和接收脚为CAN总线提供差分发信号能力。集成电路为设计师提供了3.3伏或5伏逻辑电平接口选择,从而确保兼容现有的应用和最新的低电压设计。精心匹配的输出信号将电磁发射减至最低,从而无需共模扼流圈;而接收器输入的大共模电压范围(±35伏)确保了高电磁敏感度(EMS)。图2显示了AMIS-30660与其它竞争产品的电磁抗扰性能对比情况。

    时间:2019-02-11 关键词: 汽车 系统 电磁 嵌入式开发 兼容性

  • Silverlight C++ XRPack 版本不兼容&amp问题解决;资源编译

    使用:Silverlight C++在为了解决错误 :0XC00CEE2B 时在网上查找到不同的 XRPack 的兼容性有问题,如下链接:https://social.msdn.microsoft.com/Forums/en-US/c28d5513-984e-4c2f-bd02-fa59b8ddb517/embedded-silverlight-on-wec7-fails-to-start-with-hresult-of-0xc00cee2b?forum=winembnatapp不同版本的 XRPack 生成的 *.baml 和 *.Compressed 不能通用XRPack version 7.00.437:只生成了 *.bamlXRPack version 7.00.2825:生成了 *.baml 和 *.Compressed当使用 XRPack version 7.00.437 生成的 *.baml 时,LoadResourceDictionary() 失败。错误信息如下代码所示:HRESULT App::InitializeComponent() { RXamlSource appXaml(GetHInstance(), IDR_FRONT_LINK_UI_APP); HRESULT hr = m_pApplication->LoadResourceDictionary(&appXaml,NULL); if(WC_E_XMLCHARACTER == hr) // Error Code: 0XC00CEE2B { printf("0x%x: illegal xml character",hr); } return hr; } // InitializeComponent将 XRPack 的版本更换为:XRPack version 7.00.2825:后就能生成了 *.baml 和 *.Compressed,且没有上述 0XC00CEE2B 的出错。如果将调试生成的目录中的文件全部删除,再次编译时会出现如下错误:1>.Front_Link_UIGenerated.rc2(8) : error RC2135 : file not found: ....OutPutexeFront_Link_UIApp.Compressed 1>.Front_Link_UIGenerated.rc2(9) : error RC2135 : file not found: ....OutPutexeFront_Link_UIMainPage.Compressed 1>.Front_Link_UIGenerated.rc2(10) : error RC2135 : file not found: ....OutPutexeFront_Link_UIPage_Link_001.CompressedApp.baml/App.Compressed,MainPage.baml/MainPage.Compressed,Page_Link_001.baml/Page_Link_001.Compressed 中后缀为 *.baml 的文件生成了,但后缀为 *.Compressed 的没有生成。解决方法:将 Front_Link_UIGenerated.h 和 Front_Link_UIGenerated.rc2 文件删除。再次编译,可以看到如下编译 LOG:1>Xaml: e:WorkT9MainProcessT9_DebugCODECODE_UIBlendProjectFront_LinkFront_Link_UIApp.xaml 1>Baml: e:WorkT9MainProcessT9_DebugCODECODE_UIOutPutexeFront_Link_UIApp.baml 1>Compile Xaml SUCCEEDED (5.2%) 1>Xaml: e:WorkT9MainProcessT9_DebugCODECODE_UIBlendProjectFront_LinkFront_Link_UIMainPage.xaml 1>Baml: e:WorkT9MainProcessT9_DebugCODECODE_UIOutPutexeFront_Link_UIMainPage.baml 1>Compile Xaml SUCCEEDED (26.4%) 1>Xaml: e:WorkT9MainProcessT9_DebugCODECODE_UIBlendProjectFront_LinkFront_Link_UIPage_Link_001.xaml 1>Baml: e:WorkT9MainProcessT9_DebugCODECODE_UIOutPutexeFront_Link_UIPage_Link_001.baml 1>Compile Xaml SUCCEEDED (-36.0%)在 Blend 中修改了页面后,是需要导入到 VS2008 的。导入方法:先在“解决方案资源管理器”中选中要更新的项目,点击菜单“工具”,依次选择:Windows Embedded Silverlight Tools -> Update Silverlight for windows Embedded Project...

    时间:2018-10-17 关键词: c++ xrpack 兼容性

  • 利用HART兼容性简化模拟电流环路设计

    利用HART兼容性简化模拟电流环路设计

    在工厂环境中,4mA至20mA很常见。虽然各种应用中的基本信号调制均相同,但带宽要求却有很大的不同。工厂控制系统可能需要几百Hz环路带宽(来自位置和位移传感器),而典型的过程控制系统仅需几Hz更新速率,且一般都支持(可寻址远程传感器高速通道)。HART协议允许在传统的模拟4mA至20mA电流环路内实现双向1.2/2.2 kHz FSK(频移键控)调制数字通信。设计同时满足两种情况的4mA至20mA输入可能会有一定难度。图1中的电路图是一个支持HART的模拟输入的传统部署方法。图1:集成无源且支持HART的输入。图中,R1和RSENSE组成一个250Ω系统端接阻抗。HART FSK信号从该处到HART调制解调器为交流耦合。通过精密100Ω的RSENSE电阻,将4mA至20mA模拟信号转换为0.4V至2V信号。然后,模拟低通滤波器衰减模拟信号中的HART FSK成分,接着将其输入ADC。二阶低通模拟滤波器带宽为25Hz,滚降为-40dB/十倍频程。该电路符合HART规范,可将HART FSK信号衰减至4mA至20mA满量程以下超过-60dB电平,确保HART FSK通信输入扰动不超过0.1%。另一方面,该模拟低通滤波器在系统输入端的满量程跳变之后,建立至0.1%以内需大约70ms。这种较长的建立时间和低带宽性能不适合要求高速工作且不需要HART通信的系统。确实可以旁路模拟滤波器,但需要额外的模拟电路,比如开关或多路复用器。图2显示了支持HART的模拟输入的替代方案。图2:支持HART的灵活带宽输入。与上一个电路类似,HART FSK信号交流耦合至250Ω输入阻抗,而4mA至20mA信号通过100Ω的精密RSENSE电阻转换为0.4V至2V信号。然而本电路中,一个轻度的低通滤波器将信号带宽限制为27kHz左右,以便为系统提供免疫性和电磁兼容性(EMC)。系统输入端满量程跳变后,滤波器在40μs时间内建立至0.1%。信号会被传递到带有内置数字滤波器的Σ-Δ型ADC,比如 ADI公司的AD7173。数字滤波器可编程设置为较慢的工作速度模式和最优HART FSK信号抑制模式,或者在要求快速模拟输入时设置为快速工作模式。AD7173支持多种工作模式。其中一种模式适合用来抑制HART FSK信号,将SINC3滤波器的陷波频率设为400Hz,或者可在较低HART FSK频率(1.2kHz)时提供深滤波器陷波并可在较高频率(2.2kHz)时提供大幅衰减的分数频率。图3中的曲线显示该数字滤波器的频率响应,及其与图1中模拟滤波器的比较。图3:集成无源滤波器且支持HART的输入。不幸的是,真实情况远没有那么简单。当一条完整的消息经过HART发送后,HART FSK调制信号频谱不仅在基频调制频率处包含电能,且在1.2kHz与2.2kHz载波之间、下方和上方包含频率分量。图4显示了HART FSK消息在ADC输入端的典型频谱,以及通过SINC3滤波器以400Hz陷波衰减时的频谱。本例中,主机发送HART命令3,从机响应该命令。图4:HART消息频谱。由图4可以看出,HART消息的一部分(尤其在较低频率处)依然可以出现在A/D输出数据中。也就是说,可以轻松更改数字滤波器设置,以便实现HART FSK采样输入速度和抑制之间的正确平衡。图5显示了系统性能,其测量值在4mA至20mA满量程范围内以百分比误差表示,同时比较模拟滤波器(图1)和 SINC3数字滤波器(图2)的系统速度。图5:SINC3滤波器与模拟滤波器。模拟滤波器在硬件中固定,并具有固定的建立时间。对于系统输入端的快速变化模拟信号而言,模拟滤波器输出误差由其较慢的建立时间决定。例如,如果系统输入每40ms改变满量程,则滤波器输出不会建立至正确值1%以内。对于较慢的输入信号而言,模拟滤波器输出误差由其抑制HART FSK信号低频分量的能力决定。对于典型HART命令3消息而言,该误差测量值约为4mA至20mA满量程的0.09%。此外,数字SINC3滤波器的建立时间是一个用户设置的参数,滤波器输出误差是由于HART FSK调制对应的滤波器设置决定的。例如,400 Hz陷波的SINC3滤波器对应7.5ms建立时间,当传输HART命令3时,A/D上测得的扰动不足4mA至20mA满量程的0.4%。在具有四个模拟输入的系统中,SINC3滤波器在通道之间顺序切换。同样的400Hz陷波SIN3滤波器现在需要4×7.5= 30ms才能扫描全部四个通道。这便是四通道系统的曲线在30ms处均显示出约为0.4%误差的原因。对于更精确的4mA至20mA输入而言,SINC3滤波器可设为30ms建立时间,该设置对应100Hz陷波且将HART信号抑制在不足满量程的 0.1%。如果速度更为重要,则6ms建立时间(约500Hz陷波)的SINC3滤波器依然可以将HART通信信号抑制在4mA至20mA输入的0.5% 以下。此外,如果只要求速度且无需进行HART通信,则前文提及的AD7173能够以每通道161μs的建立时间达到3 ksps的采样速率。传统的模拟低通滤波器较容易理解,而某些情况下,每通道略为增加几个元器件可在多通道系统中实现较好的模拟输入性能。另一方面,Σ-Δ型ADC的集成数字 SINC滤波器具有极大的灵活性,而这种灵活性是一路直到终端系统用户都可提供的。数字解决方案所需硬件较少,并且若设置得当,则其在HART FSK信号滤波性能方面优于单通道系统中的模拟解决方案,而与最多四通道的系统相比具有接近或更佳的性能。

    时间:2018-09-28 关键词: 电流 电源技术解析 环路 兼容性

  • 印刷电路板(PCB)开发技术中的电磁的兼容性

    电磁兼容性(EMC, Electromagnetic Compatibility)是指电子设备在各种电磁环境中仍能够协调、有效地进行工作的能力。电磁兼容性设计的目的是使电子设备既能抑制各种外来的干扰,使电子设备在特定的电磁环境中能够正常工作,同时又能减少电子设备本身对其它电子设备的电磁干扰。印刷电路板(PCB)设计中的电磁兼容性涉及多方面因数,以下主要从三大部分加以阐述,具体选择要综合各方面因数。一 印刷电路板整体布局及器件布置1.一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为该产品是成功的;在一个PCB板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉,过孔要尽量少;电路板的最佳形状为矩形。长宽比为3:2或4:3;4 层板比双面板噪声低20dB.6层板比4层板噪声低10dB.经济条件允许时尽量用多层板。2.电路板一般分模拟电路区(怕干扰),数字电路区(怕干扰、又产生干扰),功率驱动区(干扰源),故步板时要合理地分成三区。3.器件一般选择功耗低,稳定性好的器件,而且尽量少用高速器件。4.线条有讲究:有条件做宽的线决不做细;高压及高频线应园滑,不得有尖锐的倒角,拐弯也不得采用直角。地线应尽量宽,最好使用大面积敷铜,这对接地点问题有相当大的改善。5.外时钟是高频的噪声源,除能引起对本应用系统的干扰之外,还可能产生对外界的干扰,使电磁兼容检测不能达标。在对系统可靠性要求很高的应用系统中,选用频率低的单片机是降低系统噪声的原则之一。以8051单片机为例,最短指令周期1?s时,外时钟是12MHz.而同样速度的Motorola 单片机系统时钟只需4MHz,更适合用于工控系统。近年来,一些生产8051兼容单片机的厂商也采用了一些新技术,在不牺牲运算速度的前提下将对外时钟的需求降至原来的1/3.而Motorola 单片机在新推出的68HC08系列以及其16/32位单片机中普遍采用了内部锁相环技术,将外部时钟频率降至32KHz,而内部总线速度却提高到8MHz乃至更高。6.布线要有合理的走向:如输入/输出,交流/直流,强/弱信号,高频/低频,高压/低压等……,它们的走向应该是呈线形的(或分离),不得相互交融。其目的是防止相互干扰。最好的走向是按直线,但一般不易实现,最不利的走向是环形。对于是直流,小信号,低电压PCB设计的要求可以低些。所以“合理”是相对的。上下层之间走线的方向基本垂直。整个板子的不想要均匀,能不挤的不要挤在一齐。7.在器件布置方面与其它逻辑电路一样,应把相互有关的器件尽量放得靠近些,这样可以获得较好的抗噪声效果。时钟发生器、晶振和CPU的时钟输入端都易产生噪声,要相互靠近些,特别是晶振下方不要走信号线。易产生噪声的器件、小电流电路、大电流电路等应尽量远离逻辑电路,如有可能,应另做电路板,这一点十分重要。二 地线技术SkE安规与电磁兼容网1.模拟电路和数字电路在元件布局图的设计和布线方法上有许多相同和不同之处。模拟电路中,由于放大器的存在,由布线产生的极小噪声电压,都会引起输出信号的严重失真,在数字电路中,TTL噪声容限为0.4V~0.6V,CMOS噪声容限为Vcc的0.3~0.45倍,故数字电路具有较强的抗干扰的能力。良好的电源和地总线方式的合理选择是仪器可靠工作的重要保证,相当多的干扰源是通过电源和地总线产生的,其中地线引起的噪声干扰最大。2.数字地与模拟地分开(或一点接地),地线加宽,要根据电流决定线宽,一般来说越粗越好(100mil线经约通过1到2A的电流)。地线>电源线>信号线是线宽的合理选择。3.电源线和地线尽可能靠近,整块印刷板上的电源与地要呈“井”字形分布,以便使分布线电流达到均衡。4.为减少线间串扰,必要时可增加印刷线条间距离,在其安插一些零伏线作为线间隔离。特别是输入输出信号间,三 去耦、滤波、隔离三大技术1.去耦、滤波、隔离是硬件抗干扰常用的三大措施。2.电源输入端跨接10~100uf的电解电容器。如有可能,接100uF以上的更好;原则上每个集成电路芯片都应布置一个0.01pF的瓷片电容,如遇印制板空隙不够,可每4~8个芯片布置一个1~10pF的但电容;对于抗噪能力弱、关断时电源变化大的器件,如RAM、ROM存储器件,应在芯片的电源线和地线之间直接接入退藕电容;3.滤波指各类信号按频率特性分类并控制它们的方向。常用的有各种低通滤波器、高通滤波器、带通滤波器。低通滤波器用在接入的交流电源线上,旨在让50周的交流电顺利通过,将其它高频噪声导入大地。低通滤波器的配置指标是插入损耗,选择的低通滤波器插入损耗过低起不到抑制噪声的作用,而过高的插入损耗会导致“漏电”,影响系统的人身安全性。高通、带通滤波器则应根据系统中对信号的处理要求选择使用。4.典型的信号隔离是光电隔离。使用光电隔离器件将单片机的输入输出隔离开,一方面使干扰信号不得进入单片机系统,另一方面单片机系统本身的噪声也不会以传导的方式传播出去。屏蔽则是用来隔离空间辐射的,对噪声特别大的部件,如开关电源,用金属盒罩起来,可减少噪声源对单片机系统的干扰。对特别怕干扰的模拟电路,如高灵敏度的弱信号放大电路可屏蔽起来。而重要的是金属屏蔽本身必须接真正的地SkE安规与电磁兼容网。来源:0次

    时间:2018-09-11 关键词: 电磁 印刷电路板 兼容性

  • 如何提高PCB的电磁兼容性

    【导读】随着产品向高密度、高灵敏度和高速化发展,电磁兼容和电磁干扰问题也变得越来越严重,因此,如何做好PCB的电磁兼容性设计?本文将介绍有利于提高PCB的EMC特性的各种方法与技巧,希望能帮助大家设计出具有良好EMC性能的PCB。PCB是英文(PrintedCircuitBoard)印制线路板的简称。通常把在绝缘材料上,按预定设计,制成印制线路、印制元件或两者组合而成的导电图形称为印制电路。而在绝缘基材上提供元器件之间电气连接的导电图形,称为印制线路。这样就把印制电路或印制线路的成品板称为印制线路板,亦称为印制板或印制。PCB几乎我们所能见到的设备都离不开它,小到手表、计算器、通用电脑,大到计算机、通讯设备、航空、航天、军用武器系统,只要有集成电路等元器件,它们之间电气互连都要用到PCB,它的性能直接关系到设备质量的好坏。随着技术的飞速发展,产品越来越趋向高速,高灵敏度,高密度,这种趋势导致了PCB设计中的电磁兼容(EMC)和电磁干扰问题严重化,电磁兼容设计已成为PCB设计中急待解决的技术难题。 1 电磁兼容(EMC)电磁兼容(Electro—MagneticCompatibility,简称EMC)是一门新兴综合性学科,它主要研究电磁干扰和抗干扰问题。电磁兼容性是指设备或系统在规定的电磁环境电平下,不因电磁干扰而降低性能指标,同时它们本身产生的电磁辐射不大于限定的极限电平,不影响其它系统的正常运行,并达到设备与设备、系统与系统之间互不干扰、共同可靠工作的目的。电磁干扰(EMI)产生是由于电磁干扰源通过耦合路径将能量传递给敏感系统造成的,它包括由导线和公共地线的传导、通过空间辐射或近场耦合3种基本形式。实践证明,即使电路原理图设计正确,印制设计不当,也会对设备的可靠性产生不利影响,所以保证印制电磁兼容性是整个系统设计的关键。1.1 电磁干扰(EMI)当一个EMI问题产生时,需要用3个元素来描述:干扰源、传播路径和接受者。因此我们要减小电磁干扰,就要在这三个元素上去想办法。下面我们主要讨论印制的布线技术。2 印制的布线技术良好的印制(PCB)布线在电磁兼容性中是一个非常重要的因素。2.1 PCB基本特性一个PCB的构成是在垂直叠层上使用了一系列的层压、走线和预浸处理。在多层PCB中,设计者为了方便调试,会把信号线布在最外层。PCB上的布线是有阻抗、电容和电感特性的。阻抗:布线的阻抗是由铜和横切面面积的重量决定的。例如,l盎司铜则有O.49mΩ/单位面积的阻抗。电容:布线的电容是由绝缘体(EoEr)、电流到达的范围(A)以及走线间距(h)决定的。用等式表达为C=EoErA/h,Eo是自由空间的介电常数(8.854pF/m),Er是PCB基体的相关介电常数(在FR4碾压中为4.7)。电感:布线的电感平均分布在布线中,大约为1nH/m。对于1盎司铜线来说,在O.25mm(10mil)厚的FR4碾压情况下,位于地线层上方的0.5mm(20mil)宽,20mm(800mil)长的线能产生9.8m∧的阻抗,20nH的电感以及与地之间1.66pF的耦合电容。将上述值与元器件的寄生效应相比,这些都是可以忽略不计的,但所有布线的总和可能会超出寄生效应。因此,设计者必须将这一点考虑进去。PCB布线的普遍方针:(1)增大走线的间距以减少电容耦合的串扰;(2)平行的布电源线和地线以使PCB电容达到最佳;(3)将敏感的高频线布在远离高噪声电源线的地方;(4)加宽电源线和地线以减少电源线和地线的阻抗。2.2局部电源和IC间的去耦局部去耦能够减少沿着电源干线的噪声传播。连接着电源输入口与PCB之间的大容量旁路电容起着一个低频脉动滤波器的作用,同时作为一个电势贮存器以满足突发的功率需求。此外,在每个IC的电源和地之间都应当有去耦电容.这些去耦电容应该尽可能的接近引脚。这将有助于滤除IC的开关噪声。2.3分割分割是指用物理上的分割来减少不同类型线之间的耦合,尤其是通过电源线和地线。用分割技术将4个不同类型的电路分割开的例子。在地线面,非金属的沟用来隔离四个地线面。L和C作为板子上的每一部分的过滤器.减少不同电路电源面间的耦合。高速数字电路由于其更高的瞬时功率需量而要求放在电源入口处。接口电路可能会需要静电释放(ESD)和暂态抑制的器件或电路。对于L和C来说,最好使用不同值的L和C,而不是用一个大的L和C,因为这样它便可以为不同的电路提供不同的滤波特性。2.4接地技术接地技术既应用于多层PCB,也应用于单层PCB。接地技术的目标是最小化接地阻抗,以此减少从电路返回到电源之间的接地回路的电势。(1)单层PCB的接地线在单层(单面)PCB中,接地线的宽度应尽可能的宽,且至少应为1.5mm(60mil)。由于在单层PCB上无法实现星形布线,因此跳线和地线宽度的改变应当保持为最低,否则将引起线路阻抗与电感的变化。(2)双层PCB的接地线在双层(双面)PCB中,对于数字电路优先使用地格栅/点阵布线,这种布线方式可以减少接地阻抗,接地回路和信号环路。像在单层PCB中,地线和电源线的宽度最少应为1.5mm。另外的一种布局是将接地层放在一边,信号和电源线放于另一边。在这种布置方式中将进一步减少接地回路和阻抗,去耦电容可以放置在距离IC供电线和接地层之间尽可能近的地方。(3)PCB电容在多层板上,由分离电源面和地面的绝缘薄层产生了PCB电容。在单层板上,电源线和地线的平行布放也将导致这种电容效应。PCB电容的一个优点是它具有非常高的频率响应和均匀的分布在整个面或整条线上的低串连电感。它等效于一个均匀分布在整个板上的去耦电容。没有任何一个单独的分立元件具有这个特性。(4)保护环保护环是一种可以将充满噪声的环境(比如射频电流)隔离在环外的接地技术,这是因为在通常的操作中没有电流流过保护环。(5)高速电路与低速电路布放高速电路时应使其更接近接地面,而低速电路应使其接近电源面。(6)多层PCB中的接地面和电源面在多层PCB中,推荐把电源面和接地面尽可能近的放置在相邻的层中,以便在整个板上产生一个大的PCB电容。速度最快的关键信号应当临近接地面的一边,非关键信号则布放为靠近电源面。(7)地的铜填充在某些模拟电路中,没有用到的区域是由一个大的接地面来覆盖,以此提供屏蔽和增加去耦能力。但是假如这片铜区是悬空的(比如它没有和地连接),那么它可能表现为一个天线,并将导致电磁兼容问题。(8)电源要求当电路需要不止一个电源供给时,采用接地将每个电源分离开。但是在单层PCB中多点接地是不可能的。一种解决方法是把从一个电源中引出的电源线和地线同其他的电源线和地线分隔开。这同样有助于避免电源之间的噪声耦合。3 结束语本文所介绍的各种方法与技巧有利于提高PCB的EMC特性,当然这些只是EMC设计中的一部分,通常还要考虑反射噪声,辐射发射噪声,以及其他工艺技术问题引起的干扰。在实际的设计中,应根据设计的目标要求和设计条件,采用合理的抗电磁干扰措施,设计出具有良好EMC性能的PCB。

    时间:2018-09-04 关键词: 电磁 PCB 兼容性

  • 电磁兼容性设计学习笔记二--地平面

    1地平面的应用当平行的地路径数量无穷大并且地导线是连续时,就会出现网格地的极限情况。使用多层板技术很容易实现这种结构,并且具有可能最小的接地路径电感。对于具有高速时钟的数字电路和射频电路来说,地平面是非常重要的。常见的四层结构中都包括一个单独的电源面,在高频时具有很低的电感。为什么要有这么大的一个地平面呢?我曾问过老师,老师说了一堆让我糊涂的东西。最后我还是乖乖地看书,然后得到了答案: 地平面最主要的电磁兼容性设计目的是提供地阻抗的地和电源返回路径,使其感应的低噪声最小,而对信号线的屏蔽效应才是属于其次的。因为,很多情况下,在电路板平面以外的元器件,无论如何都会使这种屏蔽作用归于很弱的效果的。当存在走线产生的明显的电场(dv/dt)耦合时,将电源层和地层放在电路板的外侧,即信号层在中间,那么如此可以为这些走线提供很好的电场屏蔽。然而,这种电场耦合比较少成为影响的主要因素,所以,我们最常用的是将电源层和地层非常近地靠在一起设计,来获得最好的电磁兼容。对于面积有限的地平面,在它的几何中心应当存在理想的阻抗,而靠近平面外侧的点将会有高得多的阻抗,这是因为这些点的阻抗开始变得明显具有感性。所以,我们可以得出结论:——绝对不允许将关键走线或者元器件靠近地平面的外侧放置!!2双面板的地很多时候,我们如果不涉及到复杂的产品,一般是双面板。双面板上,比较容易实现局部地平面。然而,如果仅仅是将没使用的空间直接铺地,那就错了哦!(哈哈,当年我就这么搞过。。)这不能获得真正的地平面。这是因为地平面的目的在于提供低电感的路径,所以它必须位于需要这个低电感回路的线路的上面或者下面。(不要瞎自个儿造地平面,呵呵)特别是在高频时,返回电流并不会如我们之前所述的那么乖去选择几何最短的回流路径,而是优先在和它相对应的信号走线相邻的那部分区域内流动。这完全是因为这样的线路所包围的环路面积最小,因此所形成的总电感最低的缘故。嗯,返回电流是最懒的,哪儿近就往哪儿靠。

    时间:2018-08-31 关键词: 电磁 平面 学习笔记 兼容性

  • 高速PCB可控性与电磁兼容性设计

    第一篇 布线在设计中,布线是完成产品设计的重要步骤,可以说前面的准备工作都是为它而做的,在整个中,以布线的设计过程限定最高,技巧最细、工作量最大。布线有单面布线、双面布线及多层布线。布线的方式也有两种:自动布线及交互式布线,在自动布线之前,可以用交互式预先对要求比较严格的线进行布线,输入端与输出端的边线应避免相邻平行,以免产生反射干扰。必要时应加地线隔离,两相邻层的布线要互相垂直,平行容易产生寄生耦合。 自动布线的布通率,依赖于良好的布局,布线规则可以预先设定,包括走线的弯曲次数、导通孔的数目、步进的数目等。一般先进行探索式布经线,快速地把短线连通,然后进行迷宫式布线,先把要布的连线进行全局的布线路径优化,它可以根据需要断开已布的线。并试着重新再布线,以改进总体效果。对目前高密度的设计已感觉到贯通孔不太适应了, 它浪费了许多宝贵的布线通道,为解决这一矛盾,出现了盲孔和埋孔技术,它不仅完成了导通孔的作用,还省出许多布线通道使布线过程完成得更加方便,更加流畅,更为完善, 板的设计过程是一个复杂而又简单的过程,要想很好地掌握它,还需广大电子工程设计人员去自已体会,才能得到其中的真谛。 1 电源、地线的处理既使在整个板中的布线完成得都很好,但由于电源、 地线的考虑不周到而引起的干扰,会使产品的性能下降,有时甚至影响到产品的成功率。所以对电、地线的布线要认真对待,把电、地线所产生的噪音干扰降到最低限度,以保证产品的质量。对每个从事电子产品设计的工程人员来说都明白地线与电源线之间噪音所产生的原因,现只对降低式抑制噪音作以表述:(1)、众所周知的是在电源、地线之间加上去耦电容。(2)、尽量加宽电源、地线宽度,最好是地线比电源线宽,它们的关系是:地线>电源线>信号线,通常信号线宽为:0.2~0.3mm,最经细宽度可达0.05~0.07mm,电源线为1.2~2.5 mm对数字电路的可用宽的地导线组成一个回路, 即构成一个地网来使用(模拟电路的地不能这样使用) (3)、用大面积铜层作地线用,在印制板上把没被用上的地方都与地相连接作为地线用。或是做成多层板,电源,地线各占用一层。2 数字电路与模拟电路的共地处理现在有许多不再是单一功能电路(数字或模拟电路),而是由数字电路和模拟电路混合构成的。因此在布线时就需要考虑它们之间互相干扰问题,特别是地线上的噪音干扰。数字电路的频率高,模拟电路的敏感度强,对信号线来说,高频的信号线尽可能远离敏感的模拟电路器件,对地线来说,整人对外界只有一个结点,所以必须在内部进行处理数、模共地的问题,而在板内部数字地和模拟地实际上是分开的它们之间互不相连,只是在与外界连接的接口处(如插头等)。数字地与模拟地有一点短接,请注意,只有一个连接点。也有在上不共地的,这由系统设计来决定。3 信号线布在电(地)层上在多层印制板布线时,由于在信号线层没有布完的线剩下已经不多,再多加层数就会造成浪费也会给生产增加一定的工作量,成本也相应增加了,为解决这个矛盾,可以考虑在电(地)层上进行布线。首先应考虑用电源层,其次才是地层。因为最好是保留地层的完整性。4 大面积导体中连接腿的处理在大面积的接地(电)中,常用元器件的腿与其连接,对连接腿的处理需要进行综合的考虑,就电气性能而言,元件腿的焊盘与铜面满接为好,但对元件的焊接装配就存在一些不良隐患如:①焊接需要大功率加热器。②容易造成虚焊点。所以兼顾电气性能与工艺需要,做成十字花焊盘,称之为热隔离(heat shield)俗称热焊盘(Thermal),这样,可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。多层板的接电(地)层腿的处理相同。5 布线中网络系统的作用在许多CAD系统中,布线是依据网络系统决定的。网格过密,通路虽然有所增加,但步进太小,图场的数据量过大,这必然对设备的存贮空间有更高的要求,同时也对象计算机类电子产品的运算速度有极大的影响。而有些通路是无效的,如被元件腿的焊盘占用的或被安装孔、定们孔所占用的等。网格过疏,通路太少对布通率的影响极大。所以要有一个疏密合理的网格系统来支持布线的进行。标准元器件两腿之间的距离为0.1英寸(2.54mm),所以网格系统的基础一般就定为0.1英寸(2.54 mm)或小于0.1英寸的整倍数,如:0.05英寸、0.025英寸、0.02英寸等。6 设计规则检查(DRC)布线设计完成后,需认真检查布线设计是否符合设计者所制定的规则,同时也需确认所制定的规则是否符合印制板生产工艺的需求,一般检查有如下几个方面:(1)、线与线,线与元件焊盘,线与贯通孔,元件焊盘与贯通孔,贯通孔与贯通孔之间的距离是否合理,是否满足生产要求。 (2)、电源线和地线的宽度是否合适,电源与地线之间是否紧耦合(低的波阻抗)?在中是否还有能让地线加宽的地方。 (3)、对于关键的信号线是否采取了最佳措施,如长度最短,加保护线,输入线及输出线被明显地分开。 (4)、模拟电路和数字电路部分,是否有各自独立的地线。 (5)后加在中的图形(如图标、注标)是否会造成信号短路。 (6)对一些不理想的线形进行修改。 (7)、在上是否加有工艺线?阻焊是否符合生产工艺的要求,阻焊尺寸是否合适,字符标志是否压在器件焊盘上,以免影响电装质量。 (8)、多层板中的电源地层的外框边缘是否缩小,如电源地层的铜箔露出板外容易造成短路。 第二篇 布局在设计中,布局是一个重要的环节。布局结果的好坏将直接影响布线的效果,因此可以这样认为,合理的布局是设计成功的第一步。布局的方式分两种,一种是交互式布局,另一种是自动布局,一般是在自动布局的基础上用交互式布局进行调整,在布局时还可根据走线的情况对门电路进行再分配,将两个门电路进行交换,使其成为便于布线的最佳布局。在布局完成后,还可对设计文件及有关信息进行返回标注于原理图,使得板中的有关信息与原理图相一致,以便在今后的建档、更改设计能同步起来, 同时对模拟的有关信息进行更新,使得能对电路的电气性能及功能进行板级验证。--考虑整体美观一个产品的成功与否,一是要注重内在质量,二是兼顾整体的美观,两者都较完美才能认为该产品是成功的。在一个板上,元件的布局要求要均衡,疏密有序,不能头重脚轻或一头沉。--布局的检查 印制板尺寸是否与加工图纸尺寸相符?能否符合制造工艺要求?有无定位标记? 元件在二维、三维空间上有无冲突? 元件布局是否疏密有序,排列整齐?是否全部布完? 需经常更换的元件能否方便的更换?插件板插入设备是否方便? 热敏元件与发热元件之间是否有适当的距离? 调整可调元件是否方便? 在需要散热的地方,装了散热器没有?空气流是否通畅? 信号流程是否顺畅且互连最短? 插头、插座等与机械设计是否矛盾? 线路的干扰问题是否有所考虑? 第三篇 高速设计(一)、电子系统设计所面临的挑战随着系统设计复杂性和集成度的大规模提高,电子系统设计师们正在从事100MHZ以上的电路设计,总线的工作频率也已经达到或者超过50MHZ,有的甚至超过100MHZ。目前约50% 的设计的时钟频率超过50MHz,将近20% 的设计主频超过120MHz。当系统工作在50MHz时,将产生传输线效应和信号的完整性问题;而当系统时钟达到120MHz时,除非使用高速电路设计知识,否则基于传统方法设计的将无法工作。因此,高速电路设计技术已经成为电子系统设计师必须采取的设计手段。只有通过使用高速电路设计师的设计技术,才能实现设计过程的可控性。(二)、什么是高速电路通常认为如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ,而且工作在这个频率之上的电路已经占到了整个电子系统一定的份量(比如说1/3),就称为高速电路。  实际上,信号边沿的谐波频率比信号本身的频率高,是信号快速变化的上升沿与下降沿(或称信号的跳变)引发了信号传输的非预期结果。因此,通常约定如果线传播延时大于1/2数字信号驱动端的上升时间,则认为此类信号是高速信号并产生传输线效应。信号的传递发生在信号状态改变的瞬间,如上升或下降时间。信号从驱动端到接收端经过一段固定的时间,如果传输时间小于1/2的上升或下降时间,那么来自接收端的反射信号将在信号改变状态之前到达驱动端。反之,反射信号将在信号改变状态之后到达驱动端。如果反射信号很强,叠加的波形就有可能会改变逻辑状态。(三)、高速信号的确定上面我们定义了传输线效应发生的前提条件,但是如何得知线延时是否大于1/2驱动端的信号上升时间? 一般地,信号上升时间的典型值可通过器件手册给出,而信号的传播时间在设计中由实际布线长度决定。下图为信号上升时间和允许的布线长度(延时)的对应关系。  板上每单位英寸的延时为 0.167ns.。但是,如果过孔多,器件管脚多,网线上设置的约束多,延时将增大。通常高速逻辑器件的信号上升时间大约为0.2ns。如果板上有GaAs芯片,则最大布线长度为7.62mm。 设Tr 为信号上升时间, Tpd 为信号线传播延时。如果Tr≥4Tpd,信号落在安全区域。如果2Tpd≥Tr≥4Tpd,信号落在不确定区域。如果Tr≤2Tpd,信号落在问题区域。对于落在不确定区域及问题区域的信号,应该使用高速布线方法。 (四)、什么是传输线板上的走线可等效为下图所示的串联和并联的电容、电阻和电感结构。串联电阻的典型值0.25-0.55 ohms/foot,因为绝缘层的缘故,并联电阻阻值通常很高。将寄生电阻、电容和电感加到实际的连线中之后,连线上的最终阻抗称为特征阻抗Zo。线径越宽,距电源/地越近,或隔离层的介电常数越高,特征阻抗就越小。如果传输线和接收端的阻抗不匹配,那么输出的电流信号和信号最终的稳定状态将不同,这就引起信号在接收端产生反射,这个反射信号将传回信号发射端并再次反射回来。随着能量的减弱反射信号的幅度将减小,直到信号的电压和电流达到稳定。这种效应被称为振荡,信号的振荡在信号的上升沿和下降沿经常可以看到。(五)、传输线效应基于上述定义的传输线模型,归纳起来,传输线会对整个电路设计带来以下效应。? 反射信号Reflected signals? 延时和时序错误Delay & Timing errors? 多次跨越逻辑电平门限错误False Switching? 过冲与下冲Overshoot/Undershoot? 串扰Induced Noise (or crosstalk)? 电磁辐射EMI radiation5.1 反射信号  如果一根走线没有被正确终结(终端匹配),那么来自于驱动端的信号脉冲在接收端被反射,从而引发不预期效应,使信号轮廓失真。当失真变形非常显著时可导致多种错误,引起设计失败。同时,失真变形的信号对噪声的敏感性增加了,也会引起设计失败。如果上述情况没有被足够考虑,EMI将显著增加,这就不单单影响自身设计结果,还会造成整个系统的失败。反射信号产生的主要原因:过长的走线;未被匹配终结的传输线,过量电容或电感以及阻抗失配。 5.2 延时和时序错误信号延时和时序错误表现为:信号在逻辑电平的高与低门限之间变化时保持一段时间信号不跳变。过多的信号延时可能导致时序错误和器件功能的混乱。  通常在有多个接收端时会出现问题。电路设计师必须确定最坏情况下的时间延时以确保设计的正确性。信号延时产生的原因:驱动过载,走线过长。 5.3 多次跨越逻辑电平门限错误信号在跳变的过程中可能多次跨越逻辑电平门限从而导致这一类型的错误。多次跨越逻辑电平门限错误是信号振荡的一种特殊的形式,即信号的振荡发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱。反射信号产生的原因:过长的走线,未被终结的传输线,过量电容或电感以及阻抗失配。 5.4 过冲与下冲 过冲与下冲来源于走线过长或者信号变化太快两方面的原因。虽然大多数元件接收端有输入保护二极管保护,但有时这些过冲电平会远远超过元件电源电压范围,损坏元器件。 5.5 串扰串扰表现为在一根信号线上有信号通过时,在板上与之相邻的信号线上就会感应出相关的信号,我们称之为串扰。信号线距离地线越近,线间距越大,产生的串扰信号越小。异步信号和时钟信号更容易产生串扰。因此解串扰的方法是移开发生串扰的信号或屏蔽被严重干扰的信号。5.6 电磁辐射EMI(Electro-Magnetic Interference)即电磁干扰,产生的问题包含过量的电磁辐射及对电磁辐射的敏感性两方面。EMI表现为当数字系统加电运行时,会对周围环境辐射电磁波,从而干扰周围环境中电子设备的正常工作。它产生的主要原因是电路工作频率太高以及布局布线不合理。目前已有进行 EMI仿真的软件工具,但EMI仿真器都很昂贵,仿真参数和边界条件设置又很困难,这将直接影响仿真结果的准确性和实用性。最通常的做法是将控制EMI的各项设计规则应用在设计的每一环节,实现在设计各环节上的规则驱动和控制。(六)、避免传输线效应的方法针对上述传输线问题所引入的影响,我们从以下几方面谈谈控制这些影响的方法。6.1 严格控制关键网线的走线长度  如果设计中有高速跳变的边沿,就必须考虑到在板上存在传输线效应的问题。现在普遍使用的很高时钟频率的快速集成电路芯片更是存在这样的问题。解决这个问题有一些基本原则:如果采用CMOS或TTL电路进行设计,工作频率小于10MHz,布线长度应不大于7英寸。工作频率在50MHz布线长度应不大于1.5英寸。如果工作频率达到或超过75MHz布线长度应在1英寸。对于GaAs芯片最大的布线长度应为0.3英寸。如果超过这个标准,就存在传输线的问题。6.2 合理规划走线的拓扑结构解决传输线效应的另一个方法是选择正确的布线路径和终端拓扑结构。走线的拓扑结构是指一根网线的布线顺序及布线结构。当使用高速逻辑器件时,除非走线分支长度保持很短,否则边沿快速变化的信号将被信号主干走线上的分支走线所扭曲。通常情形下,走线采用两种基本拓扑结构,即菊花链(Daisy Chain)布线和星形(Star)分布。对于菊花链布线,布线从驱动端开始,依次到达各接收端。如果使用串联电阻来改变信号特性,串联电阻的位置应该紧靠驱动端。在控制走线的高次谐波干扰方面,菊花链走线效果最好。但这种走线方式布通率最低,不容易100%布通。实际设计中,我们是使菊花链布线中分支长度尽可能短,安全的长度值应该是:Stub Delay <= Trt *0.1.例如,高速TTL电路中的分支端长度应小于1.5英寸。这种拓扑结构占用的布线空间较小并可用单一电阻匹配终结。但是这种走线结构使得在不同的信号接收端信号的接收是不同步的。星形拓扑结构可以有效的避免时钟信号的不同步问题,但在密度很高的板上手工完成布线十分困难。采用自动布线器是完成星型布线的最好的方法。每条分支上都需要终端电阻。终端电阻的阻值应和连线的特征阻抗相匹配。这可通过手工计算,也可通过CAD工具计算出特征阻抗值和终端匹配电阻值。 在上面的两个例子中使用了简单的终端电阻,实际中可选择使用更复杂的匹配终端。第一种选择是RC匹配终端。RC匹配终端可以减少功率消耗,但只能使用于信号工作比较稳定的情况。这种方式最适合于对时钟线信号进行匹配处理。其缺点是RC匹配终端中的电容可能影响信号的形状和传播速度。串联电阻匹配终端不会产生额外的功率消耗,但会减慢信号的传输。这种方式用于时间延迟影响不大的总线驱动电路。串联电阻匹配终端的优势还在于可以减少板上器件的使用数量和连线密度。最后一种方式为分离匹配终端,这种方式匹配元件需要放置在接收端附近。其优点是不会拉低信号,并且可以很好的避免噪声。典型的用于TTL输入信号(ACT, HCT, FAST)。此外,对于终端匹配电阻的封装型式和安装型式也必须考虑。通常SMD表面贴装电阻比通孔元件具有较低的电感,所以SMD封装元件成为首选。如果选择普通直插电阻也有两种安装方式可选:垂直方式和水平方式。垂直安装方式中电阻的一条安装管脚很短,可以减少电阻和电路板间的热阻,使电阻的热量更加容易散发到空气中。但较长的垂直安装会增加电阻的电感。水平安装方式因安装较低有更低的电感。但过热的电阻会出现漂移,在最坏的情况下电阻成为开路,造成走线终结匹配失效,成为潜在的失败因素。 6.3 抑止电磁干扰的方法很好地解决信号完整性问题将改善板的电磁兼容性(EMC)。其中非常重要的是保证板有很好的接地。对复杂的设计采用一个信号层配一个地线层是十分有效的方法。此外,使电路板的最外层信号的密度最小也是减少电磁辐射的好方法,这种方法可采用"表面积层"技术"Build-up"设计制做来实现。表面积层通过在普通工艺 上增加薄绝缘层和用于贯穿这些层的微孔的组合来实现 ,电阻和电容可埋在表层下,单位面积上的走线密度会增加近一倍,因而可降低 的体积。 面积的缩小对走线的拓扑结构有巨大的影响,这意味着缩小的电流回路,缩小的分支走线长度,而电磁辐射近似正比于电流回路的面积;同时小体积特征意味着高密度引脚封装器件可以被使用,这又使得连线长度下降,从而电流回路减小,提高电磁兼容特性。6.4 其它可采用技术为减小集成电路芯片电源上的电压瞬时过冲,应该为集成电路芯片添加去耦电容。这可以有效去除电源上的毛刺的影响并减少在印制板上的电源环路的辐射。当去耦电容直接连接在集成电路的电源管腿上而不是连接在电源层上时,其平滑毛刺的效果最好。这就是为什么有一些器件插座上带有去耦电容,而有的器件要求去耦电容距器件的距离要足够的小。任何高速和高功耗的器件应尽量放置在一起以减少电源电压瞬时过冲。如果没有电源层,那么长的电源连线会在信号和回路间形成环路,成为辐射源和易感应电路。走线构成一个不穿过同一网线或其它走线的环路的情况称为开环。如果环路穿过同一网线其它走线则构成闭环。两种情况都会形成天线效应(线天线和环形天线)。天线对外产生EMI辐射,同时自身也是敏感电路。闭环是一个必须考虑的问题,因为它产生的辐射与闭环面积近似成正比。结束语高速电路设计是一个非常复杂的设计过程,ZUKEN公司的高速电路布线算法(Route Editor)和EMC/EMI分析软件(INCASES,Hot-Stage)应用于分析和发现问题。本文所阐述的方法就是专门针对解决这些高速电路设计问题的。此外,在进行高速电路设计时有多个因素需要加以考虑,这些因素有时互相对立。如高速器件布局时位置靠近,虽可以减少延时,但可能产生串扰和显著的热效应。因此在设计中,需权衡各因素,做出全面的折衷考虑;既满足设计要求,又降低设计复杂度。高速设计手段的采用构成了设计过程的可控性,只有可控的,才是可靠的,也才能是成功的!

    时间:2018-08-29 关键词: 电磁 PCB 可控性 兼容性

  • 提高电路板设计电磁兼容性的方法一

    0 引言PCB是英文(Printed Circuit Board)印制线路板的简称。通常把在绝缘材料上,按预定设计,制成印制线路、印制元件或两者组合而成的导电图形称为印制电路。而在绝缘基材上提供元器件之间电气连接的导电图形,称为印制线路。这样就把印制电路或印制线路的成品板称为印制线路板,亦称为印制板或印制。PCB几乎我们所能见到的设备都离不开它,小到手表、计算器、通用电脑,大到计算机、通讯设备、航空、航天、军用武器系统,只要有集成电路等元器件,它们之间电气互连都要用到PCB,它的性能直接关系到设备质量的好坏。随着技术的飞速发展,产品越来越趋向高速,高灵敏度,高密度,这种趋势导致了PCB设计中的电磁兼容(EMC)和电磁干扰问题严重化,电磁兼容设计已成为PCB Layout中急待解决的技术难题。1 电磁兼容电磁兼容(Electro—Magnetic Compatibility,简称EMC)是一门新兴综合性学科,它主要研究电磁干扰和抗干扰问题。电磁兼容性是指设备或系统在规定的电磁环境电平下,不因电磁干扰而降低性能指标,同时它们本身产生的电磁辐射不大于限定的极限电平,不影响其它系统的正常运行,并达到设备与设备、系统与系统之间互不干扰、共同可靠工作的目的。电磁干扰(EMI)产生是由于电磁干扰源通过耦合路径将能量传递给敏感系统造成的,它包括由导线和公共地线的传导、通过空间辐射或近场耦合3种基本形式。实践证明,即使电路原理图设计正确,印制设计不当,也会对设备的可靠性产生不利影响,所以保证印制电磁兼容性是整个系统设计的关键。1.1 电磁干扰(EMI)当一个EMI问题产生时,需要用3个元素来描述:干扰源、传播路径和接受者。因此我们要减小电磁干扰,就要在这三个元素上去想办法。下面我们主要讨论印制的布线技术。2 印制的布线技术良好的印制(PCB)布线在电磁兼容性中是一个非常重要的因素。2.1 PCB基本特性一个PCB的构成是在垂直叠层上使用了一系列的层压、走线和预浸处理。在多层PCB中,设计者为了方便调试,会把信号线布在最外层。PCB上的布线是有阻抗、电容和电感特性的。阻抗:布线的阻抗是由铜和横切面面积的重量决定的。例如,l盎司铜则有O.49 mΩ/单位面积的阻抗。电容:布线的电容是由绝缘体(EoEr)、电流到达的范围(A)以及走线间距(h)决定的。用等式表达为C=EoErA/h,Eo是自由空间的介电常数(8.854 pF/m),Er是PCB基体的相关介电常数(在FR4碾压中为4.7)。电感:布线的电感平均分布在布线中,大约为1 nH/m。对于1盎司铜线来说,在O.25 mm(10mil)厚的FR4碾压情况下,位于地线层上方的0.5mm(20mil)宽,20 mm(800 mil)长的线能产生9.8 m∧的阻抗,20 nH的电感以及与地之间1.66 pF的耦合电容。将上述值与元器件的寄生效应相比,这些都是可以忽略不计的,但所有布线的总和可能会超出寄生效应。因此,设计者必须将这一点考虑进去。PCB布线的普遍方针:(1)增大走线的间距以减少电容耦合的串扰;(2)平行的布电源线和地线以使PCB电容达到最佳;(3)将敏感的高频线布在远离高噪声电源线的地方;(4)加宽电源线和地线以减少电源线和地线的阻抗。2.2 分割分割是指用物理上的分割来减少不同类型线之间的耦合,尤其是通过电源线和地线。用分割技术将4个不同类型的电路分割开的例子。在地线面,非金属的沟用来隔离四个地线面。L和C作为板子上的每一部分的过滤器.减少不同电路电源面间的耦合。高速数字电路由于其更高的瞬时功率需量而要求放在电源入口处。接口电路可能会需要静电释放(ESD)和暂态抑制的器件或电路。对于L和C来说,最好使用不同值的L和C,而不是用一个大的L和C,因为这样它便可以为不同的电路提供不同的滤波特性。2.3 局部电源和IC间的去耦局部去耦能够减少沿着电源干线的噪声传播。连接着电源输入口与PCB之间的大容量旁路电容起着一个低频脉动滤波器的作用,同时作为一个电势贮存器以满足突发的功率需求。此外,在每个IC的电源和地之间都应当有去耦电容.这些去耦电容应该尽可能的接近引脚。这将有助于滤除IC的开关噪声。

    时间:2018-07-30 关键词: 电磁 方法 电路板 兼容性

  • 电磁兼容性设计学习笔记--PCB中地的布局

    上元器件的布局对整个板的电磁兼容性影响很大,所以从事硬件电路设计的工程师很有必要学习上对元器件的布局。下面,我将以学生学习的角度出发,学习与分析上元器件布局的电磁兼容性设计。1、概述为了在设计初期给予布局人员更多的指导,应尽可能地采用电路框图以提供更为详尽的信息,这些应该注意的点包括:(1) 在物理上对电路板上功能性的子模块进行划分;(2) 敏感元器件和I/O端口的位置要求;(3) 在电路方框图上作标记,包括被使用的各种正被使用的不同的接地节点,与此同时也必须重点关注到他们的连接;(4) 各种不同的地节点可以共地的位置,以及不能共地的位置;(5) 必须靠近地印制线布放信号印制线,再加上其他任何对信号印制线布置有限制的条件。2、无地平面时的地布局2.1 印制线的阻抗为了减小地阻抗上产生的噪声电压,地连接的仔细布置要花费很大的功夫。但是在任何不一样的印制电路板上,彻底消除闭合的地电流是不切合实际的,另一方面,地设计就是要设法降低地阻抗本身的大小。印制线的阻抗主要由在频率大于数千赫兹以上时的电感决定的,减小地连接阻抗的方法有两种:(1) 使导线的长度最短,并且如果可能,增加它的长度;(2) 印制线的返回路径与其平行并紧邻放置。印制线的电感主要是其长度的函数,其次才与宽度相关。对于长度等于x英寸(1英寸=2.54cm)、直径等于y英寸的单根导线,式2-1给出了它的自感大小: L=0.0051*x(ln(4/y)-0.75) uH (2-1)因为电感与直径之间存在对数关系,所以导线的直径加倍并不会使电感减小50%。若平行的印制线之间的距离足够远,则互感的影响可以减小到零,那么电感也会成比例减小。对于间距超过1cm的细导线,互感效应可忽略不计。2.2 网格地从逻辑上对平行的接地线进行扩展,就会形成一个网状结构的接地布局。这个方式可使地回流电流可以使用的不同路径的数目最大化,因此能够尽量减小任何给定信号走线的接地电感,在单一的信号返回路径过于复杂而不能轻易进行定义时,这样一种结构非常适合具有多个封装结构的数字电路的布局。在多数这样的布局中,处理保持一致外,网格的孔尺寸才是真正最重要的。为了使电感最小,往往优先选择宽的地线,而不是选择细的,但是即使是连接距离较远的点的细走线,也胜于没有的情况。在布置信号走线或电源走线之前,先布置网状结构,这样才能实现比较好的网格地布局。设计师需要在双面板上遵守X-Y结构的布线系统—即在一个面上布置所有X轴方向的印制线,而在另一个面上布置所有Y方向的印制线。然后将“干扰性”(大的di/dt)信号印制线靠近地印制线布放,保证总体环路的面积最小。这样做也许需要更多的地线,但是为了降低干扰,这应该视为可以接受的成本。2.3 不期望的接地类型老师说,任何类型的电路都不应该使用的地结构的一个样式就是“梳形”,也就是从电路板的一侧,几个不同的地分支发散出去,像一个“山”字那样。这样的布局迫使返回电流在一个很大的环路上流动,即使信号走线是短的、直的,并对辐射耦合和地噪声的产生都有增强作用。在电路板上不同封装之间引入的这种大的共地阻抗也会导致电路故障。只要在不同地分支之间的空隙上增加一些桥接线,就很容易将梳妆地转化为严格意义上的网格地。

    时间:2018-07-10 关键词: 布局 电磁 学习笔记 兼容性

  • 开关电源PCB板的电磁兼容性研究

    摘 要:随着开关电源控制精度的提高,开关电源PCB板的电磁兼容特性成为衡量电源质量的重要指标,本文探讨了开关电源PCB板设计过程中,电磁干扰的来源,并针对干扰原因提出了开关电源电磁兼容性设计的基本步骤和设计要点,对于开关电源的设计运用具有重要的实践意义。 随着功率半导体器件性能的提高和开关变换技术的革新,电力电子技术已经广泛地应用到了各式各样的电源设备中。目前,开关电源的产品越来越趋向于小型、高速和高密度化。这种趋势导致电磁兼容问题变得越来越严重。电压、电流的高频开关过程产生了大量的EMI(电磁干扰),这部分干扰若不予以限制,将会严重影响周围电气设备的正常工作。所以,开关电源的PCB设计是解决开关电源电磁兼容性问题的一个至关重要的方面。之所以把PCB看成是开关电源设计中不可缺少的一个重要部件,是因为它担负着开关电源的电气部件和机械部件的双重连接作用,是减小电子设备的EMI设计中的关键。 1 PCB设计中的电磁干扰问题 1.1 电磁耦合干扰 在电路设计中,电磁耦合干扰主要通过传导耦合及共模阻抗耦合来影响其它电路。从EMC设计角度来讲,开关电源电路与普通数字电路不同,具有相对比较明显的干扰源和敏感线路。一般来说,开关电源的干扰源主要集中在电压、电流变化率大的元件和导线上,如功率场效应管、快恢复二极管、高频变压器以及与之相连的导线。敏感线路主要是指控制电路和直接与干扰测量设备相连的线路,因为这些干扰耦合可能会直接影响到电路的正常工作以及对外发射的干扰水平。而共模阻抗耦合是当两个电路的电流经过一个公共阻抗时,一个电路的电流在该公共阻抗上形成的电压就会影响到另一个电路。 1.2串音干扰 印刷电路板(PCB)中带线状、电线、电缆间的串音干扰是印刷电路板线路中存在的最难克服的问题之一。这里所说的串音是较广意义上的串音,不管其源是有用信号还是噪声,串音是用导线的互容和互感来表示。例如,到PCB上某一带状线上载有控制和逻辑电平,与其靠近的第二条带状线上载有低电平信号,当平行布线长度超过10厘米时,预期产生串音干扰;当一长电缆载有几组串行或并行高速数据和遥控线时,串音干扰也成为主要问题。靠近的电线和电缆之间的串音是由电场通过互容,磁场通过互感引起的。 当考虑在PCB带线状的串音问题时,最主要的问题是确定电场(互容)、磁场(互感)耦合哪个更主要。而确定那种耦合模型主要取决于线路阻抗、频率和其他因素。一般来说,在高频时电容耦合是主要的,但是如果源或接收器之一或两者采用屏蔽电缆并在屏蔽层两端接地,则磁场耦合将是主要的。另外,在低频一般有较低的电路阻抗、电感耦合是主要的。 1.3电磁辐射干扰 辐射干扰是由于空间电磁波的辐射而引入的干扰。PCB电磁辐射分为两种类型:差模辐射与共模辐射。多数情况下,开关电源产生的传导干扰以共模干扰为主,而且共模干扰的辐射作用远大于差模干扰,因此减少共模干扰在开关电源的EMC设计中显得特别重要。 2 PCB的干扰抑制步骤 2.1 PCB设计信息 在设计PCB时,需要了解电路板的设计信息,其包括如下: (1)器件数量、器件大小、器件封装; (2)整体布局的要求、器件布局位置、有无大功率器件、芯片器件散热的特殊要求; (3)数字芯片的速率、PCB是否分为低速中速高速区、哪些是接口输入输出区; (4)信号线的种类速率及传送方向、信号线的阻抗控制要求、总线速率走向及驱动情况、关键信号及保护措施; (5)电源种类、地的种类、对电源和地的噪声容限要求、电源和地平面的设置及分割; (6)时钟线的种类和速率、时钟线的来源和去向、时钟延时要求、最长走线要求。 2.2 PCB分层 首先要确定在可以接受的成本范围内实现功能所需的布线层数和电源层数。电路板的层数是由详细的功能要求、抗扰度、信号总类的分离、器件密度、总线的布线等因数确定的。目前电路板已由单层、双层、四层板逐步向更多层电路板方向发展,多层印制板设计是达到电磁兼容标准的主要措施,要求有: (1)分配单独的电源层和地层,可以很好的抑制固有共模干扰,并减小点源阻抗; (2)电源平面和接地平面尽量相互邻近,一般地平面在电源平面之上; (3)最好在不同层内对数字电路和模拟电路进行布局; (4)布线层最好与整块金属平面相邻; (5)时钟电路和高频电路是主要的干扰源,应单独处理。 2.3 PCB布局 印制板电磁兼容设计的关键是布局和布线,好坏直接关系到电路板的性能。目前电路板布局的EDA自动化程度很低,需要大量的人工布置。在布局之前,必须确定尽量低的成本下满足功能的PCB大小。如果PCB尺寸过大,布局时器件分布分散,则传输线可能会很长,这样造成阻抗增加,抗噪声能力下降,成本也增加。如果器件集中放置,则散热不好,邻近走线容易产生耦合串扰。所以必须根据电路功能单元进行布局,同时考虑到电磁兼容、散热和接口等因素。进行整体布局时应遵循一些原则: (1)按照电路信号的流程来安排各功能电路单元,使信号流通保持方向一致; (2)以每个功能电路单元核心元件为中心,别的元件围绕它进行布局; (3)尽可能缩短高频元器件之间的连线,设法减小它们的分布参数; (4)易受干扰的元器件相互间不能太近,输入输出元件要远离; (5)对于电源线、高频信号线和一般走线之间要防止相互耦合。 2.4 PCB的布线 (1)布线原则 布线时,要对所有信号线进行分类。先布时钟,敏感信号线,再布高速信号线,在确保此类信号的过孔足够少,分布参数特性好以后,再布一般的不重要的信号线。应该遵循的原则有: 1)输入输出端的导线尽量避免相邻长距离的平行;为减少长平行走线的串扰,可增大线条间距,或走线间插入地线; 2)线路板上的宽度不要突变,导线不要突然拐角,尽可能保持线路阻抗的连续,印制传输线拐弯处一般走圆弧或成135°角; 3)特别注意高频电路的电源和地线分配问题; 4)减小电流流通过程的导线环路面积,这是因为载流回路对外的辐射与通过电流、环路面积和信号频率成正比; 5)线路板插头上多安排彼此分散的地线输入脚,有助于减少线路板插脚配线的环路面积及地线阻抗; 6)减少导线的长度,增加导线的宽度,有利于减少导线的阻抗。 (2)印刷线路的EMC布线设计 根据干扰电场分布图进行印刷线路EMC布线设计,其基本思想是把敏感线路放在干扰度较弱的区域。再根据己经提出的“耦合系数”的概念,实时估算印刷线路间分布电容的大小,在设计时可及时对PCB进行修改、改进,能有效减小PCB的传导干扰。 选择合适的布局方案首先要计算出干扰源的干扰强度分布图。大多数开关电源的开关频率在几十kHz到数MHz之间,故PCB表面的干扰电场可作准静态场分析,在此假设条件下,场量可写成相互独立的空间和时间量的乘积。故位移电流J(x,y,z,t)可写成: 通过求拉普拉斯方程式 (2)可解出空间各点电位的空间分量 ,进行运算后乘以电介质常数“可求得相应的位移电流密度之空间分量 。经可视化计算后,可获相应的干扰强度分布图 2.5 PCB抗干扰电路 对大型开关电源的数字控制系统而言,各逻辑器件有相应阀电平和噪声容限,外来噪声只要不超过逻辑器件的容限值,系统就能正常工作。然而一旦侵入系统的噪声或干扰超过某种容限,此干扰信号就会被逻辑器件放大,成形,成为产生误动作的重要原因。单片机系统最敏感的是时钟信号、复位信号和中断信号,这三种信号线在布PCB时要特别注意,满足功能的同时应选择频率尽可能低的晶振。 看门狗电路是抗干扰措施之一,当强电磁干扰,电网尖峰脉冲干扰使单片机系统出现死锁,看门狗电路可以自动检测并使程序恢复运行。 当系统遭到较强干扰而失去正常工作状态时,往往会使RAM中的数据遭到破坏,因此除了要对电源系统作精心的设计外,还必须设计出可靠的RAM保护电路。 对电路的数据总线,地址总线和控制总线进行信息交换,若提高总线的负载能力,总线传输较长时改善信号波形,此时需要配置三态缓冲门电路作为总线驱动器。另外,要注意保证总线的负载平衡。 总线上安装上拉电阻可以提高总线信号传输的可靠性,不仅可以提高信号电平,还可以提高总线的抗电磁干扰能力、抑制静电干扰、削弱反射波干扰。芯片具有内置上拉电阻时,不用在外电路安装上拉电阻。对于电路上的芯片引脚,将不使用的输入端固定在高电平,可增强外部电磁干扰的抑制。 3 结语 当电磁干扰不强、电路板尺寸不大时,以上EMC保护手段从成本角度来看也许可以不用考虑。但是随着现代开关电源控制精度的提高,对于电路的稳定性要求更高,为了保证高灵敏度开关电源的可靠性,采取合理的电磁兼容性设计具有非常重要的实践意义。0次

    时间:2018-07-02 关键词: 电磁 开关电源 兼容性

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