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  • 深圳电信联合华为推出了新型5G室内数字系统LightSite 2.0

    深圳电信联合华为推出了新型5G室内数字系统LightSite 2.0

    近日,中国电信广州研究院、中国电信深圳分公司联合华为在深圳鸿波酒店商用部署面向多隔断场景设计的新型5G室内数字系统LightSite 2.0,单用户下行峰值速率可达939Mbps。随着5G建设的加速,如何为酒店、写字楼、餐饮场所等多隔断、中低话务场景提供质量优、投资回报佳的室内覆盖解决方案成为了业界关注的课题。中国电信和华为此次创新研究和商用部署为场景化的5G室内覆盖部署提供了极佳的样板。 鸿波酒店峰值速率测试图 中低话务多隔断场景下,用户体验高保障 以酒店、写字楼为代表的室内场景,话务量虽然不高,但用户多为企业白领、商务人士等高端人群,同时也往往是最早一批的5G手机用户,对网络体验要求高。而与之相对的是,此类建筑内部墙壁隔断多,5G信号衰减大,覆盖范围受限,用户体验难以保证。LightSite 2.0通过数字化头端(pRRU)外接天线的方式很好地解决了这一问题。一个pRRU可外接两个MIMO天线,实现1点位变三点位覆盖,也可以通过一个pRRU外接四个SISO天线,实现五点位覆盖。极简的架构,在数倍扩大每pRRU头端覆盖面积的同时,保障了网络覆盖的优质性。在本次鸿波酒店项目中,中国电信仅用一天时间便完成了一整层楼的5G室内覆盖部署,并实现了939 Mbps的峰值速率。 数字化架构,节省演进扩容与运维成本 LightSite 2.0基于室内数字系统(DIS)架构,具有4G/5G多模一体化、灵活扩容、端到端可管可控等天然优势。在容量达到扩容瓶颈时,LightSite 2.0无需像传统的分布式天线系统(DAS)一样增加信源或返场施工,4/5G一体化pRRU头端及灵活软件扩容可节省DAS所需的设备和工程投入。此外,LightSite 2.0的pRRU头端支持外接天线在位检测,在网络故障出现的第一时刻主动告警,提升了故障定位精度,大大降低了故障排查时间和用户投诉率。 中国电信与华为等行业伙伴持续创新合作,通过打造4K直播、智慧医疗、智慧酒店等5G新业务,赋能未来。室内作为5G应用的关键使用场景,其网络架构设计、解决方案选择,是5G建设初期考虑的重点课题。双方本次在深圳鸿波酒店的商用部署,为中低话务、多隔断、高体验场景下的解决方案的选型树立了标杆。

    时间:2020-05-27 关键词: 华为 中国电信 5G 数字系统

  • Gartner公布的新兴技术趋势中人工智能成主角

    Gartner公布的新兴技术趋势中人工智能成主角

    (文章来源:天极网) 市场调研机构Gartner近日发布了2019年度《新兴技术的炒作周期(Hype Cycle)》研究报告,报告显示2019年有五大技术发展趋势十分突出,它们将对企业机构转型产生重要影响。 这五大趋势分别是传感和移动、增强人类、后经典计算和通信、数字生态系统以及先进的人工智能和分析。 1、传感和移动,通过将传感器技术与人工智能相结合,机器可以更好地了解周围的世界,从而实现对物体的移动和操纵。这里的一些新兴技术包括3D传感摄像头、增强现实云、轻型货运无人机、自动驾驶飞行汽车以及4级和5级自动驾驶。 2、增强人类,这一领域的进步将使认知和身体的改善成为人体不可分割的一部分,例如,假肢可以超越人类的自然性能。Gartner引用的新兴技术包括生物芯片、人格化、增强智能、情感人工智能、沉浸式工作空间和培养/人工组织。 3、后经典计算和通信,传统上,这类技术的发展依赖于传统架构的改进,更快的CPU、更密集的内存和摩尔定律所预测的更高吞吐量。与传统地球静止卫星(约 3.6万千米)相比,地球低轨道(LEO)卫星的运行高度更低,约为1000-5000km,从而实现了低延迟通信。这些卫星提供全球宽带或窄带语音和数据网络服务,尤其是向地面或卫星通信覆盖很少或根本没有覆盖的地方。除此之外,后经典计算和通信还包括5G、下一代存储和纳米级3D打印。 4、数字生态系统,技术的进步正在将传统的价值链转变为类似于网络的数字生态系统,该生态系统使用跨地理位置和行业的数字平台将各种代理商和实体连接起来。数字生态系统已经出现,并且变得越来越自动化。将来,这些将包括分散自主的组织(DAO),这些组织独立于人类运作,并依赖智能合约。这些数字生态系统不断发展和联系,从而产生新产品和机遇。这一类别的新兴技术包括:数字运营、知识图表、综合数据、分散式网络和分散式自治组织。 5、高级人工智能和分析,高级分析是使用超越传统业务洞察力的工具,对数据或内容进行自主或半自主检查。这是新型算法和数据科学的结果,这些算法和数据科学带来了新功能,例如迁移学习,该学习使用以前训练有素的机器学习模型作为新技术的高级起点。先进的分析功能可提供更深入的见解、预测和建议。该趋势中的其他技术包括:自适应机器学习、边缘智能、边缘分析、可解释的人工智能、AI PaaS、生成对抗网络和图形分析。 随着人工智能技术的不断成熟,它能够更好地实现对海量数据进行快速有效分析,作出更好的决策,替代一部分人力,同时助推其他技术的发展。毫无疑问,人工智能将会对商业的发展产生巨大影响。

    时间:2020-05-21 关键词: 人工智能 数字系统

  • 华为与济南移动成功开通了新型5G室内数字系统

    华为与济南移动成功开通了新型5G室内数字系统

    随着中国5G网络建设和商用进程加速,广大消费者希望能随时随地享受高质量的5G服务。同时,伴随着5G模组逐步具备商用能力、5G行业应用合作的深入,工厂、医院、学校、体育场馆、会展中心等各类室内行业应用场景对5G网络深度覆盖的需求也越来越明确。如何在不同的室内场景下,提供覆盖更优、容量更大、更满足业务需求的5G室内网络成为摆在运营商面前的重要课题。 2020年2月,华为重磅推出5G室内数字家族系列全新产品和解决方案,包含更“强” 的5G LampSite、更“轻”的5G LightSite 室内覆盖解决方案、更懂“行”的LampSite EE,把5G带入千楼万宇和千行百业。山东移动济南分公司(以下简称“济南移动”)与华为第一时间决定在这个领域率先开展试点探索,为后续5G室内场景建设积累经验。近日,双方在济南市高新区银荷大厦中国移动营业厅内首次开通5G 160M 4T4R室内数字系统。 图、济南银荷大厦中国移动营业厅新型5G室内数字系统安装现场 此次商用的5G LampSite具备业界先进的4T4R能力,支持2.6GHz频段双160M宽频能力,可根据室内网络的不同业务应用场景灵活部署4/5G。在室内高价值、口碑场景下5G LampSite可开启2.6G 160M NR+LTE共模,5G用户最高下行速率可达1Gbps+,4G用户最高下行速率可达100Mbps+,从而很好实现了4/5G协同、一网两用,既满足后续5G用户发展也兼顾4G用户体验的需求。 图、NR+LTE配置下的5G、4G良好用户体验 最新5G室内数字家族系列全新产品的部署,将助力济南移动打造无处不在的5G网络,持续保持领先网络品牌。下一阶段,山东移动将联合华为,加快包括宏站、杆站、室分等多种形态的5G全系列基站部署,快速打造一张覆盖良好、容量充足、用户体验好的5G网络,满足省内广大消费者用户向5G迁转的需求,同时促进产业合作,尤其在制造、医疗、教育等领域孵化5G行业应用,加快山东5G产业发展奠定良好的基础。 

    时间:2020-05-05 关键词: 华为 中国移动 5G 数字系统

  • 华为室内数字系统将助力运营商打造出5G精品网络

    华为室内数字系统将助力运营商打造出5G精品网络

    未来70%的5G业务将发生在室内,5G宏站由于频段高、损耗大,难以保障深度覆盖质量,因此5G室内覆盖系统是保障室内5G业务感知的基础。伴随着5G建设的提速,如何在多样化的室内环境下因地制宜,综合考虑网络性能与建网成本等因素,成为运营商亟待解决的问题。 近期安徽移动通过精准规划,采用华为LampSite、LightSite等产品,成功在合肥市黄山路通信生产楼完成多种产品融合组网,为室内5G网络建设规划提供了典型样板。 经过现场测试,多样化的室内数字系统与单一方案相比,可兼顾网络性能和造价,既满足5G用户体验,又节省建设投资。LampSite覆盖区域,峰值速率为1259Mbps;LightSite覆盖区域,峰值速率为754Mbps。 根据测试表现,不同的场景和功能区可根据自身业务特点选择相应的最优方案。在重要业务区域如营业厅、候机/车厅、商场活动区、宴会厅等选择Lampsite方案;在中等业务区域如酒店客房、办公区等选择Lightsite方案;在地下车库等基础覆盖区域选择传统室分合路。 室内是5G应用的关键场景,华为室内数字系统将助力运营商打造无处不在的5G精品网络! 

    时间:2020-04-28 关键词: 华为 5G 数字系统

  • 山东移动成功部署了全省首个华为室内数字系统5G LightSite2.0

    山东移动成功部署了全省首个华为室内数字系统5G LightSite2.0

    2020年是5G商用部署的发展初期,室内作为5G建设初期的重点场景,运营商在诸如机场、火车站、地铁站、购物中心等大话务、高流量场景部署了基于室内数字系统的LampSite解决方案。然而,对于整体话务量需求不高的写字楼、酒店等口碑场景,此类建筑内部隔墙往往比较密集,而且楼宇内部信号衰减严重,因此选择兼顾好网络性能和建网成本的室内网络覆盖解决方案变的非常重要。 4月3日,山东移动青岛分公司宣布在青岛五四广场国际会议中心桔子酒店部署全省首个华为室内数字系统5G LightSite2.0,它是业界首个可灵活扩展点位、面向中低话务、多隔断场景且支持4G/5G多模一体化的室内数字系统。 图一、青岛移动大楼附近桔子酒店5G LightSite2.0安装现场 本次试点测试中,山东移动选取了青岛市五四广场国际会议中心桔子酒店地上F6层10间客房和地下BF1地下停车场开展试点,现场多次测试结果显示,酒店客房多隔断场景下,5G下行峰值速率达到865 Mbps;地下停车场空旷场景下,5G下行峰值速率达到847 Mbps,为酒店场景提供极致5G体验。 图二、客房多隔断场景5G峰值速率(左) 图三、空旷地下停车场场景5G峰值速率(右) 此次商用的5G LightSite2.0轻量化方案具备室内数字化架构端到端可管可视的能力,同时相比传统室分系统覆盖广、轻量配置、高性价比的特点。在酒店、写字楼等多隔断且业务负荷不高的室分场景,可以做到增强覆盖的同时,有效降低网络建设成本。未来,山东移动将持续在不同场景开展5G网络试验,针对不同的场景需求选择更加合理的室内组网方案,提升5G网络价值。

    时间:2020-04-27 关键词: 华为 中国移动 5G 数字系统

  • 华为发布全球首个基于5G室内数字系统的“5G+五星购物中心

    · 最近,中国房协、上海移动、华为携手在上海陆家嘴中心L+MALL发布全球首个基于5G室内数字系统的“5G+五星购物中心”。 · 5G购物中心背后有华为哪些领先技术、技术实力及成果?现场,华为DIS产品线总裁彭红华在接受采访时表示,5g技术本身有很多先进的性能,包括高速度、低时延和广连接等。对于室内的5G技术,首先要考虑到室内安装的便利性,产品和安装都要非常简洁,所以华为对集成度要求非常高。“在整个室内系统的设计,特别是产品设计,包括天线的集成度、芯片和算法等方面,华为在背后做了很多技术的研发。” · 据彭红华介绍,华为室内数字系统——DIS,是一个完全可以应用于或者部署于类似于商场、机场、办公室、酒店等室内环境使用的一套系统。整个室内系统需具备CPRI接口切分和端到端光纤传输能力,数字化头端实现RRU和天线一体化的集成设计。从而,具备头端数字化、线缆IT化、运维可视化三大特征,完成整个行业里面对于室内5G蜂窝通信的要求。 · 在商业地产领域,线上线下融合是未来大趋势。科技发展引领互联网向物联网的迭代,也同时推动购物中心朝着智能化与体验化的方向发展。 · 彭红华告诉记者,DIS将满足5G购物中心中三类人群的诉求。第一类是消费者,5G技术的运用将给消费者带来消费体验的又一次升级;第二类是商家,通过5G技术可以把分布式的各个商家的数据管理上传到控制云来集中管理;第三类是物业或商场的业主,他们通过5G技术可以非常准确的管理自己的物业,同时管理商业的布局和人流量。“所有这些数字化管理也是数字化转型中的一个最关键点,这些都是5G未来可以带给他们的。” · · 实际上,华为DIS 5G室内数字系统今年已经多次亮相了,包括虹桥5G火车站、深圳洲际5G酒店等。彭红华表示,室内是数字化转型过程中非常重要的场景,因为很多行业会聚焦在室内,所以华为在这个过程中会跟酒店、机场、火车站,跟各行各业做一些互动,去理解他们的需求,使华为5G技术能够在行业的数字化转型中做一番贡献。“5G数字化转型需要整个产业的参与,应用、终端、网络等共同发展。我们也希望室内覆盖产业能够得到更多行业伙伴的共同参与,推进产业成熟度以及标准化,让各行各业可以高效、规范地建设室内5G。华为也愿意在技术上加大投入,来支撑各个行业来实现数字化转型。”彭红华说。

    时间:2019-05-23 关键词: 华为 5G 数字系统

  • 逻辑分析仪是什么?逻辑分析仪的定义

    逻辑分析仪是什么呢?逻辑分析仪是分析数字系统逻辑关系的分析仪器,具有延迟能力、限定功能、记忆功能、显示方式等优点,在多个领域中都有一定的应用。用户使用逻辑分析仪产品时对于它的定义需要了解,下面小编就来具体介绍一下逻辑分析仪的定义。逻辑分析仪的定义一个待测信号使用200Hz采样率的逻辑分析仪,当参考电压设定为1.5V时,在测量时逻辑分析仪就会平均每5ms采取一个点,超过1.5V者为High(逻辑1),低于1.5V者为Low(逻辑0),而后的逻辑1和0可连接成一个简单波形,工程师便可在此连续波形中找出异常错误(bug)之处。整体而言,逻辑分析仪测量被测信号时,并不会显示出电压值,只是High跟Low的差别;如果要测量电压就一定需要使用示波器。除了电压值的显示不同外,逻辑分析仪与示波器的另一个差别在于通道数量。一般的示波器只有2个通道或4个通道,而逻辑分析仪可以拥有从16个通道、32个通道、64个通道和上百个通道数不等,因此逻辑分析仪具备同时进行多通道测试的优势。根据硬件设备设计上的差异,市面上逻辑分析仪大致上可分为独立式(或单机型)逻辑分析仪和需结合电脑的PC-based卡式虚拟逻辑分析仪。独立式逻辑分析仪是将所有的测试软件、运算管理元件以及整合在一台仪器之中;卡式虚拟逻辑分析仪则需要搭配电脑一起使用,显示屏也与主机分开。就整体规格而言,独立式逻辑分析仪已发展到相当高标准的产品,例如采样率可达8GHz、通道数可扩充到300个通道以上,存储深度相对也高,独立式逻辑分析仪以往价格昂贵,从几万到数十万人民币不等,一般用户很少用得起。基于计算机接口的卡式虚拟逻辑分析仪,以较小的成本提供了相应的性能,但是卡式虚拟逻辑分析仪需要配备电脑才能使用。技术的发展也逐渐把示波器和逻辑分析仪的功能融合在一起,成为混合式的仪器(MSO),也称混合信号测试仪器。

    时间:2018-10-15 关键词: 逻辑分析仪 数字系统 逻辑关系

  • SERDES的数字系统中高效时钟设计方案

    SERDES的数字系统中高效时钟设计方案

    数字系统的设计师们面临着许多新的挑战,例如使用采用了串行器/解串器(SERDES)技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽,减少了信号数量,同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局,使用长度短的信号并遵循信号走线限制,这些接口的抖动余地仍然是非常小的。固定频率振荡器可用于很多通用的SERDES标准;但是,这些解决方案价格昂贵。此外,这种做法缺乏灵活性,并且使调试、测试和生产变得困难。另一种解决方案是使用可编程时钟器件,如莱迪思的ispClock系列,以及一个低成本的CMOS振荡器。ispClock器件具有超低抖动特性,同时保留了用户可编程器件所提供的灵活性,从而满足SERDES时钟的一系列要求。本文将解释如何更有效地使用可编程时钟器件,实现各种基于SERDES接口的参考时钟子系统。下面将详细研究一个XAUI的应用示例。SERDES参考时钟源的设计挑战无论是在一个FPGA、SoC还是ASSP中,为任何基于SERDES的协议选择一个参考时钟源都是非常具有挑战性的。器件成本、通过耦合高速信号使得噪声最小化、超低抖动要求、由于信号长度匹配的要求而对走线的限制、考虑周全的电源供电设计(包括噪声的考虑、元件布局上的限制、信号布线的要求和电源去耦)以及测试/生产要求,这些都必须考虑到并对各个因素的利弊进行权衡分析。传统驱动SERDES参考时钟的方法是使用一个真正的差分输出振荡器,特别选择固定适合的频率,来实现低抖动和较小的相位噪声。该解决方案非常昂贵而且不够灵活,无法在以后的设计中再次使用。固定的解决方案,就其本质而言也限制了灵活性,为一种接口而设计的时钟系统不能方便地在另一个新的设计中使用。相反,新的设计必须从头开始,还可能需要使用不同的器件、不同的架构或改变电路板原来的布局布线和走线规范。备货、测试和生产也会更加复杂:固定频率器件需要预备多个器件以符合不同标准,从而增加了生产费用。如果器件不能更改时钟频率或不能覆盖整个时钟输出范围,那么子系统的测试和调试会更加困难。固定频率、低抖动差分振荡器采用的工艺通常不包括产生输出频率的内部PLL电路,因而这些器件在频域分析中会有噪声边带和多重模式分布。同时寻找理想的终端和差分I/O逻辑标准并保持稳定的电源供电也同样存在挑战。根据参数规格、数量、包装和温度范围,这些振荡器成本在12美元至50美元。像莱迪思半导体公司的ispCLOCK5406D这样一种新兴的可编程逻辑器件,提供了灵活、超低抖动和低成本的解决方案来驱动SERDES参考时钟。这些器件和低成本的CMOS振荡器能够满足FPGA、SoC和ASSP的SERDES参考时钟所需的严格超低抖动要求。此外,这种增强型的应用实现保持了器件低成本的同时还简化了设计、测试和生产。由于这些器件是可编程的,因而可以仅通过对时钟进行不同功能的编程来实现设计重用。例如:输出可以改为不同的标准——可能是从LVDS变为LVPECL——使用不同接口代替昂贵的晶振。基于ispClock的设计可以在多个未来的设计中使用,以缩短产品上市时间、降低库存并简化生产制造。甚至可以实现现场的功能更改,实现便捷的更改、升级并提高服务质量。由于这些时钟器件有多个带有单独相位偏移和时间偏移的输出,因而可以“覆盖”很广的测试范围,能更好地确定元件的容限值,实现更稳定的系统。一个采用低成本的振荡器和一个ispClock5400D器件的系统示例如下面图1所示。振荡器通过使用一些电容和铁氧体磁环来实现去耦并隔离电源噪声。单端振荡器输出与分压器一起为时钟器件上的参考输入提供一个差分信号。将参考信号布线尽可能的靠近,可以尽可能地减少共模噪声,提高信号的完整性。图1:低成本振荡器和ispClock5400D超低抖动参考时钟。使用ispClock5406D实现XAUI参考时钟源通常我们能在XAUI设计中找到SERDES应用。XAUISERDES的工作频率为3.125GHz,并有0.35UI(单位间隔)的严格的抖动要求,一个单位间隔为一个完整的波形周期。(3.125GHz的周期是1/3.125GHz或320ps。那么320ps的0.35UI就是120ps)。一种常见的建立片上3.125GHzSERDES时钟的方法是利用一个精确的输入参考时钟,时钟频率为1/10的SERDES速率或312.5MHz。该参考时钟必须足够精确,以保证SERDES设计能满足XAUI规范的严格抖动要求。isp5406D可通过基于GUI的设计软件(莱迪思的PAC-Designer5.2)轻松配置。配置ispClock5406D的GUI如图2所示。可通过该器件的框图定义不同的配置选项。用户只需简单地双击框图中的功能,然后会打开一个对话框,显示该功能的各种可编程选择。例如,在右上角的对话框中,用户可以输入参考时钟频率和反馈信号源。图2:PAC-Designer5.2中显示的莱迪思ispClock5406D框图。如图2所示,环路滤波器和VCO块的参考时钟输入源可以从REFA或REFB差分输入中选择。V分频器块使用环路滤波器和VCO块的输出来产生由PLL的几分频(2、4、8和16分频)决定的四种频率。来自输出V分频器块或用于外部反馈的FBK输入的反馈信号,提供了可与VCO“匹配”的参考时钟。如果选择输出V分频器块较小的分频数的信号来匹配输入参考时钟,其反馈信号将是选择较大分频数信号的几倍,这就产生了有效的频率是输入参考时钟源几倍的参考时钟源。在本示例中,将78.125MHz的输入参考时钟源加到REFA并将V分频器块的8分频输出作为反馈,则其8分频的输出为78.125MHz,4分频的输出为156.25MHz,2分频的输出为312.5MHz。V分频器的输出频率可用于布线矩阵阵列,也可以分配给任意的isp5406D输出。每个输出都可以进行独立的相位和时间偏移设置,可以针对走线延迟来调整输出或其它细节方面的时序考虑。最后,输出类型可以从M-LVDS、LVDS、LVPECL、HCSLx6、HSTL/eHSTL、SSTL1.5V/SSTL1.8V或SSTL2.5V中任意选择。在示例设计中312.5MHz和156.25MHz信号可通过BANK_0至BANK_3的输出获得,使用LVDS和LVPECL标准。还可以选择REFB作为Bank4和Bank5的输出。这可以通过一些简单的时序调整来实现一个独立的时钟信号。XAUI测试系统结果测试系统使用了ispClock5406D评估板和LatticeECP3FPGA开发板。测试建立的框图如图3所示,该设计中的开发板照片上标识了左侧是ispClock5406D板,右侧是ECP3FPGA板。(请注意,两个板之间使用SMA电缆传输时钟信号。这是一个比集成的时钟解决方案更具挑战性的信号环境。)EpsonCMOS振荡器的工作频率为78.125MHz,用作ispClock5406D的参考时钟。ispClock5406D通过编程以4倍的参考频率即312.5MHz,用作使用LatticeECP3FPGA实现的XAUI设计的时钟源。使用片上ECP3的CDR/PLL块,实现了超低抖动、频率为312.5MHz10倍的参考时钟。3.125GHz时钟分配给高速的XAUI功能部分:SERDES的接收器(RX)和发送器(TX)块以及8b10b解码和编码块。图3:使用ispClock5406D的XAUI系统。在抖动测试时,XAUI状态机通过编程输出标准的PRBS7测试图形。这从TX块和DOUT+/-信号上显示出来,标识于图3中LatticeECP3FPGA块的底部位置。这些输出连接到AgilentDSO-81304B的输入,以获取详细的抖动数据。图4以图形形式显示了0℃下的重要测量结果。在-55℃和+85℃下也进行了类似的测量。图4底部的表格显示了测试过程中的关键抖动测量结果。总抖动测量值需满足120ps(0.35UI)的XAUI标准,即时在最差的情况下,当超过-55℃至+85℃温度时,也必须满足105.65ps和0.33UI。同样,这些符合标准的结果是在使用两块独立的开发板的情况下取得的。使用一块板的话应该产生更低的抖动结果。图4:抖动测试结果。表1ispClock5406D的配置存储在片上非易失性存储器中,可通过JTAG接口进行再编程。器件上的许多功能还可以通过I2C接口进行“即时”修改。基于ispClock5406D的系统的可编程特性支持许多附加功能,包括:TH和TCO时序裕度测量,有助于设计稳定性的测试;使用发送和接收通道间独立的偏移时钟的裕度测试,提高了可制造性;在数据有效窗口的中心进行准确的时钟对齐,增强了系统的可靠性。

    时间:2018-10-01 关键词: serdes 数字系统 设计教程 高效时钟

  • 10G-32G数字系统信号完整性测量技术白皮书

    前言 云计算等高速数字系统是后IT时代推动力量之一。 云计算和其他高速数字系统对数据带宽要求非常巨大,使得整个系统的单根信号速率突破10Gbps,20Gbps甚至达到28Gbps的超高数量级。超过10GHz的数字系统,对各种电路和信号的要求达到了异常苛刻的境界,电路和信号的测量成为必不可少的研发环节。表1-1列出了关键的测量内容和需要使用的相应的测试仪器。表/图1. 10-20GHz以上数字系统关键测试内容和相应的测试仪器 下面按测试内容展开介绍具体测试要求,测量方法,以及专业仪器的核心指标或原理,以供产品经理,技术专家,或工程师参考。10GHz以上高速背板测量对于用于云计算的电信设备,数据通信设备,服务器矩阵等,高速背板是关键的互连部件。高速背板里面需要走几十对到几千对高速差分线,现在典型的信号速率是6.25Gbps,10.3125Gbps,随着云计算对数据带宽的要求,需要信号速率突破20Gbps,甚至达到28Gbps。高速背板设计成为云计算设备开发的重点和难点之一。图2是一个典型的高速背板样品,两边简单单板是用于高速背板性能测试的测试夹具。测试夹具与背板接触部分是高速连接器,通过特制的SMA/3.5mm/2.4mm等同轴连接器与仪器仪表连接。图2. 典型的高速背板样品 衡量高速背板的主要性能参数如下表/图3所示。表/图3. 高速背板典型性能参数 测量3.125Gbps以上的高速背板,主要通过高性能矢量网络分析仪来实现。N52XX是典型的高性能网络分析仪,表/图4列举了N5245A网络分析仪的性能参数。表/图4. N5245A网络分析仪典型性能参数 对于高速背板测试来说,最难最复杂的是校准。但是,必须通过校准把测试电缆,测试夹具等的误差去掉,才能真正得出高速背板的性能参数,才能确定高速背板是否满足规范或设计要求,才能把测试得到的S参数作为模型以供仿真软件使用。为此,配合网络分析仪硬件使用的物理层测试系统PLTS软件,帮助我们解决了这个题。 PLTS软件不仅仅从时域,频域等多角度测试高速背板的性能参数,还能够建立自动测试流程,快速验证测试结果是否满足规范或设计要求,同时生成测试报告。 除此外,PLTS还支持各种校准技术,以进行精确和快速的校准,这是PLTS软件的关键价值之一。这些校准技术如图5所示。最简单的校准技术是端口延伸(Port Extension)和时域门(Time Domain Gating),次之是归一化(Normalization)和参考面校准(Reference Plane Calibration),但是这些校准技术不适合测试高速背板。由于高速背板是非同轴的环境,适合的校准方法主要有三种:TRL,去嵌入,AFR(自动夹具移除)。采用去嵌入的方法需要提供夹具的S参数文件,这些S参数文件可通过仿真或测试获得,但是测试不容易处理,需要探针台,代价太高昂,所以一般通过仿真的方式提取测试夹具的S参数共去嵌入使用,这样做难以保证精度。 所以最常用的校准方法还是TRL和AFR。图5. PLTS软件支持的校准技术 采用TRL校准技术的难点是设计校准件。为此,PLTS软件能够提供了TRL校准件设计指南。这个设计指南提供一步步详细的指引,帮助用户详细设计TRL校准夹具,并且当用户的TRL校准夹具制造后,验证制造的夹具是否满足要求。 TRL校准件采用的是松耦合的差分传输线,如果考虑紧耦合,需要移除测试夹具的两根差分线内的串扰,在以前是一件非常困难的事情。PLTS软件中的差分串扰校准指南能帮助用户一步步移除两根线间耦合所导致的测量误差。 PLTS软件最大的校准技术突破是创新了一种自动夹具移除AFR校准方法,不仅仅校准件设计简单,校准处理方便,而且校准精度非常高。只要把两个夹具对接一下,即可把夹具的影响去除。如果两端的测试夹具对称,对接校准件设计比较简单,只有把两根线连接一起即可;如果两端的测试夹具不对称,需要在对接校准件上设计两对差分走线,每对是每个测试夹具差分走线长度的两倍即可。图6. 自动夹具移除AFR校准的操作界面供电网络PDN测量 对于云计算或其他高速数字电路和系统,信号完整性仿真、设计和测试是关键点之一;电源完整性仿真、设计和测试是另一个关键点,而且相比信号完整性来说,更复杂,难度更大。快速而准确的仿真电源完整性至今仍然是一个待突破的课题。 电源完整性分析对象主要是供电网络PDN(Power Distribution Network)。以笔记本电脑为例,AC到DC电源适配器供给计算机主板的是一个约16V的直流电源,主板上的电源分配网络要把这个16V直流电源变成各种电压的直流电源(如:+-5V, +1.5V, +1.8V,+1.2V等等),给CPU供电,给各个芯片供电。CPU和IC用电量很大,而且是动态耗电的,瞬时电流可能很大,也可能很小,但是电压必须平稳(即纹波和噪声必须较小),以保持CPU和IC的正常工作。这都对PDN提出了苛刻的要求。 要衡量PDN性能,只用示波器测试CPU和IC管脚的电源纹波和噪声是不够的,而且出现问题后也没有办法定位问题。要精确衡量PDN的性能,需要测试PDN的输出阻抗(随频率变化的阻抗)和PDN的传输阻抗(也是随频率变化的阻抗),就像表征一个单端口网络或双端口网络一样去表征PDN。这也要用到网络分析仪工具。 用网络分析仪去测试PDN,有两大挑战:1. PDN的输出阻抗和传输阻抗是豪欧级的,想准确测试,是一件比较困难的事情。2. PDN工作时是带直流电压的,即带偏置的,需要网络分析仪有偏置测量的功能。 用网络分析仪测试毫欧级的输出阻抗,不能简单的用一端口测试方法,因为阻抗太小,反射太大。这时比较好的方法是用双端口测试方法,如图7所示,测试时用S21代替S11。图7. 用双端口方法测试PDN输出阻抗假设探测试电缆电感约为0,Z(DUT)远小于Zo(VNA端口阻抗),PDN输出阻抗的计算公式如下: Z(DUT)=Z11=S21*25(ohm)用网络分析仪测试毫欧级的输出阻抗,也是用双端口测试方法,如图8所示。图8. 用双端口方法测试PDN的传输阻抗 假设探测试电缆电感约为0,Z11,Z21,Z22远小于Zo,PDN传输阻抗的计算公式如下:Z21=Z12=S21*25(ohm) 针对这种的特殊测量要求,安捷伦的矢量网络分析仪E5061B推出了一个特殊的选件3L5帮助测试PDN。 E5061B-3L5 可以在从5 Hz 至 3 GHz 的率范围内提供常用的网络测量和分析功能,功能全面的低频网络测量能力 (包括内置的 1 MΩ 输入) 都被完美地集成到这个高性能的射频网络分析仪之中。 E5061B-3L5的增益相位测试端口可以在从 5 Hz 到 30 MHz 的低频测量范围内直接把测试信号接入测量接收机。内置的 1 MΩ输入使工程师能够使用测量探头轻松地对所测电路内的放大器和直流 - 直流转换器的控制环路的参数进行测量。接收机端口可以精确地测量放大器的 CMRR/PSRR 和 PDN 毫欧量级的输出阻抗,并且消除了测量中接地环路引入的测量误差。 E5061B-3L5的内置的直流偏置源可以从仪表内部把最高可达 ±40 Vdc 的直流偏置电压叠加到从端口 1 或 LF OUT端口上输出的交流信号上。此外,如果在仪表的 S 参数测试端口上对被测器件进行测量时,它还可以从 LF OUT端口输出直流电压。10GHz以上SerDes信号品质测量 SerDes是10GHz以上数字系统中的关键器件,一般被集成在FPGA或其他芯片内部。它的输出信号的信号品质关系到信号传输的距离,互连系统可靠性等多个方面。虽然现在芯片内部集成了内部误码仪iBERT等眼图扫描工具,SerDes的信号品质测量仍然是必测项目。表/图9列出了SerDes信号品质测试内容和典型要求。表/图9. SerDes 典型信号品质参数要求 抖动定义为信号的某特定时刻相对于其理想时间位置上的短期偏离。高速SerDes的信号品质参数对抖动要求非常高,不仅仅要关注总体抖动,还需要关注抖动成分。抖动成分关系图示如图10所示。图10. 抖动成分关系图随机抖动RJ是不能预测的定时噪声,因为它没有可以识别的模式。典型的随机噪声实例是在无线电接收机调谐到没有活动的载频时听到的声音。尽管在理论上随机过程具有任意概率分布,但我们假设随机抖动呈现高斯分布,以建立抖动模型。这种假设的原因之一是,在许多电路中,随机噪声的主要来源是热噪声(也称为 Johnson 噪声或散粒噪声),而热噪声呈现高斯分布。另一个比较基础的原因是,根据中心极限定理,不管各个噪声源采用什么分布,许多不相关的噪声源的合成效应该接近高斯分布。高斯分布也称为正态分布,但它的一个最重要的特点是:对高斯变量,它可以达到的峰值是无穷大,所以用RMS值表征随机抖动。确定抖动DJ是可以重复的、可以预测的定时抖动。正因如此,这个抖动的峰到峰值具有上下限,在数量相对较少的观察基础上,通常可以以高置信度观察或预测其边界。DDJ和PJ根据抖动特点和根本成因进一步细分了这类抖动。影响确定性抖动的关键因素是互连通道的损耗,损耗产生码间干扰抖动ISI。对于损耗可以用预加重和均衡的办法处理。总体抖动TJ是随机抖动RJ和确定性抖动DJ的卷积关系。对于高速SerDes和高速数字系统,抖动都是第一重要参数,有时眼图不满足要求,系统仍然正常,但是抖动不满足要求,一般都会出问题。数字信号的眼图包含丰富的信息,体现数字信号的整体特征,能够很好的评估数字信号的整体品质。对于高速SerDes信号,时钟是内嵌的,这时候需要仪器从串行信号中恢复时钟,以恢复的时钟为基准来形成眼图,如图11所示。现代的宽带示波器一般提供多种时钟恢复方式供选择,测试高速SerDes信号最常用的是Golden PLL方法,要根据具体规范的CDR响应曲线选择一级或二级锁相环,仔细设置时钟恢复参数。图11. 高速SerDes信号眼图的形成 高速SerDes信号由发射端通过传输介质或通道(如:背板、电缆、电路板)向接收端发送。当信号速率增加时,信号所经过的通道或传输介质产生衰减,使信号在接收端出现失真,从而导致眼图部分或完全闭合,使接收端无法正确提取或恢复时钟/数据。为了使眼图重新张开,必须正确提取或恢复时钟和数据,均衡技术就是为解决这一问题而存在的。在图12中可以看到,一个张开、清晰的眼图由发射端出发,经过通道进行传送时,通道带来的随机噪声、串扰和符码间干扰(ISI)使信号发生失真,导致眼图闭合。随后,使用均衡技术校正补偿ISI带来的误差,使眼图得以部分张开。图12. 高速串行信号传输中的均衡对于20GHz以上的高速SerDes信号品质测量,必须运用均衡技术,一般采用CTLE均衡,在均衡之后再进行眼图和波形参数的测量。90000Q和86100D宽带示波器内置多种均衡算法,可根据需要设置均衡参数或自动设置均衡参数,满足各种信号的测量要求。 90000Q和86100D示波器是测试高速SerDes信号品质的工具,它们的性能指标列举如表/图13所示。表/图13. 90000Q和86100D典型性能指标工业标准总线标准一致性测量 云计算设备使用了各种工业标准总线,对这些工业标准总线进行规范一致性测量是确保系统工作稳定和可靠的关键点之一。表/图14分类列举了几类工业标准总线,及其规范要求的测试参数。表/图14. 各类工业标准总线及其规范要求的测试参数测试这些工业标准总线,完整和可靠的测试方案是非常重要的。完整的测试方案不仅仅保证测试准确度,还可以大量节省测试时间,提高工作效率。 工业标准总线完整的测试方案一般包括几个部分:测试夹具,探头和附件,自动测试软件,测试仪器。自动测试软件可以控制多种仪器,自动测试规范要求的参数,自动判断结果PASS还是FAIL,自动生成测试报告。图15是10Gbase-T测试的例子。 10Gbase-T的输出跌落/定时抖动/时钟频率要求用实时示波器测试;线性度/功率谱密度PSD/功率电平要求用频谱分析仪测试;回波损耗要求用网络分析仪测试。没有自动测试软件,测试是异常困难和耗时的工作。图15. 10Gbase-T自动化测试系统3mv(PP)电源纹波测量 10Gbps及以上的SerDes要求给其供电的PDN的电源纹波低于3mv(PP),这个要求非常高。测试电源纹波的仪器是示波器,但是要测试出3mv(PP)的电源纹波,必须用低噪声,高精度的示波器。90000A示波器已经在多个用户处做过测试而被证明是满足要求的示波器,市场上同类产品却不能满足要求,原因有二点:其一,90000A独特的封闭式模拟前端设计保证低噪声和高测试一致性;其二,90000A支持满足要求的带通滤波能力。 纹波要求的测试带宽是10KHz到20MHz,90000A内置低通和高通滤波器,组合产生带通滤波器,满足测试要求。90000A示波器的模拟前端设计颇具特色,如图16所示。这个模拟前端是一个多模芯片,电子衰减器,放大器,触发器被裸封到法拉第屏蔽箱箱体里,与外界隔绝,保证了低噪声和高可靠。图16. 90000A示波器的模拟前端多模芯片设计50fs时钟抖动测量 超过10Gbps的SerDes对参考时钟的要求异常苛刻,要求参考时钟的抖动低于100fs,甚至达到50fs的数量级。传统使用示波器的测试方法已经不能满足要求,因为示波器自身的抖动测量本底已经超过100fs数量级。所以测量低于100fs抖动需要采用更高精度的仪器,信号源分析仪或相噪分析仪是一个非常好的选择。 E5052B信号源分析仪是测量晶振、PLL、时钟电路、相位噪声的常用仪器,内部采用独特的设计方法使得测量精度达到50fs数量级,原理框图如图17所示。信号源分析仪采用相参接收机的方法降低仪器的本底噪声。信号进入仪器内部,分为两路,每路先用超低相噪本振进行混频,然后通过低通滤波器和放大器后用高精度ADC进行数据采集,采集后由FPGA进行FFT和相关运算处理,以去除仪器混频器/放大器/ADC等所带来的噪声。因为噪声是随机分布的,而信号是固定的,所以相关运算处理可以去除噪声,而且相关运算次数越多,测试精度越高,不过测试速度也会相应的变慢。图17. 信号源分析E5052B原理框图 E5052B信号源分析仪特别设计了一个软件E5001A SSA-J,专门应对高精度时钟抖动测量的要求,帮助使用者快速测量和分析抖动,而不需要自己动手把相噪曲线转换成时域抖动数值。功率谱/功率电平/串扰等测量 对于象10Gbase-T这样的高速接口总线,功率谱/功率电平测试是非常重要的测试项目,而因为示波器自身接收灵敏度和动态范围的限制,必须用更高精度的仪器来进行这些频域参数的测量。另外,对一些串扰和辐射的测量和定位也需要高接收灵敏度和大动态范围的仪器。所以频谱分析仪在高速数字领域的应用变得越来越广泛,以PXA N9030A为例,表/图18列出了关键指标。从这些指标可以看出,比示波器高出几个数量级,可满足越来越多的高速数字系统,特别是20GHz以上数字系统的测量需要。表/图18.PXA频谱分析仪关键指标和规范值总结 设计一个高性能和高可靠的云计算设备是非常复杂的一件研发工作,特别是现在要求信号速率超过20GHz的时候。电子测量的重要性超越了先前电子系统,因为每个测量参数的要求都达到了异常苛刻的程度。为此,我们需要使用各种专业的电子测量仪器来进行仔细测量和分析,而不能象先前一样,只是用一台示波器完成几乎所有的工作。 于此,多种仪器派上了用场,高性能宽带示波器,高频矢量网络分析仪,低频网络阻抗分析仪,信号源相噪分析仪,高性能频谱分析仪等射频微波领域的仪器可以发挥性能优势,用于数字领域测量。对研发工程师的要求也逐步提高,不仅仅要掌握时域测量技术和示波器使用,还需要掌握频域测量技术和射频微波仪器的使用。

    时间:2018-07-24 关键词: 测量技术 信号完整性 数字系统 10g-32g

  • 晶体二极管开关转换过程分析

    晶体二极管开关转换过程分析

    0 引言晶体二极管开关电路在数字系统和自动化系统里应用很广泛,在晶体二极管开关特性实验中,其开关转换过程中输出与输入存在时间上的延迟或者滞后,研究晶体二极管开关特性主要是研究其开关状态转换过程所需时间的长短。Microsemi公司研制的DQ系列二极管具有超快速软恢复等优点,极大地提高了晶体二极管的开关速度。随着技术的发展,新型的SiC肖特基势垒二极管与采用Si或GaAS技术的传统功率二极管相比,SiC肖特基二极管(SiC-SBD)可大幅降低开关损耗并提高开关频率。在AM-LCD中,用C60制作的势垒二极管作为有源矩阵的开关,其工作速度也很快。作为开关器件使用时,其由开到关或由关到开所需时间越短越好,因此,对于晶体二极管开关速度快慢的原因需要进行认真分析探讨。在此基础上通过简明的实验电路,依据晶体二极管的参数选择合适的脉冲信号和负载,能够很清楚地观察到二极管开关转换过程时间的延迟。l 二极管开关特性在数字电子技术门电路中,在脉冲信号的作用下,二极管时而导通,时而截止,相当于开关的“接通”和“关断”。二极管由截止到开通所用的时间称为开通时间,由开通到截止所用的时间称为关断时间。研究其开关特性,就是分析导通和截止转换快慢的问题,当脉冲信号频率很高时,开关状态变化的速率就高。作为一种开关器件,其开关的速度越快越好,但是二极管是由硅或锗等半导体材料通过特殊工艺制成的电子器件,有一个最高极限工作速度,当开关速度大于极限工作速度,二极管就不能正常工作。要使二极管安全可靠快速地工作,外界的脉冲信号高低电平的转换频率要小于二极管开关的频率。如图1所示,输入端施加一脉冲信号Vi,其幅值为+V1和-V2。当加在二极管两端的电压为+V1,二极管导通;当加在二极管两端的电压为-V2,二极管截止,输入、输出波形如图2所示。二极管两端的电压由正向偏置+V1变为反向偏置-V2时,二极管并不瞬时截止,而是维持一段时间ts后,电流才开始减小,再经tf后,反向电流才等于静态特性上的反向漂移电流I0,其值很小。ts称为存贮时间,tf称为下降时间,ts+tf=trr称为关断时间。二极管两端的电压由反向偏置-V2变为正向偏置+V1时,二极管也不是瞬时导通,而是经过导通延迟时间和上升时间后才稳定导通,这段时间称为开通时间。显然二极管的导通和截止时刻总是滞后加于其两端高、低电平的时刻。二极管从截止转为正向导通的开通时间,与从导通转向截止时的关断时间相比很小,其对开关速度的影响很小,在分析讨论中主要考虑关断时间的影响。2 二极管开关时间延迟原因分析在半导体中存在两种电流,因载流子浓度不同形成的电流为扩散电流,依靠电场作用形成的电流为漂移电流。当把P型半导体和N型半导体靠近,在两种半导体的接触处,因为载流子浓度差就会产生按指数规律衰减的扩散运动。在扩散过程中,电子和空穴相遇就会复合,在交界处产生内电场,内电场会阻止扩散运动的进行,而促进漂移运动,最终,扩散运动和漂移运动达到动态平衡。当二极管两端外加电压发生变化时,一方面PN结宽窄变化,势垒区内的施主阴离子和受主阳离子数量会改变;另一方面扩散的多子和漂移的少子数量也会因电压变化而改变。这种情况与电容的作用类似,分别用势垒电容和扩散电容来表示。当二极管两端外加正向电压时,它削弱PN结的内电场,扩散运动加强,漂移运动减弱,扩散和漂移的动态平衡被破坏,扩散运动大于漂移运动,结果导致P区的多子空穴流向N区,N区的多子电子流向P区,进入P区的电子和进入N区的空穴分别成为该区的少子,因此,在P区和N区的少子比无外加电压时多,这些多出来的少子称为非平衡少子。在正向电压作用下,P区空穴越过PN结,在N区的边界上进行积累,N区电子越过PN结,在P区的边界上进行积累,这些非平衡少子依靠积累时浓度差在N区进行扩散,形成一定的浓度梯度发布,靠近边界浓度高,远离边界浓度低。空穴在向N区扩散过程中,部分与N区中的多子电子相遇而复合,距离PN结边界越远,复合掉的空穴就越多。反之亦然,电子在向P区扩散过程中,部分电子与P区中的多子空穴相遇而复合,距离PN结边界越远,复合掉的电子就越多。二极管正向导通时,非平衡少数载流子就会在边界附近积累,产生电荷存储效应。当输入电压突然由高电平变为低电平时,P区存储的电子、N区存储的空穴不会瞬时消失,而是通过两个途径逐渐减少。首先在反向电场作用下,P区电子被拉回N区,N区空穴被拉回P区,形成反向漂移电流I0。其次与多数载流子复合而消失。在这些存储电荷突然消失之前,PN结势垒区宽度不变,仍然很窄,所以此时反向电流较大并基本上保持不变,还要持续一段时间后,P区和N区所存储的电荷已明显减少,势垒区才逐渐变宽,再经过一段下降时间,反向电流逐渐减小到正常反向饱和电流的数值I0,二极管截止,因此二极管关断时间又称为反向恢复时间。当输入电压突然由低电平变为高电平时,PN结将由宽变窄,势垒电容放电后二极管才会导通,导通时间比关断很短,可以忽略,流过二极管的电流随扩散存储电荷的增加而增加,逐步达到稳定值。二极管在开关转换过程中出现的开关时间延迟,实质上是由于PN结的电容效应所引起,二极管的暂态开关过程就是PN结电容的充、放电过程。二极管由截止过渡到导通,相当于电容充电。二极管由导通过渡到截止,相当于电容放电。二极管结电容小,充、放电时间短,过渡过程短,则二极管的暂态开关特性就好,开关速度就快。延迟时间就是电容充放电荷所需要的时间,延迟时间的长短既决定于二极管本身的结构,也与外部电路有关。二极管PN结面积大,管内存储电荷就多,延迟时间就长。此外,外部电路所决定的正向电流大,存储电荷就会多,则关断时间就大;反向电流大,存储电荷消失得就快,则关断时间就小。为了提高开关速度,降低延迟时间,一般开关管结面积制作得比较小,使其存储电荷少,同时通过二极管内部的“掺金”,可以使存储电荷很快复合而消失,减小延迟时间。3 晶体二极管开关转换过程实验观察为了观察二极管的开关特性,可以按照图1所示电路进行实验。首先确定加于二极管两端的脉冲信号,其幅值和周期要合适,否则,就可能花费很长时间去调试才能观察到二极管的开关过程时间的延迟,还有可能导致二极管损坏。选择脉冲信号要根据二极管的主要工作参数,如二极管最大正向工作电流,二极管最大反向工作电压,反向恢复时间等。依据这些参数,确定脉冲信号的幅值。信号周期的选择一定要大于反向恢复时间trr,选取一定的负载连接电路,通过双踪示波器来观察二极管开关转换时间的延迟,分别改变信号周期和负载,记录多次的实验结果,进一步分析二极管开关转换过程延迟时间随脉冲信号周期和外部负载变化的关系。延迟时间对于二极管结面积和负载电阻均存在极小值,在设计开关电路时,二极管结面积和负载电阻应该选取该极值点对应的最佳值,N区长度也存在最佳值,理论上应为器件加载在所需临界击穿电压值而且刚好处于穿通状态时的长度值;P区和N区的长度没有太大的影响,但应稍大于各自的穿通长度,浓度则应尽量高,N区掺杂浓度越低越好。4 结语晶体二极管的结构决定了其作为开关使用时的特性,其在数字电子技术门电路中门的打开和关闭时需要一段时间,不同结构的管子其时间的长短是有差别的。随着现代电子技术的快速发展,要求晶体二极管的开关速度越来越快,因此,对器件结构和工作电路的设计要求也越来越高,在研究晶体二极管开关时间的延迟过程的实验中,输入信号的周期、幅度、电路负载对延迟时间的观察影响较大,一定的开关电路只有多次的实验,才能清楚地观察到二极管的开关转换过程时间的延迟。

    时间:2018-07-05 关键词: 电源技术解析 开关电路 晶体二极管 数字系统

  • EDA技术在数字系统设计分析中的应用

    随着电子工程与计算机科学(EECS)的迅猛发展,数字电路系统的发展也十分迅速。电子器件在最近几十年经历了从小规模集成电路(SSI)、中规模集成电路(MSI)到大规模集成电路(LSI)以至超大规模集成电路(VLSI)的发展历程。从简单可编程器件到高密度可编程器件,设计方法也在从根本上发生转变,由原来的手工设计到现在的电子设计自动化(EDA)设计。为了提高系统的可靠性与通用性,微处理器和专用集成电路(ASIC)逐渐取代了通用全硬件LSI电路,可编程逻辑器件(PLD)尤其是现场可编程逻辑器件(FPLD)被大量地应用在ASIC的制作中,在可编程集成电路的开发过程中,EDA技术的出现带来了电子系统设计的革命性变化。 1 EDA技术的发展 EDA技术是伴随着计算机、集成电路、电子系统设计的发展,经历了计算机辅助设计(CAD)、计算机辅助工程设计(CAE)和电子系统设计自动化(ESDA)三个发展阶段。 20世纪70年代为CAD阶段,这一阶段人们开始用计算机辅助进行IC版图编辑和PCB布局布线,取代了手工操作。80年代为CAE阶段,与CAD相比,除了纯粹的图形绘制功能外,又增加了电路功能设计和结构设计,并通过电气连接网表将两者结合在一起,以实现工程设计。90年代为ESDA阶段, ESDA的基本特征是设计人员按“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键部分用一片或几片专用集成电路实现,然后采用硬件描述语言(HDL)完成系统行为级设计,最后通过综合器和适配器生成最终的目标器件。ESDA的出现,使设计师开始实现“概念驱动工程”的梦想,从而摆脱了大量的辅助设计工作,把精力集中在创造性的方案与概念构思上,极大地提高了系统的效率,缩短了产品的研制周期。 2 EDA技术的基本特征 EDA技术是在电子CAD技术基础上发展起来的计算机软件系统,是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果,进行电子产品的自动设计。电子设计自动化工程是近几年迅速发展起来的计算机软件、硬件、微电子交叉的现代电子设计学科,它是以EDA软件工具为开发环境,以硬件描述语言为设计语言,以可编程器件为实验载体,以专用集成电路(ASIC)、片上系统(SOC)芯片为器件目标,以电子系统设计为应用方向的电子产品自动化设计过程[1]。利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。 现代EDA技术是采用高级语言描述,具有系统级仿真和综合能力,它主要采用并行工程(Concurrent Engineering)设计和自顶向下(Top-down)设计方法,其基本思想是从系统总体要求出发,分为行为描述、寄存器传输级描述、逻辑综合三个层次,将设计内容逐步细化,最后完成整体设计,这是一种全新的设计思想与设计理念。 3 EDA技术的发展趋势 进入21世纪,全定制和定制专用集成电路正成为新的发展热点,专用集成电路的设计与应用必须依靠专门的EDA工具,因此EDA技术在功能仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面都面临着新的巨大的挑战。EDA技 术目前正处于高速发展阶段,每年都有新的EDA工具问世,我国EDA技术的应用水平长期落后于发达国家,因此,广大电子工程人员应该尽早掌握这一先进技术,这不仅是提高设计效率的需要,更是我国电子工业在世界市场上生存、竞争与发展的需要。 4 EDA技术的设计流程 EDA技术是将传统的“电路设计——硬件搭试——调试焊接”模式变为“功能设计——软件模拟——编程下载”方式,设计人员只需一台微机和相应的开发工具即可研制出各种功能电路。EDA技术将电子产品设计从软件编译、 逻辑化简、 逻辑综合、 仿真优化、 布局布线、 逻辑适配、 逻辑影射、 编程下载 、生成目标系统的全过程在计算机及其开发平台上自动处理完成。具体流程如图1所示: 下面以Alter公司的可编程器件的开发工具MAX+plusII为平台,采用层次化设计方法,设计一个十字路口的交通信号灯的控制电路。 5 EDA技术的应用 设计一个十字路口的交通控制电路,通过红(R)、黄(Y)、绿(G)灯控制东西和南北两道交叉路口的交通,要求两道的通行时间T1、T2,红绿灯交替时间为T3。 实现路口交通灯系统的控制方法很多,可以用标准逻辑器件、可编程序控制器和单片机等方案来实现,但这些控制方法的功能修改及调试需要硬件电路的支持,在一定程度上增加了功能修改及系统调试的困难。因此在设计中采用EDA技术中的VHDL硬件描述语言,以MAX+plusII开发环境进行综合仿真,并下载到CPLD可编程逻辑器件中,完成系统的控制作用。 C1、C2、C3为各定时器的使能控制信号,W1、W2、W3为为各定时器的状态信号,定时时间到输出为1,定时时间未到输出为0。该系统中的定时器可采用带预置功能的减法计数器实现,控制器可采用CPLD器件EPM7128系列芯片,秒脉冲信号CLK可由晶体振荡器输出经过分频后产生,当精度和稳定性要求不高时,可采用RC环形振荡器,555定时器或其它电路产生。根据该系统的要求。 控制器(control)和三个定时器(timer)均为VHDL描述,该源程序中三个定时器的功能完全一样,只是工作的预置数不同,所以只定义一个实体[2]。控制器和定时器的源程序如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control IS —— 控制器实体说明 PORT(clk,reset,w1,w2,w3:IN STD_LOGIC); END control; ARCHITECTURE beh_control OF control IS ——控制体结构体 TYPE state_type IS (S0,S1,S2,S3); SIGNAL state:state_type; BEGIN PROCESS(clk,reset) BEGIN IF reset=’1’THEN State<=S0; ELSIF(clk’EVENT AND clk=’1’)THEN CASE state IS WHEN S0=>IF w1=’1’THEN state<=S1; END IF; WHEN S1=>IF w3=’1’THEN END IF; WHEN S2=>IF w2=’1’THEN state<=S3; END IF; WHEN S3=>IF w3=’1’THEN state<=S0; END IF; END CASE; END IF; END PROCESS; c1<=’1’WHEN state=S0 ELSE’0’; c2<=’1’ WHEN state=S2 ELSE’0’; c3<=’1’ WHEN(state=S1 OR state=S3)ELSE’0’; r1<=’1’ WHEN(state=S2OR state=S3)ELSE’0’; g1<=’1’ WHEN state=S0 ELSE’0’; y1<=’1’ WHEN state=S1 ELSE’0’; r2<=’1’ WHEN(state=S0 OR state=S1)ELSE’0’; g2<=’1’ WHEN state=S2 ELSE’0’; y2<=’1’ WHEN state=S3 ELSE’0’; END beh_control; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY timer IS ——定时器实体说明 PORT(clk,c:IN STD_LOGIC; d:IN INTEGER RANGE 1TO 31; w:OUT STD_LOGIC); END timer; ARCHITECTURE beh_timer OF timer IS ——定时器结构体 BEGIN PROCESS(clk) VARIABLE cnt: INTEGER RANGE 0 TO 31; BEGIN IF(clk=’1’)THEN IF(c=’1’AND cnt>0)THEN cnt:=cnt-1; ELSE cnt:=d; END IF; END IF; IF cnt=0 THEN w<=’1’; ELSE w<=’0’; END IF; END PROCESS; END beh_timer; 完成了上述两个基本模块,可以形成顶层文件,在MAX+plusII环境下进行编译和仿真,验证系统功能是否正确,如果出现错误,需要进行修改,直到完全通过为止。当设计人员确定设计工作已基本成功时,即可通过编程电缆下载数据流来进行硬件验证。验证合格后,总体设计工作即圆满结束。该系统在编写控制器的源程序时,有多种编写方法,以下是控制器的VHDL程序的另外两种定义方法: (1) … ARCHITECTURE con1_arc OF con1 IS SIGNAL current_state:state; BEGIN … 在进行时序分析时,却出现了不按设定的计数顺序工作的结果:14,13,2,1,0… 经过反复修改调试,对程序进行修改,如(2)所示: (2) ARCHITECTURE con1_arc OF con1 IS SIGNAL current_state:state; SIGNAL TEMP_STATE:state; ... TEMP STATE<=current_state; BEGIN ... 在这种设计方法中,多定义了一个信号变量,从而使得程序能按设定的状态14,13,12,11…进行转换。 从上述可知:EDA技术的优越性在于可以直接从程序中修改错误及系统功能,而不需要硬件电路的支持, 即把后期进行的系统调试转移到设计实现之前在计算机上进行的功能仿真和时序仿真。使系统的功能修改及调试比较方便、快捷、准确,既缩短了研发周期,又大大节约了成本。 6 结语 电子系统的设计输入可以用原理图、波形、VHDL语言等方式输入,下载配置前的整个过程几乎不涉及到整个硬件,而硬件设计的修改也如同修改软件程序一样快捷方便,即通过软件方式的设计与测试,达到对特定功能的硬件电路的设计实现,这种现代电子系统设计技术采用自顶向下分层次、模块化设计方法,先化整为零,再优化综合,灵活通用,已成为研制、开发数字系统最理想的选择,是现代电子电路设计方法的一个趋势,体现了硬件设计向软件化方向发展的新思路。

    时间:2017-11-22 关键词: EDA 数字系统 vhdl语言

  • EDA技术在数字系统设计分析中的应用

    随着电子工程与计算机科学(EECS)的迅猛发展,数字电路系统的发展也十分迅速。电子器件在最近几十年经历了从小规模集成电路(SSI)、中规模集成电路(MSI)到大规模集成电路(LSI)以至超大规模集成电路(VLSI)的发展历程。从简单可编程器件到高密度可编程器件,设计方法也在从根本上发生转变,由原来的手工设计到现在的电子设计自动化(EDA)设计。为了提高系统的可靠性与通用性,微处理器和专用集成电路(ASIC)逐渐取代了通用全硬件LSI电路,可编程逻辑器件(PLD)尤其是现场可编程逻辑器件(FPLD)被大量地应用在ASIC的制作中,在可编程集成电路的开发过程中,EDA技术的出现带来了电子系统设计的革命性变化。 1 EDA技术的发展 EDA技术是伴随着计算机、集成电路、电子系统设计的发展,经历了计算机辅助设计(CAD)、计算机辅助工程设计(CAE)和电子系统设计自动化(ESDA)三个发展阶段。 20世纪70年代为CAD阶段,这一阶段人们开始用计算机辅助进行IC版图编辑和PCB布局布线,取代了手工操作。80年代为CAE阶段,与CAD相比,除了纯粹的图形绘制功能外,又增加了电路功能设计和结构设计,并通过电气连接网表将两者结合在一起,以实现工程设计。90年代为ESDA阶段, ESDA的基本特征是设计人员按“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键部分用一片或几片专用集成电路实现,然后采用硬件描述语言(HDL)完成系统行为级设计,最后通过综合器和适配器生成最终的目标器件。ESDA的出现,使设计师开始实现“概念驱动工程”的梦想,从而摆脱了大量的辅助设计工作,把精力集中在创造性的方案与概念构思上,极大地提高了系统的效率,缩短了产品的研制周期。 2 EDA技术的基本特征 EDA技术是在电子CAD技术基础上发展起来的计算机软件系统,是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果,进行电子产品的自动设计。电子设计自动化工程是近几年迅速发展起来的计算机软件、硬件、微电子交叉的现代电子设计学科,它是以EDA软件工具为开发环境,以硬件描述语言为设计语言,以可编程器件为实验载体,以专用集成电路(ASIC)、片上系统(SOC)芯片为器件目标,以电子系统设计为应用方向的电子产品自动化设计过程[1]。利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。 现代EDA技术是采用高级语言描述,具有系统级仿真和综合能力,它主要采用并行工程(Concurrent Engineering)设计和自顶向下(Top-down)设计方法,其基本思想是从系统总体要求出发,分为行为描述、寄存器传输级描述、逻辑综合三个层次,将设计内容逐步细化,最后完成整体设计,这是一种全新的设计思想与设计理念。 3 EDA技术的发展趋势 进入21世纪,全定制和定制专用集成电路正成为新的发展热点,专用集成电路的设计与应用必须依靠专门的EDA工具,因此EDA技术在功能仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面都面临着新的巨大的挑战。EDA技 术目前正处于高速发展阶段,每年都有新的EDA工具问世,我国EDA技术的应用水平长期落后于发达国家,因此,广大电子工程人员应该尽早掌握这一先进技术,这不仅是提高设计效率的需要,更是我国电子工业在世界市场上生存、竞争与发展的需要。 4 EDA技术的设计流程 EDA技术是将传统的“电路设计——硬件搭试——调试焊接”模式变为“功能设计——软件模拟——编程下载”方式,设计人员只需一台微机和相应的开发工具即可研制出各种功能电路。EDA技术将电子产品设计从软件编译、 逻辑化简、 逻辑综合、 仿真优化、 布局布线、 逻辑适配、 逻辑影射、 编程下载 、生成目标系统的全过程在计算机及其开发平台上自动处理完成。具体流程如图1所示: 下面以Alter公司的可编程器件的开发工具MAX+plusII为平台,采用层次化设计方法,设计一个十字路口的交通信号灯的控制电路。 5 EDA技术的应用 设计一个十字路口的交通控制电路,通过红(R)、黄(Y)、绿(G)灯控制东西和南北两道交叉路口的交通,要求两道的通行时间T1、T2,红绿灯交替时间为T3。 实现路口交通灯系统的控制方法很多,可以用标准逻辑器件、可编程序控制器和单片机等方案来实现,但这些控制方法的功能修改及调试需要硬件电路的支持,在一定程度上增加了功能修改及系统调试的困难。因此在设计中采用EDA技术中的VHDL硬件描述语言,以MAX+plusII开发环境进行综合仿真,并下载到 CPLD可编程逻辑器件中,完成系统的控制作用。 C1、C2、C3为各定时器的使能控制信号,W1、W2、W3为为各定时器的状态信号,定时时间到输出为1,定时时间未到输出为0。该系统中的定时器可采用带预置功能的减法计数器实现,控制器可采用CPLD器件EPM7128系列芯片,秒脉冲信号CLK可由晶体振荡器输出经过分频后产生,当精度和稳定性要求不高时,可采用RC环形振荡器,555定时器或其它电路产生。根据该系统的要求。 控制器(control)和三个定时器(timer)均为VHDL描述,该源程序中三个定时器的功能完全一样,只是工作的预置数不同,所以只定义一个实体[2]。控制器和定时器的源程序如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control IS —— 控制器实体说明 PORT(clk,reset,w1,w2,w3:IN STD_LOGIC); END control; ARCHITECTURE beh_control OF control IS ——控制体结构体 TYPE state_type IS (S0,S1,S2,S3); SIGNAL state:state_type; BEGIN PROCESS(clk,reset) BEGIN IF reset=’1’THEN State<=S0; ELSIF(clk’EVENT AND clk=’1’)THEN CASE state IS WHEN S0=>IF w1=’1’THEN state<=S1;[!--empirenews.page--] END IF; WHEN S1=>IF w3=’1’THEN END IF; WHEN S2=>IF w2=’1’THEN state<=S3; END IF; WHEN S3=>IF w3=’1’THEN state<=S0; END IF; END CASE; END IF; END PROCESS; c1<=’1’WHEN state=S0 ELSE’0’; c2<=’1’ WHEN state=S2 ELSE’0’; c3<=’1’ WHEN(state=S1 OR state=S3)ELSE’0’; r1<=’1’ WHEN(state=S2OR state=S3)ELSE’0’; g1<=’1’ WHEN state=S0 ELSE’0’; y1<=’1’ WHEN state=S1 ELSE’0’; r2<=’1’ WHEN(state=S0 OR state=S1)ELSE’0’; g2<=’1’ WHEN state=S2 ELSE’0’; y2<=’1’ WHEN state=S3 ELSE’0’; END beh_control; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY timer IS ——定时器实体说明 PORT(clk,c:IN STD_LOGIC; d:IN INTEGER RANGE 1TO 31; w:OUT STD_LOGIC); END timer; ARCHITECTURE beh_timer OF timer IS ——定时器结构体 BEGIN PROCESS(clk) VARIABLE cnt: INTEGER RANGE 0 TO 31; BEGIN IF(clk=’1’)THEN IF(c=’1’AND cnt>0)THEN cnt:=cnt-1; ELSE cnt:=d; END IF; END IF; IF cnt=0 THEN w<=’1’; ELSE w<=’0’; END IF; END PROCESS; END beh_timer; 完成了上述两个基本模块,可以形成顶层文件,在MAX+plusII环境下进行编译和仿真,验证系统功能是否正确,如果出现错误,需要进行修改,直到完全通过为止。当设计人员确定设计工作已基本成功时,即可通过编程电缆下载数据流来进行硬件验证。验证合格后,总体设计工作即圆满结束。该系统在编写控制器的源程序时,有多种编写方法,以下是控制器的VHDL程序的另外两种定义方法: (1) … ARCHITECTURE con1_arc OF con1 IS SIGNAL current_state:state; BEGIN … 在进行时序分析时,却出现了不按设定的计数顺序工作的结果:14,13,2,1,0… 经过反复修改调试,对程序进行修改,如(2)所示: (2) ARCHITECTURE con1_arc OF con1 IS SIGNAL current_state:state; SIGNAL TEMP_STATE:state; ... TEMP STATE<=current_state; BEGIN ... 在这种设计方法中,多定义了一个信号变量,从而使得程序能按设定的状态14,13,12,11…进行转换。 从上述可知:EDA技术的优越性在于可以直接从程序中修改错误及系统功能,而不需要硬件电路的支持, 即把后期进行的系统调试转移到设计实现之前在计算机上进行的功能仿真和时序仿真。使系统的功能修改及调试比较方便、快捷、准确,既缩短了研发周期,又大大节约了成本。 6 结语 电子系统的设计输入可以用原理图、波形、VHDL语言等方式输入,下载配置前的整个过程几乎不涉及到整个硬件,而硬件设计的修改也如同修改软件程序一样快捷方便,即通过软件方式的设计与测试,达到对特定功能的硬件电路的设计实现,这种现代电子系统设计技术采用自顶向下分层次、模块化设计方法,先化整为零,再优化综合,灵活通用,已成为研制、开发数字系统最理想的选择,是现代电子电路设计方法的一个趋势,体现了硬件设计向软件化方向发展的新思路。

    时间:2016-03-24 关键词: 电路设计 EDA 数字系统 vhdl语言

  • EDA技术在数字系统设计分析中的应用

    随着电子工程与计算机科学(EECS)的迅猛发展,数字电路系统的发展也十分迅速。电子器件在最近几十年经历了从小规模集成电路(SSI)、中规模集成电路(MSI)到大规模集成电路(LSI)以至超大规模集成电路(VLSI)的发展历程。从简单可编程器件到高密度可编程器件,设计方法也在从根本上发生转变,由原来的手工设计到现在的电子设计自动化(EDA)设计。为了提高系统的可靠性与通用性,微处理器和专用集成电路(ASIC)逐渐取代了通用全硬件LSI电路,可编程逻辑器件(PLD)尤其是现场可编程逻辑器件(FPLD)被大量地应用在ASIC的制作中,在可编程集成电路的开发过程中,EDA技术的出现带来了电子系统设计的革命性变化。 1 EDA技术的发展     EDA技术是伴随着计算机、集成电路、电子系统设计的发展,经历了计算机辅助设计(CAD)、计算机辅助工程设计(CAE)和电子系统设计自动化(ESDA)三个发展阶段。   20世纪70年代为CAD阶段,这一阶段人们开始用计算机辅助进行IC版图编辑和PCB布局布线,取代了手工操作。80年代为CAE阶段,与CAD相比,除了纯粹的图形绘制功能外,又增加了电路功能设计和结构设计,并通过电气连接网表将两者结合在一起,以实现工程设计。90年代为ESDA阶段, ESDA的基本特征是设计人员按“自顶向下”的设计方法,对整个系统进行方案设计和功能划分,系统的关键部分用一片或几片专用集成电路实现,然后采用硬件描述语言(HDL)完成系统行为级设计,最后通过综合器和适配器生成最终的目标器件。ESDA的出现,使设计师开始实现“概念驱动工程”的梦想,从而摆脱了大量的辅助设计工作,把精力集中在创造性的方案与概念构思上,极大地提高了系统的效率,缩短了产品的研制周期。 2 EDA技术的基本特征   EDA技术是在电子CAD技术基础上发展起来的计算机软件系统,是指以计算机为工作平台,融合了应用电子技术、计算机技术、信息处理及智能化技术的最新成果,进行电子产品的自动设计。电子设计自动化工程是近几年迅速发展起来的计算机软件、硬件、微电子交叉的现代电子设计学科,它是以EDA软件工具为开发环境,以硬件描述语言为设计语言,以可编程器件为实验载体,以专用集成电路(ASIC)、片上系统(SOC)芯片为器件目标,以电子系统设计为应用方向的电子产品自动化设计过程[1]。利用EDA工具,电子设计师可以从概念、算法、协议等开始设计电子系统,大量工作可以通过计算机完成,并可以将电子产品从电路设计、性能分析到设计出IC版图或PCB版图的整个过程在计算机上自动处理完成。   现代EDA技术是采用高级语言描述,具有系统级仿真和综合能力,它主要采用并行工程(Concurrent Engineering)设计和自顶向下(Top-down)设计方法,其基本思想是从系统总体要求出发,分为行为描述、寄存器传输级描述、逻辑综合三个层次,将设计内容逐步细化,最后完成整体设计,这是一种全新的设计思想与设计理念。 3 EDA技术的发展趋势       进入21世纪,全定制和定制专用集成电路正成为新的发展热点,专用集成电路的设计与应用必须依靠专门的EDA工具,因此EDA技术在功能仿真、时序分析、集成电路自动测试、高速印刷电路板设计及操作平台的扩展等方面都面临着新的巨大的挑战。EDA技       术目前正处于高速发展阶段,每年都有新的EDA工具问世,我国EDA技术的应用水平长期落后于发达国家,因此,广大电子工程人员应该尽早掌握这一先进技术,这不仅是提高设计效率的需要,更是我国电子工业在世界市场上生存、竞争与发展的需要。 4 EDA技术的设计流程       EDA技术是将传统的“电路设计——硬件搭试——调试焊接”模式变为“功能设计——软件模拟——编程下载”方式,设计人员只需一台微机和相应的开发工具即可研制出各种功能电路。EDA技术将电子产品设计从软件编译、 逻辑化简、 逻辑综合、 仿真优化、 布局布线、 逻辑适配、 逻辑影射、 编程下载 、生成目标系统的全过程在计算机及其开发平台上自动处理完成。具体流程如图1所示:       下面以Alter公司的可编程器件的开发工具MAX+plusII为平台,采用层次化设计方法,设计一个十字路口的交通信号灯的控制电路。 5 EDA技术的应用       设计一个十字路口的交通控制电路,通过红(R)、黄(Y)、绿(G)灯控制东西和南北两道交叉路口的交通,要求两道的通行时间T1、T2,红绿灯交替时间为T3。       实现路口交通灯系统的控制方法很多,可以用标准逻辑器件、可编程序控制器和单片机等方案来实现,但这些控制方法的功能修改及调试需要硬件电路的支持,在一定程度上增加了功能修改及系统调试的困难。因此在设计中采用EDA技术中的VHDL硬件描述语言,以MAX+plusII开发环境进行综合仿真,并下载到CPLD可编程逻辑器件中,完成系统的控制作用。   C1、C2、C3为各定时器的使能控制信号,W1、W2、W3为为各定时器的状态信号,定时时间到输出为1,定时时间未到输出为0。该系统中的定时器可采用带预置功能的减法计数器实现,控制器可采用CPLD器件EPM7128系列芯片,秒脉冲信号CLK可由晶体振荡器输出经过分频后产生,当精度和稳定性要求不高时,可采用RC环形振荡器,555定时器或其它电路产生。根据该系统的要求。       控制器(control)和三个定时器(timer)均为VHDL描述,该源程序中三个定时器的功能完全一样,只是工作的预置数不同,所以只定义一个实体[2]。控制器和定时器的源程序如下: LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY control IS      —— 控制器实体说明  PORT(clk,reset,w1,w2,w3:IN STD_LOGIC); END control; ARCHITECTURE beh_control OF control IS   ——控制体结构体  TYPE state_type IS (S0,S1,S2,S3);  SIGNAL state:state_type; BEGIN  PROCESS(clk,reset)  BEGIN   IF reset=’1’THEN State<=S0;  ELSIF(clk’EVENT AND clk=’1’)THEN CASE state IS   WHEN S0=>IF w1=’1’THEN state<=S1; END IF;  WHEN S1=>IF w3=’1’THEN  END IF;  WHEN S2=>IF w2=’1’THEN  state<=S3; END IF; WHEN S3=>IF w3=’1’THEN state<=S0; END IF; END CASE; END IF; END PROCESS; c1<=’1’WHEN state=S0 ELSE’0’; c2<=’1’ WHEN state=S2 ELSE’0’; c3<=’1’ WHEN(state=S1 OR state=S3)ELSE’0’; r1<=’1’ WHEN(state=S2OR state=S3)ELSE’0’; g1<=’1’ WHEN state=S0 ELSE’0’; y1<=’1’ WHEN state=S1 ELSE’0’; r2<=’1’ WHEN(state=S0 OR state=S1)ELSE’0’; g2<=’1’ WHEN state=S2 ELSE’0’; y2<=’1’ WHEN state=S3 ELSE’0’; END beh_control; LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY timer IS               ——定时器实体说明 PORT(clk,c:IN STD_LOGIC; d:IN INTEGER RANGE 1TO 31; w:OUT STD_LOGIC); END timer; ARCHITECTURE beh_timer OF timer IS   ——定时器结构体 BEGIN PROCESS(clk) VARIABLE cnt: INTEGER RANGE 0 TO 31; BEGIN IF(clk=’1’)THEN IF(c=’1’AND cnt>0)THEN cnt:=cnt-1; ELSE cnt:=d; END IF; END IF; IF cnt=0 THEN w<=’1’;  ELSE w<=’0’; END IF; END PROCESS; END beh_timer;   完成了上述两个基本模块,可以形成顶层文件,在MAX+plusII环境下进行编译和仿真,验证系统功能是否正确,如果出现错误,需要进行修改,直到完全通过为止。当设计人员确定设计工作已基本成功时,即可通过编程电缆下载数据流来进行硬件验证。验证合格后,总体设计工作即圆满结束。该系统在编写控制器的源程序时,有多种编写方法,以下是控制器的VHDL程序的另外两种定义方法: (1)        … ARCHITECTURE con1_arc OF con1 IS SIGNAL current_state:state; BEGIN …   在进行时序分析时,却出现了不按设定的计数顺序工作的结果:14,13,2,1,0… 经过反复修改调试,对程序进行修改,如(2)所示: (2) ARCHITECTURE con1_arc OF con1 IS SIGNAL current_state:state; SIGNAL TEMP_STATE:state; ... TEMP STATE<=current_state; BEGIN ...   在这种设计方法中,多定义了一个信号变量,从而使得程序能按设定的状态14,13,12,11…进行转换。   从上述可知:EDA技术的优越性在于可以直接从程序中修改错误及系统功能,而不需要硬件电路的支持, 即把后期进行的系统调试转移到设计实现之前在计算机上进行的功能仿真和时序仿真。使系统的功能修改及调试比较方便、快捷、准确,既缩短了研发周期,又大大节约了成本。 6 结语   电子系统的设计输入可以用原理图、波形、VHDL语言等方式输入,下载配置前的整个过程几乎不涉及到整个硬件,而硬件设计的修改也如同修改软件程序一样快捷方便,即通过软件方式的设计与测试,达到对特定功能的硬件电路的设计实现,这种现代电子系统设计技术采用自顶向下分层次、模块化设计方法,先化整为零,再优化综合,灵活通用,已成为研制、开发数字系统最理想的选择,是现代电子电路设计方法的一个趋势,体现了硬件设计向软件化方向发展的新思路。

    时间:2011-09-29 关键词: 中的应用 EDA 设计分析 数字系统

  • 应用TEXTl0和MATLAB进行复杂数字系统仿真

    摘要:在基于FPGA的复杂数字系统的仿真测试中,设计者常常面临各种挑战。以数字图像处理系统的仿真为例。如果采用完备性仿真测试方法,那么测试矢量的数量将是非常巨大的;如果采用常规方法.不仅效率不高.而且可能无法达到仿真测试的目的。针对这个难题,提出一种进行仿真测试的新方法.该方法应用TEXTIO和MATLAB来辅助仿真测试过程,使问题得到较好的解决。以电视图像实时多目标捕获单元的仿真测试为例。全面、细致地讨论这种新方法。关 键 词:TEXTIO;MATLAB;TestBench;仿真;测试激励中图分类号:TN707 文献标识码:A 文章编号:。1006—6977(2006)01—0004—04 1 引言    在对复杂数字系统进行仿真测试时,设计者常常面对测试向量数量庞大而难以实现的问题。以数字图像处理系统的仿真测试为例,如果采用完备性测试方法.那么所需测试向量的数量将非常巨大,甚至无法实现:而采用测试向量波形图或者用HDL语言描述等常用方法.不仅仿真测试工作的效率低下,而且工作量巨大。在数字图像处理系统中,一帧320x240的数字图像所产生的测试向量数量达到320x240x2=153 600个。无论采用完备性测试方法还是向量波形图或者.HDL语言描述的方法,由于测试向量的数量极其巨大,采用这些方法都难以进行仿真测试。    针对这个难题,笔者提出一种进行仿真测试的新方法.该方法应用TEXTI0和:MATLAB来辅助仿真测试过程.使测试向量数量巨大、难以处理的难题得到很好的解决。以电视视频系统中实时多目标捕获单元的仿真测试为例.对这种新方法进行全面的讨论。 2 基于TEXTIO的VlII)L仿真2.1 TEXTIO的功能    TEXXTl0是VHDL标准库STD中的程序包(Package),它提供了VHDL与磁盘文件直接访问的桥梁。TEXTIO定义了3种类型:LINE类型、TEXT类型及SIDE类型。TEXTI0在程序包中定义了一些访问文件的过程(Procedure)。    TEXTIO提供的基本过程有:    (1)procedure READLNE(文件变量,行变量),用于从指定文件读取一行数据到行变量中;    (2)procedure WRITELNE(文件变量,行变量),用于向指定文件写入行变量所包含的数据;    (3)procedure READ(行变量,数据类型),用于从行变量中读取相应数据类型的数据.根据参数的数据类型及参数个数的不同.有多种重载方式,TEX-TIO提供了bit、bit、bit_vector、BOOLEAN、character、in-teger、real、string、time数据类型的重载;    (4)mcedure WRITE(行变量,数据变量,写入方式,位宽),该过程将数据写入行变量。其中,写入方式表示写在行变量的左边还是右边,其值只能为left或right,位宽表示写入数据时占的位宽。例如write(Oufljne,OutData,left,2/表示将变量OutData写入LINE 变量OutLine的左边,占2个字节。2.2  仿真测试方案    使用TEXTO和MNTLAB辅助TestBench进行复杂数字系统仿真的方案框图如图1所示。 2.3  仿真测试步骤2.3.1  使用MATLAB生成测试激励文件    MATLAB是矩阵实验室(Matrix Laboratory)的缩写,是1984年MathWorks公司推出的软件。经过20多年的发展,MATLAB已成为通用科技计算、图视交互系统和程序语言,广泛应用于研究和解决各种具体工程问题。    在复杂数字系统仿真中,用户可以利用MAT-LAB的强大处理功能生成测试激励文件。测试激励文件的数据格式由设计者自行定义。测试激励文件应包含输入信号的测试激励数据.也可以包含输出信号的期望输出数据.这些内容常常以.ASCII码表示。2.3.2  编写TestBench    TestBench是测试平台程序。TEXTI0的使用是通过TestBench来进行的,TestBench利用TEXTIO读取测试激励文件或写入仿真结果输出。进行复杂数字系统仿真时,用户根据测试的目的和要求设计TestBench。2.3.3  在Modelsim中进行仿真    Modelsim是Model Technology(Mentor Graphics的子公司)的HDL(Hardware Description Language)仿真软件。可以实现VHDL、Verilog及VHDL一Ver-ilog混合设计的仿真。Modelsim为’TestBench提供一种良好的HDL仿真环境。2.3.4  结果分析    仿真结束后,仿真结果是否符合要求,用户可以通过二种方法来判断。一种是应用软件自动判断。即通过TestBench或其他软件(如MATLAB)对仿真输出结果和期望输出结果进行对比,从而得到分析结果:另外一种是人工判断.即设计者自行对仿真输出结果和期望输出结果进行对比,从而得到分析结果。 3  仿真测试实例3.1  电视图像实时目标捕获单元功能    电视图像实时目标捕获单元(以下简称待测单元)具有对电视图像中的目标图像进行实时捕获的功能。本例将用TEXllO和MATLAB辅助Test-Bench对待测单元进行仿真测试。3.2  需要产生的测试信号及波形    待测单元输入信号的时序如图2所示。其中,clk、vsy、hsy和ccd分别代表像素时钟、数字化后的场同步、行同步和二值图像信号。     用户设计的测试激励信号即测试激励文件中输入信号的激励数据,应符合图2所示时序的要求。3.3  测试信号的产生    在MATLAB的开发环境中.通过编程可以生成测试激励文件。    以下是生成测试激励程序的核心代码:    image=imread(‘pic.bmp’);        %读取图像文件    [YN,XN]=size(image);              %得到图像大小    FZ=20;                             %晶体振荡器频率(MHz)    %定义常数                          %对应于图2所示的时序    POSTIME=52.2;                     %行正程时间(μ8)    NEGTIME=11.8;                     %行逆程时间(μs)    HORTIME=64;                        %行正逆程总时间    VSYTIME=1615;                      %场信号时间(μB)    PPDOT=POSTIME*FZ/XN;              %行正程时间*晶体振    荡器频率,图像X方向分辨率    ……     fid=fopen(‘TestVectors.inp’,‘W’) ;%指定测试激励文件的文件名称    for j=1:1:YN;    yy_j;xx=0;    for i=l:1:HORTIME*FZ;    %产生行同步激励    if(i<(HFNTIME+HDLTIME)*FZ)(i>(HFNTIME+HDLTIME+HSYTIME)*FZ)    hsy=l;else    hsy=0;end;%产生像素时钟激励if  clk==1    clk=0;else    clk=l;end;%产生CCD激励if i>NEGTIME*FZ    xx=round((i-NEGTIME*FZ)/PPDOT+0.45):    ccd=round(image(yy,xx));else    ccd=0;end;    %将激励写入测试激励文件    fprintf md.‘%d%d%d%d%d%d、Il’,clk,ccd,hsy,vsy);    end;end;    产生的测试激励文件名称为TestVectors.inp,激励内容以ASCII码表示,信号之间用空格隔开,且一行代表一次激励。下面是测试激励文件中的一段内容,激励包含clk,ccd,hsy,vsy 4个信号:    0 0 1 1—clk=0 eed=0 hsy=l vsy=l    1 0 1 1—clk=l ccd=0 hsy=l vsy=1    …     0 0 0 1——clk=O ccd=0 hsy=0 vsy=1    …         进行仿真时。TestBeneh应用TEXTIO通过逐行读取测试激励文件得到待测单元输入信号的激励。3.4  编写TestBench    TestBench调用TEXTIO读取测试激励文件得到激励,然后将这些激励分别驱动到待测单元的输入端口。同时,TestBench读取待测单元的输出结果,调用TEXTIO将仿真输出结果写入文件名称为Re-sult.out的仿真结果输出文件。    以下是TestBeneh的核心代码:    testprocess:process    file vector_file:text open read_mode is“TestVectors.    inp”:一指定测试激励文件    file output_file:text open write_mode is“Reset.out”:    一指定仿真结果输出文件    variable invecs,outvecs:line;    variable good:boolean;    variable eh:eharacter;    ……     while not endfile(veetor_file)loop    readline(veetor_file.invecs);一读出测试激励文件一行内容.得到激励    read(invees,vclk,good); 一一读取一个值给信号vclk    read(invees,ch); 一一读取空格    ……     read(invees,wBy,good); 一读取一个值给信号vvsy    read(invecs,ch); 一读取空格    ……     clk<=vclk;一驱动待测单元的输入信号clk    ccd<=vced;一驱动待测单元的输入信号ccd    hsy<=vhsy;一驱动待测单元的输入信号hsy    vsy<=wsy;一驱动待测单元的输入信号vsy    ……     caseiis    when 0=>out_string:=“frame_Yup0:”:一将目标0左上角Y坐标写入仿真结果    when 1=>out_string=“frame_Ydn0:”:一将目标0右下角Y坐标写入仿真结果    when 14=>out_strlng:=“frame_Xli3:”:一将目标3左上角X坐标写入仿真结果    when 15=>out_string:=“frame_Xrt3:”:一将目标3右下角X坐标写入仿真结果    when other8=>null;    end case;    write(outvees,string’(out_string));    …… 3.5 Modelsim中显示的测试波形及测试结果    在Modelsim提供的HDL仿真环境中,运行TestBeneh进行仿真测试,得到测试向量波形(如图3所示)、仿真波形(如图4所示)和仿真输出结果文件ResuIt.out。对仿真输出结果进行分析表明,仿真输出的目标位置与输入电视图像中的目标位置完全一致。     本例的结果分析是通过人工对比进行的。还可以将仿真预期输出结果保存在测试激励文件或其他文件中.TestBench调用TEXTIO读取仿真预期输出结果.并和仿真实际输出结果进行对比,然后自动判断结果是否正确。在某些场合下,例如对VHDL编写的处理器进行仿真调试时,用户可以将包括指令类型、源地址、目标地址在内的指令保存成文本文件。TestBench调用TEXTIO读取这些指令。同时.TestBeneh调用TEXTIO将结果及中间变量保存成文本文件,以便设计者事后分析和查找问题的原因。 4  结束语    TEXTIO程序包使VHDL的仿真功能得到拓展。MATLAB是研究和解决工程问题的有力工具。在基于FPGA的复杂数字系统的仿真测试中,灵活应用TEXTIO和MATLAB等工具包能很好地解决仿真测试中面临的测试向量庞大和难以处理的问题。

    时间:2006-09-05 关键词: 仿真 matlab 数字系统 textl0

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