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  • 一个软硬件开源的低功耗LCD时钟

    作者 | strongerHuang 微信公众号 | 嵌入式专栏 这是一款基于 AVR128DA48 的超低功耗 LCD 时钟,能够使用 CR2032 纽扣电池或太阳能电池运行三年以上: 它使用 AVR128DA48 的片上温度传感器,用 ADC 读取其自身的电源电压。还有一个 I2C 接口,你可以连接一个外部传感器,如湿度传感器。 介绍 尽管LCD液晶显示是相对较旧的技术,但与新型显示器相比,它们仍具有多项优势,包括低功耗、低成本和可读性。 1.硬件电路LCD 时钟的电路: 基于 AVR128DA48单片机 LCD显示LCD显示器为四位七段静态LCD,40引脚,可显示温湿度,LCD 显示器安装在电路板的正面,元件在背面。 MCU处理器该处理器是采用 TQFP-48 封装的 AVR128DA48,但该 PCB 可与一系列其他 48 引脚处理器配合使用,比如选择内存容量更低、价格更低的一些MCU代替。 电池(电源) 这里采用CR2032 或类似电池为其供电,或者使用太阳能电池,附加超级电容来供电: I2C接口为方便扩展,这里添加了I2C接口,这里可以添加温湿度传感器,或者其他I2C从设备。 源码 这里先分享一些主要源码内容,最后提供源码链接。 1.IO配置 void PortSetup () { for (int p=0; p<4; p ) Digit[p]->DIR = 0xFF; // All pins outputs PORTE.DIR = PIN0_bm | PIN1_bm; // COMs outputs, PE0 and PE1 PORTF.DIR = PIN5_bm | PIN4_bm; // 1A, colon} 2.时钟这里节省成本,并非使用时钟芯片或模块,用单片机定时器计数实现时钟的功能。 利用定时器中断实现时钟计数、更新: ISR(RTC_PIT_vect) { static uint8_t cycles = 0; static unsigned long halfsecs; RTC.PITINTFLAGS = RTC_PI_bm; // Clear interrupt flag // Toggle segments for (int p=0; p<4; p ) Digit[p]->OUTTGL = 0xFF; // Toggle all PORTA,B,C,D pins PORTE.OUTTGL = PIN0_bm | PIN1_bm; // Toggle COMs, PE0 and PE1 PORTF.OUTTGL = PIN5_bm | PIN4_bm; // Toggle segment 1A, Colon cycles ; if (cycles < 32) return; cycles = 0; // Update time halfsecs = (halfsecs 1) % 172800; // 24 hours uint8_t ticks = halfsecs % 120; // Half-second ticks if (MinsButton()) halfsecs = ((halfsecs/7200)*60 (halfsecs/120 1)%60)*120; if (HoursButton()) halfsecs = halfsecs 7200; if (MinsButton() || HoursButton() || ticks < 108) DisplayTime(halfsecs); else if (ticks == 108) DisplayVoltage(); else if (ticks == 114) DisplayTemp();} 3.显示时间LCD显示部分就LCD有关: void DisplayTime (unsigned long halfsecs) { uint8_t minutes = (halfsecs / 120) % 60; #ifdef TWELVEHOUR uint8_t hours = (halfsecs / 7200) % 12 1; #else uint8_t hours = (halfsecs / 7200) % 24; #endif Digit[0]->OUT = Char[hours/10]; Digit[1]->OUT = Char[hours%10]; Digit[2]->OUT = Char[minutes/10]; uint8_t units = Char[minutes%10]; Digit[3]->OUT = units; uint8_t colon = (halfsecs

    时间:2021-09-14 关键词: LCD 低功耗 时钟

  • 一图搞懂单片机STM32的5个时钟源

    ▼点击下方名片,关注公众号▼大家好,很高兴和各位一起分享我的第27篇原创文章,喜欢和支持我的工程师,一定记得给我点赞、收藏、分享。加微信[xyzn3333]与作者沟通交流,免费获取更多单片机与嵌入式的海量电子资料。欢迎关注【玩转单片机与嵌入式】公众号,回复关键字获取更多免费资料。回复【电容】,获取关于电容文章相关的内容;回复【阻抗匹配】,获取电磁兼容性、阻抗匹配相关的资料回复【资料】,获取全部电子设计、单片机开发相关的资料回复【终端电阻】,获取CAN终端电阻相关的资料回复【单片机】,获取单片机全套视频教程和参考设计回复【STM32】,获取STM32相关设计和视频教程回复【PCB】,获取PCB设计相关的资料回复【硬件知识】、【硬件设计】,获取硬件开发工程必备手册回复【经典电路】,获取5000个经典电路回复【论文】,获取毕业设计、电子竞赛、学术专业等相关论文资料…………欢迎关注【玩转单片机与嵌入式】公众号,本公众号会以连载的形式对电容进行深入讲解,欢迎持续关注。STM32芯片按照复位区域的范围分类,大概可以分为系统复位,电源复位,备份域复位,内核复位;众所周知STM32有5个时钟源HSI、HSE、LSI、LSE、PLL;其实他只有四个,因为从上图中可以看到PLL都是由HSI或HSE提供的。其中,高速时钟(HSE和HSI)提供给芯片主体的主时钟.低速时钟(LSE和LSI)只是提供给芯片中的RTC(实时时钟)及独立看门狗使用,图中可以看出高速时钟也可以提供给RTC。内部时钟是在芯片内部RC振荡器产生的,起振较快,所以时钟在芯片刚上电的时候,默认使用内部高速时钟。而外部时钟信号是由外部的晶振输入的,在精度和稳定性上都有很大优势,所以上电之后我们再通过软件配置,转而采用外部时钟信号.时钟源介绍高速外部时钟(HSE)以外部晶振作时钟源,晶振频率可取范围为4~16MHz,我们一般采用8MHz的晶振高速内部时钟(HSI)由内部RC振荡器产生,频率为8MHz,但不稳定低速外部时钟(LSE)以外部晶振作时钟源,主要提供给实时时钟模块,所以一般采用32.768KHz低速内部时钟(LSI)由内部RC振荡器产生,也主要提供给实时时钟模块,频率大约为40KHzOSC_OUT和OSC_IN开始,这两个引脚分别接到外部晶振8MHz,第一个分频器PLLXTPRE,遇到开关PLLSRC(PLL entry clock source),我们可以选择其输出,输出为外部高速时钟(HSE)或是内部高速时钟(HSI)。这里选择输出为HSE,接着遇到锁相环PLL,具有倍频作用,在这里我们可以输入倍频因子PLLMUL,要是想超频,就得在这个寄存器上做手脚啦。经过PLL的时钟称为PLLCLK。倍频因子我们设定为9倍频,也就是说,经过PLL之后,我们的时钟从原来8MHz的 HSE变为72MHz的PLLCLK。紧接着又遇到了一个开关SW,经过这个开关之后就是STM32的系统时钟(SYSCLK)了。通过这个开关,可以切换SYSCLK的时钟源,可以选择为HSI、PLLCLK、HSE。我们选择为PLLCLK时钟,所以SYSCLK就为72MHz了。PLLCLK在输入到SW前,还流向了USB预分频器,这个分频器输出为USB外设的时钟(USBCLK)。回到SYSCLK,SYSCLK经过AHB预分频器,分频后再输入到其它外设。如输出到称为HCLK、FCLK的时钟,还直接输出到SDIO外设的SDIOCLK时钟、存储器控制器FSMC的FSMCCLK时钟,和作为APB1、APB2的预分频器的输入端。GPIO外设是挂载在APB2总线上的, APB2的时钟是APB2预分频器的输出,而APB2预分频器的时钟来源是AHB预分频器。因此,把APB2预分频器设置为不分频,那么我们就可以得到GPIO外设的时钟也等于HCLK,为72MHz了。SYSCLK:系统时钟,STM32大部分器件的时钟来源。主要由AHB预分频器分配到各个部件。HCLK:由AHB预分频器直接输出得到,它是高速总线AHB的时钟信号,提供给存储器,DMA及cortex内核,是cortex内核运行的时钟,cpu主频就是这个信号,它的大小与STM32运算速度,数据存取速度密切相关。FCLK:同样由AHB预分频器输出得到,是内核的“自由运行时钟”。“自由”表现在它不来自时钟 HCLK,因此在HCLK时钟停止时 FCLK 也继续运行。它的存在,可以保证在处理器休眠时,也能够采样到中断和跟踪休眠事件 ,它与HCLK互相同步。PCLK1:外设时钟,由APB1预分频器输出得到,最大频率为36MHz,提供给挂载在APB1总线上的外设,APB1总线上的外设如下:PCLK2:外设时钟,由APB2预分频器输出得到,最大频率可为72MHz,提供给挂载在APB2总线上的外设,APB2总线上的外设如下:End限时免费扫码进群,交流更多行业技术欢迎转发每篇原创内容都是我们用心血换来的知识精华,如果您觉得本文有价值,欢迎转载分享;欢迎加入如果您对单片机及嵌入式设计感兴趣,欢迎加入我们的辩论探讨,加我微信【xyzn3333】。往期推荐【硬件设计】元器件选型——除了阻值,电阻的参数你还知道哪些?【硬件设计】——电路中0欧电阻的作用吗?没你想的那么简单硬件开发者之路之——电路稳定性简单解释硬件开发者之路之——保护电路系列之过流过压过温保护硬件设计之一——电源设计05:过电流能力硬件设计之一——电源设计04:滤波电路硬件设计之一——电源设计03:LDO设计硬件设计之一——电源设计02:DCDC设计硬件设计之一——电源设计01:电源防护点个在看你最好看

    时间:2021-09-06 关键词: 单片机 STM32 时钟

  • PCB设计:单板上时钟晶体下面铺地的好处

    单板上时钟设计的注意事项,主要从三方面考虑。01布 局1)时钟晶体和相关电路应布置在PCB的中央位置并且要有良好的地层,而不是靠近I/O接口处。不可将时钟产生电路做成子卡或者子板的形式,必须做在单独的时钟板上或者承载板上。如下图所示,绿色框中部分下一层最好不要走线。 2)在PCB时钟电路区域只布与时钟电路有关的器件,避免布设其他电路,晶体附近或者下面不要布其他信号线:在时钟发生电路、晶体下使用地平面,若其他信号穿过该平面,违反了映像平面功能,如果让信号穿越这个地平面的话,就会存在很小的地环路并影响地平面的连续性,这些地环路在高频时将会产生问题。3)对于时钟晶体、时钟电路,可以采用屏蔽措施进行屏蔽处理。4)若时钟外壳为金属,则PCB设计时一定要在晶体下方铺铜,并保证此部分与完整的地平面有良好的电气连接(通过多孔接地)。5)时钟晶体下面铺地的好处:晶体振荡器内部的电路会产生射频电流,如果晶体是金属外壳封装的,直流电源脚是直流电压参考和晶体内部射频电流回路参考的依靠,通过地平面释放外壳被射频辐射产生的瞬态电流。总之,金属外壳是一个单端天线,最近的映像层、地平面层有时两层或者更多层做为射频电流对地的辐射耦合作用是足够的。晶体下铺地对散热也是有好处的。6)时钟电路和晶体下铺地将提供一个映像平面,可以降低对相关晶体和时钟电路产生共模电流,从而降低射频辐射,地平面对差模射频电流同样有吸收作用,这个平面必须通过多点连接到完整的地平面上,并要求通过多个过孔,这样可以提供低的阻抗,为增强这个地平面的效果,时钟发生电路应该与这个地平面靠近。7)SMT封装的晶体将比金属外壳的晶体有更多的射频能量辐射:因为表贴晶体大多是塑料封装,晶体内部的射频电流会向空间辐射并耦合到其他器件。02特殊情况与后果1)共用时钟走线对快速上升沿信号及时钟信号采用辐射状拓扑连接好于采用单个公共驱动源的网络串接,每个走线应该根据其特性阻抗采取端接措施来布线。2)时钟传输线要求与PCB分层时钟走线原则:在紧邻时钟走线层安排完整的映像平面层,减小走线的长度并进行阻抗控制。错误的跨层走线和阻抗不匹配会导致:线使用过孔和跳转导致映像回路的不完整性。映像平面上由于器件信号管脚上电压随着信号的变化而变化产生的浪涌电压。如果走线没有考虑3W原则的话,不同时钟信号会引起串扰。03布线1)时钟线一定要走在多层PCB板的内层。并且一定要走带状线;如果要走在外层,只能走微带线。2)走在内层能保证完整的映像平面,它可以提供一个低阻抗射频传输路径,并产生磁通量,以抵消它们的源传输线的磁通量,源和返回路径的距离越近,则消磁就越好。由于增强了消磁能力,高密PCB板的每个完整平面映像层可提供6-8dB的抑制。3)时钟布多层板的好处:有一层或者多层可以专门用于完整的电源和地平面,可以设计成好的去藕系统,减小地环路的面积,降低了差模辐射,减小了EMI,减小了信号和电源返回路径的阻抗水平,可以保持全程走线阻抗的一致性,减小了邻近走线间的串扰等。END来源:网络版权归原作者所有,如有侵权,请联系删除。▍

    时间:2021-09-06 关键词: 单板 晶体 时钟

  • STM32 时钟分析

    01 前言 在嵌入式系统中时钟是其脉搏,处理器内核在时钟驱动下完成指令执行,状态变换等动作。外设部件在时钟的驱动下完成各种工作,比如串口数据的发送、A/D转换、定时器计数等等。 02 STM32时钟源 HSI是高速内部时钟,RC振荡器,频率为8MHz。 HSE是高速外部时钟,可接石英/陶瓷谐振器,或者接外部时钟源,比较常用的8MHz 12MHz  25MHz。 LSI是低速内部时钟,RC振荡器,频率为40kHz。 LSE是低速外部时钟,接频率为32.768kHz的石英晶体。 在STM32中每个外设都有其单独的时钟,在使用某个外设之前必须打开该外设的时钟 ,为什么要这么麻烦来设置每一个外设的时钟而不是将所有外设的时钟统一打开?因为STM32的外设繁多,外设的运作所需要的最佳时钟各不相同,如果所有时钟同时运行会给MCU带来极大的负载,所以STM32为了实现低功耗,而设计的功能完善构成复杂的时钟系统,称之时钟树。使外设功能的时钟可自配置。 03 STM32 时钟树 ▲ 图源网络 上图下红框中LSE和LSI是提供给系统看门狗和RTC(实时时钟)使用的。如果需要精度较高的RTC时钟,需要使用LSE,频率为32.768K提供一个精确的时钟源。 HSI为8M,和HSE相比精度较差,对于性能无要求场景又要节省成本使用HSI。 在时钟树系统中,主时钟选择由PLL生成,PLL为锁相环倍频输出,其时钟输入源可选择为HSI/2、HSE或者HSE/2。倍频可选择为2~16倍,但是其输出频率最大不得超过72MHz。 css时钟监视系统但HSE失效时自动切换至HSI5、外设有独立的时钟分频配置,主要有USB、SDIO、FSMC、APB1、APB2、ADC等。APB1和APB2是俩个总线桥:APB1和APB2,其中APB1是低速总线,APB2是全速总线。 具体哪些外设挂在那条总线上可参考下图: ** 使用STM32CubeMX配置时钟** 以STM32F105为例打开工程选择HSE,选择外部晶振作为输入。 点击Clock Configuration如下图: 04 结尾 本篇主要分析STM32的时钟,并以stm32f105为例使用STM32CubeMX配置时钟演示。如有疑问,欢迎留言讨论。 免责声明:本文内容由21ic获得授权后发布,版权归原作者所有,本平台仅提供信息存储服务。文章仅代表作者个人观点,不代表本平台立场,如有问题,请联系我们,谢谢!

    时间:2021-01-23 关键词: 嵌入式 STM32 时钟

  • Silicon Labs全新时钟解决方案简化IEEE 1588系统集成

    中国,北京 - 2020年11月18日 - 领先的芯片、软件和解决方案供应商 Silicon Labs(亦称“芯科科技”)日前推出为简化IEEE 1588实施而设计的全新完整解决方案,可满足在通信、智能电网、金融交易和工业中的应用。通过在一个单独、统一的软件实用程序中结合PTP配置文件选择、PTP网络配置和物理层时钟/端口配置,Silicon Labs业界领先的多功能软件工具ClockBuilder ProTM可助力设计人员加速IEEE 1588系统集成的开发工作。 Silicon Labs时钟产品总经理James Wilson表示:“Silicon Labs致力于为业界提供简易解决方案以加速实现IEEE 1588。通过ClockBuilder Pro软件对我们IEEE 1588模块的支持,可以帮助客户缩短上市时间,同时克服集成度较低的解决方案带来的系统设计挑战。” 对于IEEE 1588基于数据包时钟的采用,已经不局限于通信网络领域,而是进入越来越广泛的新兴应用领域,在这些新兴应用中,系统设计人员可能对时钟和同步的经验有限。工程师们面临的一个关键设计挑战是优化IEEE 1588系统级性能,这受到板级硬件/软件设计以及网络损伤(如流量负载变化引起的数据包延迟变化)的共同影响。 通过整合PTP配置文件选择、时钟/端口编程以及Silicon Labs AccuTimeTM IEEE 1588软件的简单控制,Silicon Labs的ClockBuilder Pro软件为各种网络条件和拓扑配置操作提供了强大、可靠的解决方案。Silicon Labs IEEE 1588模块符合电信(G.8265.1、G.8275.1和G.8275.2)、电源(IEEE C37.238-2011和2017)、广播视频(SMPTE 2059.2)以及默认配置文件的标准要求,同时满足ITU-T G.8261、G.8273.2(T-BC、T-TSC)、G.8273.4(T-BC-P和T-TSC-P)、G.8262、G.812、G.813和Telcordia GR-1244-CORE/GR-253-CORE中对于时钟和同步的严格需求。

    时间:2020-11-18 关键词: IEEE 系统集成 时钟

  • T-air 时-空,不想做时钟的空气盒子不是好产品

    城市环境恶化,各类粉尘、烹饪烧烤、建筑装修施工、超标汽车尾气等正在悄无声息地伤害我们的身体,我们逆来顺受变得越来越麻木不堪。您可知甲醛、TVOC、氨是高危气体,长期吸入可致癌,或引起胎儿畸变,并引发其他疾病,PM2.5容易引发或加重呼吸系统疾病和心血管疾病等方面的疾病。为了您和家人的健康,历经数月匠心研发,简约时尚极具现代感的外观设计,精准灵敏的传感器加持,蜀孟公司隆重推出跨界产品——空气监测时钟“时-空、T-air”,让每天关注室内空气质量成为习惯。  

    时间:2020-08-23 关键词: 空气盒子 时钟

  • 串行通信层MIPI D‘PHY RX详细解读

      随着计算机网络化和微机分级分布式应用系统的发展,通信的功能越来越重要。通信是指计算机与外界的信息传输,既包括计算机与计算机之间的传输,也包括计算机与外部设备,如终端、打印机和磁盘等设备之间的传输。在通信领域内,数据通信中按每次传送的数据位数,通信方式可分为:并行通信和串行通信。   串行通信是指使用一条数据线,将数据一位一位地依次传输,每一位数据占据一个固定的时间长度。其只需要少数几条线就可以在系统间交换信息,特别适用于计算机与计算机、计算机与外设之间的远距离通信。串口通信时,发送和接收到的每一个字符实际上都是一次一位的传送的,每一位为1或者为0。   MIPI D‘Phy是一种物理上的串行通信层,用于连接应用处理器与显示器或照相机,作为物理层,它具有诸多方面的优势。   MIPI(移动行业处理器接口)联盟是一个非赢利组织,致力于建立移动设备中的软硬件接口标准。它的愿景是为移动和受移动影响的产品开发全球最全面的接口规范集,从而最大程度地提高设计复用率、驱动创新、缩短产品上市时间,并有助于提高各家公司推出的产品间的互操作性。     手机中照相机和显示器与应用处理器的连接框图   MIPI D’Phy是一种物理性串行数据通信层,上面运行着像CSI(照相机串行接口)和DSI(显示器串行接口)这样的协议。它在物理上连接着相机传感器和应用处理器(针对CSI)以及应用处理器和显示器(针对DSI),如上图所示。   D‘Phy是一种高速、低功耗的源同步物理层,由于采用了高功效设计,因此非常适合功耗大的电池供电设备使用。它里面同时包含了有助于实现高功效的高速模块和低功耗模块。载荷数据(图像数据)使用高速模块,控制和状态信息的发送(在照相机/显示器和应用处理器之间)使用的是低功耗模块(利用低频信号)。它具有在单个数据包脉冲中发送高速和低功耗数据的特殊能力。低功耗模块有助于节省功耗,高速模块则有助于实现高清晰度照片质量数据信号要求的较高带宽。   D’Phy的架构   为了满足高清质量图像的高带宽要求,MIPI D‘Phy包含有一个时钟通道和数量可设置(最多4个通道)的数据通道。通过增加数据通道数量就可以达到增加带宽的目的。通过增加通道数量,同样数量的数据在多个通道上传输可以花更短的时间。MIPI D’Phy使用正向源同步时钟,D‘Phy接收器的所有数据通道都用这个时钟捕获高速数据信号。   通用的D’Phy通道   为了同时满足低功耗和高速度要求,通用型D‘Phy IP(如上图所示)的每个数据通道由低功耗发送器(LP-TX)、高速发送器(HS-TX)、用于发送MIPI D’Phy特殊图案的串化器组成,接收侧由低功耗接收器(LPRX)、高速接收器(HS-RX)、解串器和用于接收这些MIPI D‘Phy特殊数据信号的低功耗竞争检测器(LP-CD)组成。   时钟通道由低功耗发送器(LP-TX)、用于发送MIPI D’Phy特殊时钟通道图案的高速发送器(HS-TX)组成,接收侧由低功耗接收器(LP RX)、高速接收器(HS-RX)和用于接收这些MIPI D‘Phy特殊时钟信号的低功耗竞争检测器(LP-CD)组成。   接收器的每个数据通道(或时钟通道)通过两根导线Dp和Dn (或Clkp和Clkn)连接到发送器。高速和低功耗数据传输都在这两根连接着这两大通信模块的导线上进行。   低功耗模块是一种未端接的模块,工作在单端方式,使用1.2V的逻辑电压。用于提供控制和状态信息的低功耗信号的数据速率不到10Mbps。   高速模块工作在差分方式。它们使用低电压摆幅的载荷数据信号传送信息(高速信号——Dp–Dn——的典型差分输出摆幅是200mV)。这种模块通常在裸片上有端接,在Dp和Dn之间,其典型值为100Ω。   D’Phy的工作原理以及相机输出到MIPI D‘Phy接收器之间的数据流动   相机传感器捕获的图像数据经MIPI发送器处理后在多个数据通道上传输。用于数据传输的数据通道数量是可配置的。   发送器根据用于数据传输的数据通道数量对图像数据加以组织。然后发送器对每个通道上的数据进行串行化,并发给相应的接收通道。   举例来说,如果用了两个通道,那么载荷数据的第一个字节在数据通道0上发送,第二个字节在数据通道1上发送。同样在接收侧,来自每个数据通道的串行数据在D’Phy的每个接收通道中使用的解串器帮助下转换为字节格式。然后由CSI控制器将来自每个通道解串后的字节合并到一起。   在每个高速载荷数据脉冲出现在每个通道上之前,发送的D‘Phy都会插入一个同步序列(00011101),如下图所示。这个同步序列被接收D’Phy的数据通道用来建立与高速载荷数据的同步。只有当同步信号被接收D‘Phy正确解码时,载荷数据才会转发给MIPI CSI 2控制器,完成对数据的进一步处理。     发送图案中的同步序列   作为D’Phy初始化的一部分,最初所有通道保持在LP11状态(1.2V电平)一段特定的时间。这个LP11状态也被称为停止状态。在这之后,为了发送图像数据,发送器会向接收器发送一个特定的序列,使接收器通道从低功耗模式进入高速模式。高速进入序列包含在接收器通道上驱动LP11-》LP01-》LP00 (LP-》HS转换),如下图所示。在成功接收这个序列后,高速接收器模块激活其终端接收高速差分数据。   现在高速接收器终端变成激活状态,接收器开始接收来自发送器的高速数据。然而,在经过LP-》HS转换后,发送器会在一段特定时间内发送HS Zeros (V(Dn)》V(Dp)),用于确保在任何载荷数据被发送前接收器被正确地激活。   一旦接收器被激活,高速接收器会持续地接收数据,直到在它的通道上遇到LP11状态。LP11状态会将数据通道从高速模式带回到低功耗模式。   数据通道上的高速脉冲描述了LP到HS的转换以及HS Zero   通过D‘Phy数据通道发送的载荷数据采用的是数据包的格式。它可以是长的数据包,也可以是短的数据包。长数据包包含32位的包头、有效载荷数据和16位的数据包脚注。短数据包只包含32位的包头。   在每次高速脉冲串过后数据通道都会进入LP11状态。单个高速脉冲代表对应于一幅图像水平线上的数据,而高速脉冲之间的LP11状态代表消隐期间。因为低功耗命令要求信号以较低的频率发送,因此D’Phy在低功耗和高速模式之间的这种间歇运动有助于降低总的功耗。   当没有数据需要传输时,所有通道都保持在ULPS状态(超低功耗模式)。这是一种特别的低功耗模式,有助于进一步降低功耗。ULPS状态是通过特定的低功耗模式进入的。一旦处于ULPS状态,所有通道都被驱动到低电平(0V)。时钟通道和数据通道的ULPS进入模式是不同的。   差分时钟和数据之间的时序关系   来自发送器的高速载荷数据在高速差分时钟(DDR时钟)的两个边沿传送,如下图所示。发送器传送的高速差分时钟和数据在相位上差90度,数据先发送。时钟和数据之间的这种时序关系有助于实现接收器数据通道对建立和保持时间的要求。   时钟和数据之间的时序关系   本文小结   作为物理串行通信层的MIPI D‘Phy具有低功耗工作的特性,因此对今天功耗较大的移动应用以及与移动有关的应用来说吸引力越来越大。

    时间:2020-08-21 关键词: 串行通信 mipi 时钟

  • 多路输出MEMS时钟发生器,你了解吗?

    什么是多路输出MEMS时钟发生器?它有什么作用?随着消费者对紧凑型物联网(IoT)和便携式电子设备的需求加速,产品设计师需要找到降低应用大小同时延长电池寿命的解决方案。时序器件是这类产品运行的关键,但时钟源通常需要多个组件来满足消费类电子设备的频率要求,导致较高的电路板空间占用和功耗。 为了解决这些设计问题,Microchip Technology Inc.(美国微芯科技公司)推出业内最小的MEMS时钟发生器,这款新器件可以替代电路板上的多达三个晶体和振荡器,将时序组件的电路板空间最高缩小80%。DSC613时钟系列通过集成低功耗和高稳定性微机电系统(MEMS)谐振器,消除了对外部晶振的需求。 为了满足如今智能设备的频率范围要求,系统设计师需要在电路板上的控制器旁放置多个晶体/振荡器,或者使用通过外部晶振提供参考输入的时钟发生器。DSC613系列是真正的单芯片解决方案,它将一个MEMS谐振器和两个低功率锁相环(PLL)集成到封装尺寸低至1.6 mm x 1.2 mm的6引脚DFN中。紧凑的封装尺寸和广泛的频率灵活性让DSC613系列非常适合要求低功率运行的小型设备,例如数码相机、智能扬声器、虚拟现实(VR)头盔、流媒体播放棒和机顶盒。 DSC613系列支持最多三个时钟输出,频率范围支持2千赫兹(kHz)到100兆赫兹(MHz),这使之成为基于单片机的嵌入式系统的理想选择。例如在物联网应用中,时钟发生器可用于为单片机(MCU)提供MHz主参考时钟和32.768 kHz实时时钟(RTC),同时为连接和传感器等功能组件提供其他MHz时钟。DSC163系列包括两个采用AnyRate®时钟合成器的低功率小数PLL,这使其能够生成从2 kHz到100 MHz的任意频率。该系列提供三路输出,功耗只有大约5毫安(mA),与使用三个低功率石英振荡器的解决方案相比,可以节省高达45%的功耗。为了进一步降低能耗,可以通过输出使能引脚关闭时钟输出。 Microchip时序和通信业务部副总裁Rami Kanama表示:“Microchip是唯一的一站式时序服务供应商,我们提供网络同步、时钟发生和缓冲,以及MEMS、晶振和基于SAW的振荡器,频率范围从kHz到GHz。DSC613时钟发生系列是对我们品种已十分丰富的MEMS时序产品的最新补充,它为基于MCU的系统提供真正的单芯片时序解决方案,这使之成为Microchip的MCU和MPU器件的绝佳时钟搭档。” MEMS产品完全按照标准的半导体流程打造而成,可以提供与集成电路相同的可靠性和稳定性,该器件可以在-40到+125摄氏度的温度下运行,稳定性高达± 20 ppm。所有产品均采用Microchip以客户为导向的淘汰规则,只要客户需要就会保持供货。 开发工具 DSC613 系列受Microchip的ClockWorks®在线配置工具支持。客户输入时钟配置即可得到自定义的器件编号和数据手册,并可以通过clockworks.microchip.com/timing免费订购样片。 时钟配置包括输出频率、控制引脚功能、封装尺寸、PPM精度和温度范围。根据定制的电路板承载条件,最多提供三级输出驱动强度,同时提供扩频时钟降低电磁干扰,以及电路板布局指南和原理图审查等应用支持。以上就是多路输出MEMS时钟发生器解析,希望能给大家帮助。

    时间:2020-06-06 关键词: Microchip 发生器 时钟

  • 边缘计算网关中同步与异步传输的特点与区别是什么

    边缘计算网关BMG800数据可12个中心同步传输,管理协同更高效,那么同步传输和异步传输有什么区别?同步传输有有什么优势? 异步传输的特点: 异步传输模式(AsynchronousTransferMode,缩略语为ATM),又叫信息元中继。异步传输模式(ATM)在ATM参考模式下由一个协议集组成。ATM采用面向连接的交换方式,它以信元为单位。每个信元长53字节。其中报头占了5字节。信息元中继(cellrelay)的一种标准的(ITU)实施方案,这是一种采用具有固定长度的分组(信息元)的交换技术。之所以称其为异步,是因为来自某一用户的、含有信息的信息元的重复出现不是周期性的。 同步传输的特点: 同步传输(SynchronousTransmission):同步传输的比特分组要大得多。它不是独立地发送每个字符,每个字符都有自己的开始位和停止位,而是把它们组合起来一起发送。我们将这些组合称为数据帧,或简称为帧。 同步与异步传输的区别: 1.异步传输是面向字符的传输,而同步传输是面向比特的传输。 2.异步传输的单位是字符而同步传输的单位是桢。 3.异步传输通过字符起止的开始和停止码抓住再同步的机会,而同步传输则是以数据中抽取同步信息。 4.异步传输对时序的要求较低,同步传输往往通过特定的时钟线路协调时序。 5.异步传输相对于同步传输效率较低。

    时间:2020-05-05 关键词: 网关 时钟

  • Silicon Labs扩展其时钟产品系列

    -Si539x时钟提升频率灵活性和抖动性能--Si56x Ultra Series? XO/VCXO提供最大可达3GHz的任意频率时钟-。 中国,北京- 2018年6月26日- Silicon Labs(亦称 “芯科科技” ,NASDAQ: SLAB)日前宣布扩展其时钟产品系列,以满足56G PAM-4 SerDes和新兴112G串行应用对于高性能时钟的要求。通过此次产品系列的扩展,Silicon Labs成为唯一一家可为100/200/400/600G设计提供全面时钟发生器、抖动衰减时钟、压控晶体振荡器(VCXO)和XO选择的时钟供应商,并且满足100 fs以下参考时钟抖动要求并留有余量。     包括Broadcom、Inphi、Intel、MACOM、Marvell、MediaTek和Xilinx在内,领先的交换SoC、PHY、FPGA和ASIC制造商正在转移到56G PAM-4 SerDes技术,以支持更高带宽的100G+以太网和光网络设计。为了满足56G SerDes参考时钟的严格要求,硬件开发人员通常需要100 fs(典型值)以下RMS相位抖动规范的时钟。这些设计通常需要与CPU和系统时钟等其他频率时钟混用。Silicon Labs是首家为56G设计提供完全集成时钟IC解决方案的时钟产品供应商,该解决方案将SerDes、CPU和系统时钟集成到单一器件中。 在56G应用中,硬件开发人员通常会寻求完整的时钟树解决方案,以保证100 fs以下的RMS相位抖动,从而确保足够的余量并减少产品开发风险。Silicon Labs的新型时钟和振荡器产品满足当前这些严格的56G SerDes要求、以及新兴的112G串行SerDes设计需求,这些设计在未来的数据中心和通信应用中将得到迅速发展。 Silicon Labs时钟产品高级营销总监James Wilson表示:“Silicon Labs的新型时钟发生器、抖动衰减器和VCXO/XO构成了业界最广泛的、频率灵活的超低抖动时钟器件系列产品,适用于基于56G SerDes的最新100/200/400/600G通信和数据中心设计。无论我们的客户是在设计同步还是自由运行的系统,我们都能提供合适的超高性能时钟解决方案,以满足他们的56G SerDes应用需求。” Silicon Labs Si5391是业界最低抖动、任意频率时钟发生器。它是市场上唯一能够从单一IC提供200/400/600G设计所需全部时钟频率的时钟发生器,同时为56G SerDes参考时钟提供100 fs以下RMS相位抖动性能。具有多达12个差分输出,Si5391时钟提供频率灵活的A/B/C/D等级选项。精密校准P级选项可以为56G SerDes设计中所需的主频率提供优化的69 fs(典型值)规格RMS相位抖动性能。Si5391是一款真正的100 fs以下“单芯片时钟树”解决方案,设计旨在从同一IC合成所有输出频率,同时满足56G PAM-4参考时钟抖动要求并留有余量。 Silicon Labs Si539x抖动衰减器提供业内领先的抖动性能和频率灵活性。这些超低抖动时钟旨在满足互联网基础设施的严格规范和高性能要求,可降低各种时钟应用的成本和复杂性。Si539x任意频率抖动衰减时钟能够从任意频率输入时钟产生任意频率输出时钟组合,同时提供业界领先的抖动性能(90 fs RMS相位抖动)。Si5395/4/2 P级器件为56G/112G SerDes时钟应用提供了最佳的抖动性能(69 fs RMS典型相位抖动)。 新型Si56x Ultra Series VCXO和XO系列产品非常适用于需要超低抖动振荡器的下一代高性能时钟应用。Si56x VCXO/XO可定制到最大3GHz的任意频率,支持两倍于之前的Silicon Labs VCXO产品的工作频率范围,且抖动减半。Si56x振荡器采用业界标准的5mm x 7mm和3.2mm x 5mm封装,提供单路、双路、四路和I2C可编程选项,与传统XO、VCXO和VCSO的引脚兼容并可直接替换。该系列器件的典型相位抖动低至90 fs。 Silicon Labs还为需要更高稳定性及长期可靠性的应用提供Si54x Ultra Series XO系列产品,例如光传输网络(OTN)、宽带设备、数据中心和工业系统等应用。Si54x XO专为56G设计而构建,其依靠四级脉冲幅度调制(PAM-4)信号进行串行数据传输,以增加每通道的比特率,同时保持带宽不变。使用Si54x XO作为低抖动参考时钟可以最大限度地提高信噪比(SNR)余量,最大限度地减少误码并提高信号完整性。Si54x系列产品具有最佳的性能,且典型相位抖动低至80 fs。 价格与供货 Silicon Labs新型时钟和Ultra Series振荡器已经量产,可提供样片。这些时钟产品在一万片采购量时单价为: ? Si5391时钟发生器 — 6.05美元起 ? Si539x抖动衰减时钟 — 6.60美元起 ? Si56x XO/VCXO — 5.21美元起 Silicon Labs提供各种评估板(EVB)以加速器件评估和开发。时钟和振荡器EVB价格范围为95到299美元。Silicon Labs的ClockBuilder Pro(CBPro)软件支持Si5391和Si539x系列产品,这使得器件配置和定制变得非常简单。客户可以使用CBPro为其特定需求量身定制时钟解决方案,并可在两周内收到样片。 关于Silicon Labs Silicon Labs(NASDAQ:SLAB)是领先的芯片、软件和解决方案供应商,致力于建立一个更智能、更互联的世界。我们屡获殊荣的技术正在塑造物联网、互联网基础设施、工业自动化、消费电子和汽车市场的未来。我们世界一流的工程团队创造的产品专注于性能、节能、互联和简易化。

    时间:2019-08-17 关键词: Silicon labs 串行 电源新品 时钟

  • 一种物联网的安全连接保护解决方案

    物联网上节点的具体要求取决于它的部署方式;连接到有线电源(例如恒温器)的设备可能不太关心超低功耗,例如远程传感器。一件制造设备上的致动器可以获得所需的所有动力,而可穿戴设备可能需要从周围环境中获取其使用的能量。然而,他们的共同点是需要安全地实现其主要目标。 幸运的是,微控制器对安全性的需求不仅仅被“强制”在行业中;一直有应用程序重视安全性,只是预计在未来十年左右对物联网做出贡献的设备数量将推动对这些设备的需求远高于过去。 然而,这并不会使已建立的解决方案变得多余。事实上,它可能使它们更受欢迎,因为它们在安全应用程序中具有可靠的记录。这种设备的一个例子是Maxim Integrated的基于8051的DS5002FP安全微处理器; Dallas Semiconductor开发的传统产品。该设备的框图如图1所示。这实际上是先前设备DS500FP的改进版本,但与其前身一样,它以加密形式加载和执行应用软件,可以存储在备用电池中非易失性存储。加密算法使用内部存储和保护的密钥,任何查看或检索密钥的尝试都会导致其擦除。 图1:第二Maxim Integrated的DS500安全微处理器具有嵌入式加密算法和内部密钥保护功能。 该算法基于64位关键字,包含DES加密元素,而密钥只能加载来自片上真随机数发生器。这意味着永远不知道真正的键值;甚至没有开发者。自毁输入提供了进一步的安全性,如果断言(即使断电)将导致关键字和48字节矢量RAM区域的立即擦除。 在某种程度上,标准的制定和采用是为了建立信任,因此一些OEM可以重视IDM实施的安全解决方案的独立认可并不奇怪。其中一个例子是Atmel的AT97SC3204:一个完全集成的安全模块,符合可信计算组(TCG)可信平台模块(TPM)1.2版规范。它基于AVR 8位RISC内核,并集成了Atmel的加密加速器引擎(图2),能够在200 ms内计算2048位RSA签名,并在40 ms内计算1024位RSA签名。 FIPS认可的伪随机数生成器用于密钥生成和TCG协议功能,开发人员也可以访问它们。 Atmel为OEM/ODM提供平台作为交钥匙解决方案,包括集成在芯片上的固件,以及领先操作系统的设备驱动程序。 图2:加密引擎有助于使Atmel的AT97SC3204完全符合可信计算组的可信平台模块规范(V1.2)。 高级解决方案 现在,解决方案也出现在需要在低功耗封装中获得更高性能的应用中,例如飞思卡尔的Kinetis K系列。这种广泛的系列在物理格式和代码兼容性方面提供可扩展性;并且作为可扩展性的一部分,其中包括安全性等可选功能。这些解决方案的共同点是ARM Cortex-M4内核,而安全性和完整性功能的数量各不相同。 例如,入门级K11系列提供带有循环冗余校验块的部件,而K21系列则提供可选的随机数生成器,加密加速和硬件篡改检测单元。在较高端,K71系列提供这些装置作为标准功能(图3)。 图3:飞思卡尔的Kinetis系列提供一系列安全和完整性单元。 硬件加密协处理器(图4)与加密加速单元配合使用,可提高基于软件的安全加密/解密程序和消息摘要功能的吞吐量,支持DES,3DES,AES,MD5,SHA-1和SHA-256算法。它还能够通过使用标准处理器指令在软件中实现更高级别的功能。篡改检测模块提供安全密钥存储,内部/外部篡改检测,用于非安全闪存,以及温度,时钟,电源电压和物理攻击检测。除了拥有自己的电源和上电复位电路外,它还具有一个寄存器,用于记录任何检测到的篡改尝试的时间。 图4:飞思卡尔的硬件加密协处理器和加密加速单元提高了基于软件的安全加密/解密的吞吐量。 除了随机数发生器和篡改检测等标准技术外,一些制造商正在使用该工艺的基本特性来提供更高的安全性,例如德州仪器的MSP430 MCU,使用其非易失性铁电RAM(FRAM)制造,它引用的电压操作比EEPROM或传统闪存更强大。 与其他设备一样,MSP430FR5xx和MSP430FR6xx器件采用3DES,AES,RSA和ECC等加密技术。如前所述,需要密钥存储。 TI认为,出于多种原因,基于FRAM的MCU在生成和存储密钥时可提供优于其他MCU的优势。首先,FRAM的低功耗特性使得为每个会话存储新密钥更加可行,即使在电池供电的应用中也是如此。其次,攻击者不太可能检测到存储密钥的过程。这两个好处的原因是因为FRAM写入不需要预擦除或电荷泵,使其节能,同时不会引起闪电电荷泵引起的任何能量尖峰 - 这种浪涌可以被检测到并成为关键信号产生。此外,FRAM的近乎无限的耐久性意味着在产品的使用寿命期间可以多次重写关键位置。但也许最引人注目的是,由于片内电容器,即使在周期内断电也能保证FRAM写操作完成。这与在EEPROM或闪存的读 - 写 - 擦除序列期间使用冗余存储器块镜像数据的需要形成对比,以克服在处理期间移除电源时丢失数据的风险。 结论 自从互联网进入我们的生活以来,用户一直受到安全攻击以及用于转移它们的各种防御机制,例如PC上的防病毒软件或处理来自未知发件人的任何电子邮件都是可疑的。但是,这些攻击通常是远程启动,通过基础设施无害传输并代表我们进行检测。用户通常甚至不知道已经检测到攻击。 通过物联网,尤其是将形成智能外围的众多节点,威胁变得更加明显。它不是远程发起攻击,而是可以想象它是物理的;潜在的黑客可以直接,亲自动手访问现在属于物联网的交换机,传感器或执行器。使用安全光MCU对抗此类攻击不仅需要代表用户提高警惕,还需要IDM付出更多努力。幸运的是,物联网的持续吸引力在于确保存在努力。

    时间:2019-07-28 关键词: 温度 电源技术解析 电源电压 时钟

  • 面向5G且完全集成参考时钟的抖动衰减器 简化高速网络时钟设计

    中国,北京 - 2019年6月20日 - Silicon Labs (亦称“芯科科技”,NASDAQ:SLAB)日前扩展了Si539x抖动衰减器系列产品,其新器件型号具有完全集成的参考时钟、增强了系统可靠性和性能,同时简化了高速网络设计中的PCB布局布线。新型Si539x抖动衰减器设计旨在满足100/200/400/600/800G设计中苛刻的参考时钟要求,为最先进的以太网交换机SoC、PHY、FPGA和ASIC中56G PAM-4 SerDes所需的严格抖动要求提供超过40%的余量,同时也为新兴的112G SerDes设计提供符合未来需求的解决方案。 Silicon Labs时钟产品总经理James Wilson表示: “网络设备供应商正在竞相开发能够处理5G无线流量的更高速、更高容量的设备。这种转变推动了对前传/回传(fronthaul/backhaul)、城域/核心以及数据中心应用中对更高性能时钟解决方案的需求。集成56 Gbps SerDes的FPGA和PHY支持更高容量的100/200/400/600/800G光纤和以太网线卡,但是却要面临越来越复杂的电路板设计以及布局布线带来的挑战。通过在Silicon Labs最新的Si539x抖动衰减器中集成参考时钟,助力整个行业更加轻松的迁移到更高端口数量、更高容量的100/200/400/600/800G设计。” 提高系统可靠性和性能 — 新型Si539x抖动衰减器集成了一个高度可靠的晶体,该晶体已在全温度范围内进行了全面测试,并针对活性下降(activity dip)进行了预筛选。 Si539x器件已经完全通过各种可靠性测试,包括冲击、振动、温度循环和晶体老化。规格严谨的晶体和创新的器件结构降低了晶体对系统风扇引起的温度变化的敏感度,从而实现更加一致、可靠的操作。 高声频发射噪声抗扰度 — 集成参考时钟的器件结构比外部晶体设计具有更高的声频发射(AE)抗扰度。AE是当PCB板经受温度梯度或外部机械力而导致PCB组装中的微裂纹或塑性变形时发生的噪声波辐射。与由于AE引起的更大频率误差的分立晶体不同,Si539x器件的创新封装结构可隔离并保护晶体免受AE噪声影响,确保可靠的操作和一致的频率响应。 节省板面积 — 设计高端口数的光纤和以太网线卡的客户非常重视缩减整体电路板面积。通过使用带有集成参考时钟的抖动衰减器,开发人员可以将PCB占位面积减少35%以上,并带来额外的益处:集成的参考时钟消除了对晶体下方的禁布区的需求,因此可在器件周围进行更密集的时钟布线,从而进一步简化了PCB布局布线。 频率灵活性和时钟分发 — Si539x器件可在多达12个差分时钟输出上产生100 Hz至1028 MHz频率的任意组合,无须常用的独立时钟发生器和时钟缓冲器。这些优势实现了“片上时钟树”时钟,同时消除了与离散时钟树解决方案相关的附加抖动。 价格与供货 新型Si539x抖动衰减器现已量产,可提供样片。 Silicon Labs提供各种评估板(EVB),零售价为299美元,它们适用于选择带有内部或外部参考时钟的Si539x器件。EVB使客户能够快速从设备配置转向详细的性能评估,通过与ClockBuilder Pro软件工具无缝协作,开发人员能够快速开发自定义配置并衡量性能。有关Si539x产品定价,请联系各地的Silicon Labs销售代表或授权经销商。如需订购Si539x样片或EVB,请访问网站:www.silabs.com/timing。

    时间:2019-06-20 关键词: Silicon labs 5G 衰减器 时钟

  • Silicon Labs推出性能和功耗领先的PCI Express Gen 5时钟和缓冲器

    -Si5332任意频率时钟、Si522xx PCIe时钟系列和Si532xx PCIe缓冲器系列 率先提供兼容PCIe Gen 5的解决方案- Silicon Labs(亦称“芯科科技”)日前推出了满足最新一代PCI Express®(PCIe®)5.0规范的完整时钟解决方案组合,能够提供同类最佳的抖动性能,且具有显著的设计余量。Si5332任意频率时钟系列产品可生成抖动性能达140fs RMS的PCIe Gen 5参考时钟,优化了PCIe SerDes性能,且同时满足Gen 5规范并有余量。Si5332时钟能够生成PCIe和通用频率的任意组合,可在各种应用中实现时钟树整合。 Silicon Labs还提供Si522xx PCIe时钟发生器和Si532xx PCIe缓冲器系列,能够提供2路、4路、8路或12路PCIe Gen 1/2/3/4/5兼容输出,是数据中心应用中各种PCIe端点时钟的理想选择。 包括网络接口卡(NIC)、PCIe总线扩展器和高性能计算(HPC)加速器在内的数据中心硬件设计越来越多地使用低功耗1.5V或1.8V电源,以便最大限度地降低总体功耗。Si522xx和Si532xx器件采用1.5 - 1.8V电源供电,是业界功耗最低的PCIe时钟和缓冲器。Si522xx和Si532xx输出驱动器利用Silicon Labs备受肯定的推挽式高速电流导引逻辑(HCSL)技术,无需传统PCIe时钟采用恒流输出驱动器技术所需的外部终端电阻。 Silicon Labs的新型时钟产品完全兼容PCIe Gen 5通用时钟、分离参考无展频(SRNS)和分离参考独立展频(SRIS)架构。尽管PCIe Gen 5具有更严格的抖动要求,但Silicon Labs的新型产品不需要分立电源滤波组件,这简化了PCB布局,同时确保了板级噪声不会降低时钟抖动性能。电路板设计人员可以无缝升级现有的PCIe Gen 1/2/3/4设计,使用引脚兼容的Si5332、Si522xx和Si532xx时钟轻松实现设计,以便利用更快的PCIe串行接口。 Silicon Labs时钟产品总经理James Wilson表示:“Silicon Labs致力于提供一流的时钟解决方案,以便轻松迁移至更高速PCI Express。数据中心设计人员希望利用PCIe Gen 5来提高CPU和工作负载加速器之间的互连速度,包括GPU、FPGA和专用加速器解决方案。增加网络、存储和AI资源的带宽将有助于行业向400G以太网过渡。” Silicon Labs PCI Express时钟抖动工具已更新,包括精确测量PCIe Gen 5参考时钟抖动所需的滤波器。该软件大大简化了PCIe时钟抖动测量,确保按照PCI-SIG Gen 1/2/3/4/5通用时钟、SRNS和SRIS规范的要求应用适当的滤波器,同时提供易于读取的结果。该用户友好的实用程序可在silabs.com/pcie-learningcenter免费获取。 价格与供货 Si5332任意频率时钟、Si522xx PCIe时钟和Si532xx PCIe缓冲器现已批量生产,可提供样片。样片可在两周内发货,批量订购在四周内发货。采购量达一万片时单价如下: ·Si5332 6-12路输出器件单价为4.25-4.90美元; ·Si522xx 2-12路输出器件单价为1.27-2.76美元; ·Si532xx 4-12路输出器件单价为1.40-2.10美元。 以下开发套件可用于快速、简单的产品评估: ·Si5332任意频率时钟:Si5332-6EX-EVB,零售价149美元; ·Si522xx PCIe时钟:Si52204-EVB,零售价140美元; ·Si532xx PCIe缓冲器:Si53208-EVB,零售价175美元。

    时间:2019-04-17 关键词: express PCI Silicon labs 缓冲器 5 gen 时钟

  • 智能数字时钟的设计方案研究

    摘要:近年来,随着电子产品的发展,人们对数字时钟的要求越来越高,本文针对人们的这一需求,设计了一种有单片机控制的智能化数字时钟,功能强大,界面友好,更好的满足了人们对它的智能化要求。 0引言 现在是一个知识爆炸的新时代。新产品、新技术层出不穷,电子技术的发展更是日新月异。可以毫不夸张的说,电子技术的应用无处不在,电子技术正在不断地改变我们的生活,改变着我们的世界。在这快速发展的年代,时间对人们来说是越来越宝贵,在快节奏的生活时,人们往往忘记了时间,一旦遇到重要的事情而忘记了时间,这将会带来很大的损失。因此我们需要一个定时系统来提醒这些忙碌的人。数字化的钟表给人们带来了极大的方便。 近些年,随着科技的发展和社会的进步,人们对数字钟的要求也越来越高,传统的时钟已不能满足人们的需求。多功能数字钟不管在性能还是在样式上都发生了质的变化,有电子闹钟、数字闹钟等等。单片机在多功能数字钟中的应用已是非常普遍的,人们对数字钟的功能及工作顺序都非常熟悉。但是却很少知道它的内部结构以及工作原理。由单片机作为数字钟的核心控制器,可以通过它的时钟信号进行计时实现计时功能,将其时间数据经单片机输出,利用显示器显示出来。通过键盘可以进行定时、校时功能。输出设备显示器可以用液晶显示技术和数码管显示技术。 1系统方案的确定 单片机芯片作为控制系统的核心部件,它除了具备微机CPU的数值计算功能外,还具有灵活强大的控制功能,以便实时检测系统的输入量、控制系统的输出量,实现自动控制。在本次设计中采用单片机技术来实现数字钟的功能。方案的设计可以从以下几个方面来确定。微处理器的选择,AT89S51、52是2003年ATMEL推出的新型品种,除了完全兼容8051外,还多了ISP编程和看门狗功能。但是AT89S52的存储器容量比AT89S51的大。在本次设计中采用AT89S52单片机;显示电路的设计,随着科技的发展,液晶显示的使用越来越方便,已被普遍的使用。由于液晶显示与驱动都集成在一个芯片上,因此使用起来很方便。在这里采用液晶显示;校时和定时电路的设计;实时控制电路是时钟电路的一个重要组成部分,采用的是一个时钟芯片,单片机从中读取数据送到显示器上显示,从而实现数字钟的功能;还有一些其他控制电路如复位电路、时钟电路等。通过这些控制电路的连接构成了完整的电路,系统的方框图如图1所示。 2硬件电路的设计 硬件电路是一个系统的重要部分,在本次设计中主要是以AT89S52为核心控制器,外加一些控制电路来实现数字钟的基本功能。下面分别介绍各个控制电路的功能及其工作原理。 2.1AT89S52的介绍 单片机是微机的一个分支,在原理和结构上,单片机与微型机之间不但没有根本性的差别,而且微型机的许多技术与特点都被单片机继承下来了。 AT89S52是一种低功耗、高性能CMOS8位微控制器。使用Atmel公司高密度非易失性存储器技术制造,与工业80C51产品指令和引脚完全兼容。片上Flash允许程序存储器在系统可编程,亦适于常规编程器。在单芯片上,拥有灵巧的8位CPU和在系统可编程Flash,使得AT89S52为众多嵌入式控制应用系统提供高灵活、超有效的解决方案。它具有串行口,片内晶振及时钟电路。另外,AT89S52可降至0Hz静态逻辑操作,支持2种软件可选择节电模式。空闲模式下,CPU停止工作,允许RAM、定时器/计数器、串口、中断继续工作。掉电保护方式下,RAM内容被保存,振荡器被冻结,单片机一切工作停止,直到下一个中断或硬件复位为止。 2.2时钟电路的设计 AT89S52单片机有一个用于构成内部振荡器的反相放大器,XTAL1和XTAL2分别是放大器的输入、输出端。石英晶体和陶瓷谐振器都可以用来一起构成自激振荡器。从外部时钟源驱动器件,XTAL2可以不接,而从XTAL1接入,由于外部时钟信号经过二分频触发后作为外部时钟电路输入的,所以对外部时钟信号的占空比没有其它要求,最长低电平持续时间和最少高电平持续时间等还是要符合要求的。反相放大器的输入端为XTALl,输出端为XTAL2,两端连接石英晶体及两个电容形成稳定的自激振荡器。电容通常取30PF左右。振荡频率范围是1.2~12MHz。如图2-2(a)所示。 晶体振荡器的振荡信号从XTAL2端输出到片内的时钟发生器上。时钟发生器为二分频器。向CPU提供两相时钟信号P1和P2。每个时钟周期有两个节拍(相)P1和P2,CPU就以两相时钟P1和P2为基本节拍指挥AT89S52单片机各部件协调工作。图2-2(b)给出片内时钟发生器原理。在本次设计中取石英晶体的振荡频率为12MHz。 2.3复位电路的设计 单片机复位是使CPU和系统中的其他功能部件都处于一个确定的初始状态,并从这个状态开始工作,例如复位后PC=0000H,使单片机从第一个单元取指令。无论是在单片机刚接通电源时,还是断电后或者发生故障后都要复位,所以我们必须弄清楚MGS-51型单片机复位的条件、复体电路和复位后状态。该电路除具有上电复位功能外,对系统的可控性是很有帮助的。 2.4实时控制电路的设计 在本次设计中采用DS1302为实时控制芯片,并接备用电源以使在外接电源断电时其控制电路仍在计时。 2.5LCD显示模块 在实际应用中,用户很少直接设计LCD显示器驱动接口,一般是直接使用专用的LCD显示驱动器和LCD显示模块。其中,LCD显示模块LCM(LiquidCrystalDisplayModule)是把LCD显示器、背景光源、线路板和驱动集成电路等部件构成一个整体,作为一个独立的部件使用,具有功能较强、易于控制、接口简单等优点,在单片机系统中应用较多。其内部结构如图2-8所示。LCD显示模块只留一个接口与外部通信。显示模块通过这个接口接收显示命令和数据,并按指令和数据的要求进行显示。外部电路通过这个接口读出显示模块的工作状态和显示数据。LCD显示模块一般带有内部显示RAM和字符发生器,只要输入ASCII码就可以进行显示。LCD显示模块按功能显示可分为:LCD段式显示模块、LCD字符型显示模块、LCD图形显示块三类。 液晶显示器因其功耗低、重量轻而成为便携式应用中的主流显示技术。这里所用的字符型液晶模块是一种用5x7点阵图形来显示字符的液晶显示器,根据显示的容量可以分为1行16个字、2行16个字、2行20个字等等。液晶显示有点振式和字符式两种,在这里采用字符式液晶显示器1602来实现显示电路的功能。 由于1602液晶显示器是本身带有驱动模块的液晶屏,它只有并口线和一些控制线,与单片机的连接有两种不同的方法,直接访问方式和间接访问方式。直接访问方式就是微处理器把液晶显示模块当作存储器或I/O设备直接挂在总线上,模块8位数据总线与微处理器的数据总线相连,用读操作或写操作信号与地址信号共同产生控制信号。 2.6校时、定时电路的设计 校时、定时电路主要靠键盘来控制。键盘是一组按键的集合。它是嵌入式计算机系统中不可缺少的外围电路。是实现人机对话的纽带,借助键盘可以向计算机输入程序、置数、逻辑操作以及写入程序和程序检测等。 2.7报时器的设计 报时是数字钟的一个重要功能,报时器可用蜂鸣器和扬声器来实现,为了使其报时效果更好这里采用扬声器播放音乐来实现其报时功能。要使扬声器能在整点报时必须要有音频放大器来驱动扬声器才能工作。在这里采用LM386音频放大器。 2.8电源的设计 稳压电源是单片机系统的重要组成部分,它不仅为系统提供多路电压源,还直接影响到系统的技术指标和抗干扰性能。一个稳压电源输出电压和最大输出电流决定于所选三端稳压器。在本次设计中采用+5V电压所以选用H7805稳压器。 系统的硬件电路如图2 3系统软件设计 单片机的程序设计有其自身的特点。在单片机系统中,硬件与软件紧密结合,由于硬件电路的设计不具有通用性,所以必须根据具体的硬件电路来设计对应的软件,硬件设计的优劣直接影响到软件设计的难易,软件设计的优劣又直接影响到硬件的发挥。在很多时候,软件可以替代硬件的功能,当然,需要付出额外占用CPU时间的代价。 软件程序的设计是根据硬件电路图的连接和各个元器件的功能进行设计。在编写软件时,可以按各个程序的功能将软件细分为各个功能模块,再通过主程序的调用来实现整个软件系统。而一般编写的程序都是根据事前所用的流程图来编写的,而且,流程图中也包含了对设计所得结果的要求,因此,流程图的设计直接影响到源程序的设计。其源程序见附录D。 主程序是软件设计的总体框架,因此主程序流程图的设计决定了程序编写的好坏,主程序的功能主要是读DS1302的时间将时间数据送到液晶显示,并与闹钟的设定时间比较,再判断是否有按键按下,从而进行校时、定时功能。其流程图如图3所示。 4结论与展望 本次设计采用单片机作为核心控制器,实现具有定时、校时功能的数字钟。随着人们生活水平的提高,人们对数字钟的要求越来越高,有单一的计时功能到发展到现在有温度检测、湿度检测等多功能数字钟。这些多功能数字钟多用在工业里作为检测元件,因此需要能够在恶劣的环境下工作。利用单片机作为数字钟的控制核心可以做到硬件电路简单稳定,减小电磁干扰和其他环境干扰,充分发挥软件编程的优点,减少因元器件精度不够引起的误差。设计中了解到数字钟的迅猛发展,它已经普遍应用到人们日常生产和生活之中了。数字钟有很强的发展空间,因此我们有理由相信将来数字钟会与我们的生产和生活更加紧密相连。 参考文献 [1]付家才.单片机控制工程实践技术.北京:化学工业出版社,2004 [2]孙育才,王荣兴,孙化芳.新型AT89S52系列单片机及其应用.北京:清华大学出版社,2005. [3]朱定华.单片机原理及接口技术实验.北京:北方交通大学出版社,2002. [4]张鑫,华臻,陈书谦.单片机原理及应用.北京:电子工业出版社,2005. [5]何立民.MCS—51系列单片机应用系统设计系统配置与接口技术[M].北京:北京航空航天大学出版社,1999. [6]李维諟,郭强.液晶显示应用技术.北京:电子工业出版社.2005. [7]陈小忠,黄宁,赵小侠编著.单片机接口技术实用子程序.北京:人民邮政出版社,2005 [8]李华.MCS-51系列单片机实用接口技术[M].北京:北京航空航天大学出版社,1993 [9]胡学海.单片机原理及应用系统设计[M].北京:北京电子工业出版社,2005. [10]林凌,李刚,丁茹,李小霞.新型单片机接口器件与技术[M].西安:西安电子科技大学出版社,2005. [11]胡汉才.单片机原理及其接口技术(第2版)[M].北京:清华大学出版社,2003. [12]蒋延彪.单片机原理及应用(MCS-51).重庆:重庆大学出版社,2003. [13]韩志军.单片机应用系统设计:入门向导与设计实例[M].北京:机械工业出版

    时间:2019-03-27 关键词: 数字 设计方案 智能 嵌入式处理器 时钟

  • 基于MCS-51单片机的智能 时钟控制系统设计

    随着电子技术产业结构调整,生产工艺的飞速发展,人们生活水平的不断提高,家用电器逐渐普及,市场对于智能时钟控制系统的需求也越来越大。本文所述智能时钟控制系统主要指时钟显示、时间设置、闹铃及家用电器定时开关机(可扩展功能)等控制系统。 本文采用进入市场时间早、总线开放、仿真开发设备多、芯片及其开发设备价格低廉、速度较快、电磁兼容性较好的mcs-51型单片机为核心实现智能时钟控制。 硬件系统设计 智 能时钟控制系统以mcs-51兼容单片机at89c51微处理器为核心,由时钟显示模块、定时控制模块、电源模块等电路组成,电路原理图和组装图如图1、图2所示。 at89c51微处理器 at89c51是一款采用atmel高密度非易失存储器制造技术制造,与工业标准的mcs-51指令集和输出管脚相兼容的单片机,其主要性能特点有: (1)高性能、低功耗的8byte微控制器,risc精简指令集机构,指令功能强大,且多数为单周期指令,具有低功耗的闲置和掉电控制模式、5个中断源、两个16位定时器/计数器等功能。 (2)片内集成4kb可编程闪烁存储器,可进行1000次以上写/擦循环操作,数据保留时间可达10年,支持三级程序存储器锁定。 (3)丰富强大的外部接口性能:32可编程i/o线,可编程串行通道,片内振荡器和时钟电路。 时钟显示模块 显示模块采用lg2841bh数码管,动态扫描,8550三极管位选驱动 , at89c51微处理器p0口直接段选实现小时、分钟显示,具有显示亮度强、稳定性能好、显示误差少等优点。 定时控制模块 该模块配合相应程序可实现时间调整、闹铃、家用电器定时开关机等功能。p3.2为时间调整模式选择键、p3.3为小时调整键、p3.5为分钟调整键;定时控制通过继电器jzc-32f和jrc-z7f实现控制功能,且通过修改程序可进行定时控制功能扩展,实现家用电器定时开关机等功能。 电源模块 电源模块设计的质量直接关系到单片机系统的稳定性,设计系统中由于单片机、控制继电器等元器件均可采用直流+5v供电,可选用稳压性能较好的三端稳压集成电路lm7805实现。 软件系统设计 系统利用伟福6000编写源代码,mep500烧写at89c51芯片实现智能时钟控制功能。由于系统软件主要完成时钟显示、闹铃、时间设置等功能。源程序主要包括主程序、中断子程序、显示子程序、定时子程序、延时子程序等。 实现程序如下: …… ;**************************; 以下为主程序 (检测各键是否按下) ;***************************mainloop: jb alarmsetkey,checkminutekey call delay jb alarmsetkey,checkminutekey setb clockmode call alarmset checkminutekey: jb minutekey,checkhourkey mov a,minute add a,#1 mov minute,a cjne a,#3ch,notover1 mov minute,#0 notover1: jnb minutekey,$ checkhourkey: jb hourkey,checkalarma mov a,hour add a,#1 mov hour,a cjne a,#18h,notover2 mov hour,#0 notover2: jnb hourkey,$ checkalarma: jnb alarmtimeona,checkalarmp call startpc; call alarmprocess ajmp toreturn checkalarmp: jnb alarmtimeonp,toreturn call shutpc toreturn: ajmp mainloop ;**************************; 定时器timer0中断服务程序(此程序每8ms执行一次) ;*************************** timeint: mov th0,#0e0h mov tl0,#0bfh push acc push psw setb rs0 clr rs1 d jnz onesecondcounter,notonesecond mov onesecondcounter,#125 call clock call convertobuffer notonesecond: call scandisplay pop psw pop acc reti ; *************************** ; 扫描显示子程序 ;*************************** scandisplay: mov r1,#displaybuffer mov r4,#11111011b play: mov a,r4 mov p2,a mov a,@r1 mov dptr,#tab movc a,@a+dptr mov p0,a lcall delay inc r1 mov a,r4 jnb acc.7,endout rl a mov r4,a ajmp play endout: setb p2.7 mov p0,#0ffh ret tab:db 0c0h,0f9h,0a4h,0b0h, 99h,92h,82h,0f8h,80h,90h,7fh,

    时间:2019-03-26 关键词: 控制系统 智能 单片机 嵌入式处理器 时钟

  • FPGA时钟设计

    摘要:在FPGA设计中,为了成功地操作,可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压下将导致错误的行为。在设计PLD/FPGA时通常采用如下四种类型时钟:全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统包括上述四种时钟类型的任意组合。关键词:FPGA;时钟;逻辑时钟;险象 对于一个设计项目来说,全局时钟是最简单和最可预测的时钟。在PLD/FPGA设计中最好的时钟方案是由专用的全局时钟输入引脚驱动的单个主时钟去钟控设计项目中的每一个触发器。只要可能就应尽量在设计项目中采用全局时钟。PLD/FPGA都具有专门的全局时钟引脚,它直接连到器件中的每一个寄存器。这种全局时钟提供器件中最短的时钟到输出的延时。1 全局时钟 全局时钟的实例如图1所示。图1中定时波形示出触发器的数据输入D[1..3]应遵守建立时间和保持时间的约束条件。建立和保持时间的数值在PLD数据手册中给出,也可用软件的定时分析器计算出来。如果在应用中不能满足建立和保持时间的要求,则必须用时钟同步输入信号。2 门控时钟 在许多应用中,整个设计项目都采用外部的全局时钟是不可能或不实际的。PLD具有乘积项逻辑阵列时钟(即时钟是由逻辑产生的),允许任意函数单独地钟控各个触发器。然而,当你用阵列时钟时,应仔细地分析时钟函数,以避免毛刺。 通常用阵列时钟构成门控时钟。门控时钟常常同微处理器接口有关,用地址线去控制写脉冲。然而,每当用组合函数钟控触发器时,通常都存在着门控时钟。如果符合下述条件,门控时钟可以象全局时钟一样可靠地工作,图2所示是一个可靠的门控时钟电路。 (1)驱动时钟的逻辑必须只包含一个“与”门或一个“或”门。如果采用任何附加逻辑在某些工作状态下,会出现竞争产生的毛刺。 (2)逻辑门的一个输入作为实际的时钟,而该逻辑门的所有其他输入必须当成地址或控制线,它们遵守相对于时钟的建立和保持时间的约束。 在设计中可以将门控时钟转换成全局时钟以改善设计项目的可靠性。图3示出如何用全局时钟重新设计图2所示的电路。地址线在控制D触发器的使能输入,许多PLD设计软件,如Max+PlusⅡ软件都提供这种带使能端的D触发器。当ENA为高电平时,D输入端的值被钟控到触发器中:当ENA为低电平时,维持现在的状态。3 多级逻辑时钟 当产生门控时钟的组合逻辑超过一级(即超过单个的“与”门或“或”门)时,验证设计项目的可靠性变得很困难。即使样机或仿真结果没有显示出静态险象,但实际上仍然可能存在着危险。通常,不应该用多级组合逻辑去钟控PLD设计中的触发器。 图4给出一个含有险象的多级时钟的例子。时钟是由SEL引脚控制的多路选择器输出的。多路选择器的输入是时钟(CLK)和该时钟的2分频(DIV2)。多级逻辑的险象可以去除。例如,可以插入“冗余逻辑”到设计项目中。然而,PLD/FPGA编译器在逻辑综合时会去掉这些冗余逻辑,使得验证险象是否真正被去除变得困难了。为此,必须应寻求其他方法来实现电路的功能。 图5给出图4电路的一种单级时钟的替代方案。图中SEL引脚和DIV2信号用于使能D触发器的使能输入端,而不是用于该触发器的时钟引脚。采用这个电路并不需要附加PLD的逻辑单元,工作却可靠多了。4 行波时钟 另一种流行的时钟电路是采用行波时钟,即一个触发器的输出用作另一个触发器的时钟输入。如果仔细地设计,行波时钟可以像钟一样地可靠工作。然而,行波时钟使得与电路有关的定时计算变得很复杂。行波时钟在行波链上各触发器的时钟之间产生较大的时间偏移,并且会超出最坏情况下的建立时间、保持时间和电路中时钟到输出的延时,使系统的实际速度下降,如图6所示。5 多时钟系统 许多系统要求在同一个PLD内采用多时钟。最常见的例子是两个异步微处理器之间的接口,或微处理器和异步通信通道的接口。由于两个时钟信号之间要求一定的建立和保持时间,所以,上述应用引进了附加的定时约束条件。它们也会要求将某些异步信号同步化。 图7给出一个多时钟系统的实例。CLK_A用以钟控REG_A,CLK_B用于钟控REG_B,由于REG_A驱动着进入REG_B的组合逻辑,故CLK_A的上升沿相对于CLK_B的上升沿有建立时间和保持时间的要求。由于REG_B不驱动馈到REG_A的逻辑,CLK_B的上升沿相对于CLK_A没有建立时间的要求。此外,由于时钟的下降沿不影响触发器的状态,所以CLK_A和CLK_B的下降沿之间没有时间上的要求。电路中有两个独立的时钟,可是,在它们之间的建立时间和保持时间的要求是不能保证的。在这种情况下,必须将电路同步化。图8给出REG_A的值(如何在使用前)同CLK_B同步化。新的触发器REG_C由GLK_B触控,保证REG_G的输出符合REG_B的建立时间。然而,这个方法使输出延时了一个时钟周期。 在许多应用中只将异步信号同步化还是不够的,当系统中有两个或两个以上非同源时钟的时候,数据的建立和保持时间很难得到保证,将面临复杂的时间问题。最好的方法是将所有非同源时钟同步化。使用PLD内部的锁项环(PLL或DLL)是一个效果很好的方法,但不是所有PLD都带有PLL,DLL,而且带有PLL功能的芯片大多价格昂贵,所以除非有特殊要求,一般场合可以不使用带PLL的PLD。这时需要使用带使能端的D触发器,并引入一个高频时钟。6 结语 稳定可靠的时钟是系统稳定可靠的重要条件,所以不能将任何可能含有毛刺的输出作为时钟信号,并且尽可能只使用一个全局时钟,对多时钟系统要注意同步异步信号和非同源时钟。

    时间:2019-03-08 关键词: FPGA 嵌入式处理器 时钟

  • 利用频域时钟抖动分析加快设计验证过程

    PDF摘要: 随着数据速率的提高,时钟抖动分析的需求也在与日俱增。在高速串行数据链路中,时钟抖动会影响发射机、传输线和接收机的数据抖动。保证时钟质量的测量也在不断发展。目前的重点是针对比特误码率,在时钟性能和系统性能之间建立直接联系。我们将探讨参考时钟的作用和时钟抖动对数据抖动的影响,并讨论在E5052B信号源分析仪(SSA)上运行的Agilent E5001A精确时钟抖动分析应用软件所配备的全新测量技术。该应用软件提供了前所未有的强大能力,可以对随机抖动(RJ)和周期抖动(PJ)分量超低RJ测量和实时抖动频谱分析,使您能够提高设计质量。我们还将对新解决方案的实时测量功能进行讨论,这一功能能够加快设计验证过程。 …… 下载PDF格式全文

    时间:2019-03-06 关键词: 过程 设计教程 时钟

  • ASIC后端设计中的时钟树综合

      0 引言  在大规模高性能的ASIC设计中,对时钟偏移(Clock Skew)的要求越来越严格,时钟偏移是限制系统时钟频率的主要因素。而时钟树综合又是减小时钟偏移的有效途径,因此它是ASIC后端设计中最重要的环节之一。本文以基于SOC Encounter,采用SMIC0.18μm工艺进行的FFT处理器的版图设计为例,提出在设计过程中如何减小时钟偏移,结合手动优化帮助工具设计出更好的时钟树。  1 时钟偏移产生的原因分析  同一时钟源到达各个同步单元的最大时间差称作时钟偏移。产生时钟偏移的原因有:时钟源到各个时钟端点的路径长度不同;各个端点负载不同;在时钟网中插入的缓冲器不同等。时钟偏差过大会引起同步电路功能混乱。  在图1中,假设CLK到达reg1和reg2的时间差最大,为dskew,组合逻辑C的延时为dc,寄存器的延时为d,其建立时间约束为dsetup,保持时间为dhold,时钟周期为T。满足建立时间的要求是在CLK2跳变前的dsetup时间,reg2上D端的数据应该稳定,考虑最坏情况reg1比reg2晚dskew,这时满足的时间关系应该是:  满足保持时间的要求是:在CLK2跳变后的dhold时间内,reg2上D端的数据必须保持稳定,考虑最坏情况reg1比reg2早dskew,这时满足的时间关系应该是:  由此可见,时钟偏移对电路速度和时钟频率的限制是很大的,而寄存器的保持时间、建立时间和自身的延时,都是与器件单元本身的结构和性质有关,依赖于工艺的改进来进一步减小,所以减小skew成为后端设计重要内容,也是提高电路速度的关键。  2 SOC Encounter的时钟树综合  SOC Encounter的时钟树综合在完成布局之后进行,可以采用手动模式和自动模式。手动模式能控制时钟树的层次、buffer的数目和每层加入buffer的类型。自动模式根据时钟树定义文件自动决定时钟树的层次和buffer的数目。时钟树综合从外部时钟输入端口自动遍历整个时钟树,遍历完成后加入buffer用来平衡时钟树。SOC Encounter的时钟树综合流程如图2所示。  2.1 布局阶段对时序的优化考虑  布局的好坏直接影响到时序的好坏。本设计采用时序驱动布局,时序驱动布局是基于连续收敛引擎而设计的,工具自动的寻找一些最关键路径,将关键路径上的单元放得很近,以减小连线长度来减小关键路径时延,平衡其setup时间约束,预先为这些关键路径留出足够的布线空间,提高关键信号线的可布通性。同时,为了减少拥塞度,对布局时的最大密度设置为70%,限制布局密度。时序驱动布局采用setPlace-Mode-timingDriven命令设置布局模式,plaeeDesign命令执行布局。  如果只是依赖工具的时序驱动布局是不够的,为了尽量减小时钟偏移(Skew),采取的策略是,在时序驱动布局的基础上,进行手动的布局调整,根据时钟的不同,将各时钟控制的寄存器摆在靠近时钟源(Clock-source)差不多远的位置。这样,同一时钟到达各寄存器的时间差就不会太大,有利于减少插入buffer的数量,也有利于Skew的减小。  2.2 时钟树综合时的特殊处理  在时钟树综合之前,需要通过时钟树约束文件来设置综合需要用到的buffer类型、时钟偏移的目标值MaxSkew、最大时延MaxDelay、最小时延MinDelay、最大扇出MaxFanout、时钟树布线规则等。本设计选用驱动能力为中间值的buffer类型来做时钟树综合,因为驱动能力大的buffer,面积也大,如果插入这种buffer太多,会对芯片的功耗和面积产生影响,而且这种buffer对于上一级也意味着更大的负载;驱动能力太小的buffer虽然面积小点,但是会增加时钟级数,产生的延时却是很大的,所以buffer的选择一定要适当,本设计在选用buffer时,将驱动能力最大的BUFHD20X和驱动能力最小的BUFHDLX去掉不选用。  对于Skew要求比较严格的设计,可以将时钟偏移目标值MaxSkew设置尽量小,工具在综合时会尽量的将Skew优化到接近到该目标值。但一般设计中,只要Skew能满足要求,就不要过分的将该值设小,因为工具为了接近该目标值会插入大量的buffer,从而占用太多的面积和太多功耗。因此,本设计选用MaxSkew的适当值为100ps。  时钟树布线规则是可以通过手动设置的,为了让时序路径的布线降低功耗,减小线路的延时,一般将时序路径的布线宽度和间距都设置的比默认值大,本设计采取一般信号线的两倍宽度和间距来布时钟信号线。而且在布线的时候,采取时钟树优先布线的策略,充分保证时钟树路径的布通。经过encounter工具自动CTS后的时钟树分布图如图3所示。  2.3 时钟树的手动优化  工具自动的时钟树综合总是会有一些skew没有满足设计要求,工具自动插入的一些buffer也不一定都合理,一般情况下,encounter自动综合产生的时钟树是不满足要求的,在经过了时序分析后要进行必要的修复优化。总的原则就是想办法平衡各线路的延时,一般的优化途径有以下一些:  (1)在时钟信号源(Clock Source)处手动添加驱动能力很大的drive cell,因为时钟树一般扇出很大,负载很大,所以在时钟源点处需要驱动能力大的门单元,更大驱动能力的门单元可以明显减少延时。  (2)替换(Re_sizing)驱动能力不一样的单元,尤其是buffer单元。时钟树综合完成后,经过仔细的时序分析后,根据时序分析结果报告,分析Skew违规原因,找出导致Skew违规的路径,根据延时情况来替换一些驱动能力不同的单元,如buffer等,使其延时情况与其他时钟信号线相平衡,从而达到减小Skew的目的。  (3)添加buffer。互连线的延时与连线长度的平方成正比,所以插入buffer可以将长的关键路径分成较小的连线,可以有效地减小互连线的延时。插入的buffer的驱动能力的大小靠经验估计,插入后做时序分析,然后再做re_sizing,直到满足延时要求。  经过eneounter自动时钟树综合后,查看其CTS时序报告,如图4所示,发现时钟elk_pad的最大偏移值达到了152.4 ps,这样与目标值还有很大差距。经过timing Debug跟踪时钟信号,如图5所示,从中找出一些Skew较大的线路,如从fft4442_inst/CT/M3_R_reg/Q到fft4442 _inst/PEII/pc42_in4_reg_76_/RN的延时太长,达到了27.035 ns,因为这样的线路与其他信号线的延时相差比较大,它们之间的Skew就很容易违规,必须减小它们的延时来减小Skew。  再进一步查看该线路,发现有些单元,如FFDCRHD1X延时达到13.483 ns,HAND281HD1X延时达到8.578ns,INVHDPX也达到了4.209ns,而且该线路还插入了不少BUFHD1X,由于此类buffer的驱动能力太小,从而导致了该线路的延时过大。于是,采用第二类修复办法:替换(r-e_sizing)驱动能力不一样的buffer。于是调用Interactive ECO功能,手动将延时太长的单元FFDCRHD1X、HAND2B1HD1X等的尺寸替换为更大的,从而加强其驱动能力,并将部分BUFHD1X替换成BUFHD4X等,再做了PostCTS optimization后,再进行时序分析,这样经过几轮反复的修复,降低了一些线路的延时,终于将时钟CLK的Skew降到了93.3ps,如图6所示,满足了设计要求。从eneounter的CTS报告中可以看出,加上有针对性的手动修复之后,对Skew的减小有明显效果。  3 结语  随着集成电路设计尺寸的减小和芯片运行频率的提高,时钟偏移已经成为影响ASIC芯片性能的关键因素。本文以对FFT处理器芯片的时钟树综合为例,分析了时钟偏移的产生机理及影响,从布局阶段就开始关注时序的优化,进行了一系列的优化设置。经过时序分析证明,采取工具自动综合和手动修复相结合的办法,容易满足设计要求,不仅可以提高综合效率,还可以保证优化的有效性。

    时间:2019-02-28 关键词: asic 嵌入式开发 后端 时钟

  • 基于PIC单片机的电波数码显示时钟的设计

    电波钟表是一种新兴的计时产品,是把原子振动的频率引出作为计时基准。目的是使世界时间同步统一。主要是为了解决目前石英钟表的精确度问题。石英钟表较机械钟表已准确很多,但日差仍有一秒半秒的误差。这种误差对于人们的日常生活没有多大的影响和更正的必要,但对于军事和科学实验,就是要解决的大问题。在一些重要场合,误差在0.01秒之间,结果也会失之千里。  电波钟的原理,是它有一个原子发射台,定期发射信号,频率每三千年只差一秒,非常准确。电波钟是以原子的精度来制造的计时产品。发射台发出的信号不是一直不断地往外发,而是间隔性的发射。所以电波钟或电波表实际是接收器,接收原子发射台的信号[4]。  无论电波钟,还是电波表,实际上都是一个接收器,它的外观与石英钟、石英表一样,结构也与石英钟、石英表一样,只是增加了一个接收装置、比较装置和修正装置。比较装置和修正装置用于守时,电波钟自己能够定期按着原子振动频率信号做比较,修正成准确的时间,正因为有了这种比较修正装置,电波钟才能达到永远准确的效果。所以,无论是电波钟还是电波表,它们都有天线。  1.基于PIC单片机的电波数码钟的工作原理:  电波钟,也称为无线控制计时钟( 英文名称为:Radio controlled timepieces)。电波钟表作为一个系统的技术原理是:首先,由标准时间授时中心将标准时间信号进行编码(商业码则进行加密),利用低频(20KHz-80KHz)载波方式将时间信号以无线电长波发播出去。电波钟表通过内置微型无线电接收系统接受该低频无线电时码信号,由专用集成芯片进行时码信号解调,再由计时装置内设的控制机构自动调节钟表的计时。通过这样一个技术过程,使得所有接收该标准时间信号的钟表(或其他计时装置)都与标准时间授时中心的标准时间保持高度同步,进而全部电波钟表显示严格一致的时间。关键字:电波时钟;PIC单片机;原子钟   授时信号的接收器(即电波钟)大的结构来说分三部分:接收单元,中央处理显示单元和电源部分。详细来分主要由接收天线、前置放大器、调谐放大器、自动增益电路、滤波器、解调器、方波形成器、时间信息处理器和显示器组成,其功能原理如下:作为接收机的电波钟表的接收天线从空间感应接收由授时中心发射的实时授时信号,由于信号较弱,要经过前端放大器、发大器输出送到调谐放大器进行选频放大,然后进行滤波,经波形形成器进行整形,再经过滤波,再进行检波调谐,从载波中提取时间信号,即一串有规律的脉冲,该脉冲再到接收信号处理器进行变换处理,时间还原后分别送到显示器进行显示。  2.主要电路说明:  2.1电波接收电路  目前,标准时刻电波一般以频率为20KHz-80KHz载波方式将时间信号以无线电长波发播出去。电波信号的接收由U4226B IC芯片完成,该芯片外接收信线圈,2个40 KHz的水 晶发振器和相应的电阻电容等就能完成对电波的接收和处理.U4226B IC芯片能接收由40KHz到80KHz之间的电波信号,只是需要配以相应的外部元件即可。此处设计的是接收40KHz的信号。U4226B接收电波信号后输出时间编码信号TCO(TIME CODE OUTPUT)。电波接收电路见图2.1。目前我国采用的是68.5KHz。天线接收效果与电波强度和到来方向有密不可分的关系。当电波到来方向与天线成垂直时接收效果显著。如果信号从天线的两端到达则可能无法正确接收信号。本次设计采用接收单元和显示控制单元分开设计,二者采用电缆连接。通过观察LED即可了解正常接收与否。      关键字:电波时钟;PIC单片机;原子钟   图2.1 电波接收电路                   2.2接收信号放大电路  电波接收电路输出的TCO信号为0V到5V的脉冲信号,为了使脉冲信号具有良好的上升和下降沿,采用了三极管放大电路。具体电路见图2.2所示。电路中LED1发光二极管为TCO信号的监视器。由于天线接收单元与表示处理装置是分别放置,之间采用电缆连接。由于使用电缆会引入噪声,我们采用光电转换 PC1把接收电路与处理电路从电气上隔离。三极管Q3的基极接有电容C21用于滤除噪音,但C21的容量不能太大,否则会影响接收脉冲信号的上升和下降沿的特性。   图2.2接收信号放大电路  2.3 CLOCK时钟发振电路  在电波信号不正常或接收信号太弱使得接收失败时,我们的电波钟仍需要继续工作,因此需要设计时钟发振电路。PIC16F873采用了高稳定度的发振晶体器。它的发振频率为12.8MHz,PIC的一步执行时间为4/12.8=0.3124微秒。在电波信号能正常接收时,钟的精度与发振晶体器的精度无关。按原子钟的标准时它的精度为1E-13,即一年如为31536000秒,误差为317098年只差1秒[7]。  2.3 CLOCK发振电路图  2.4 LCD控制电路和KEY键的输入电路  时间的表示和设定均在LCD显示屏上进行。本设计使用了SC1602BSLB液晶显示屏。数据输入输出可采用4BITS或8BITS宽度。本设计采用4BITS模式。控制器PIC侧使用RB端口的高4位来作为PIC与LCD显示屏之间的数据总线。RB端口的RB0和RB1作为对LCD的控制线。同时RB2到RB7也作为KEY键的输入端口[5]。其电路设计见图2.4所示。其中RS为REGISTER SELECT,即为命令寄存器和数据寄存器的切换信号。E为ENABLE SINAL,即为LCD显示屏使能信号端。还有V0为CONTRAST ADJ端,用它可调整LCD显示对比度。对不使用的端子全部接地。另外SC1602BSLB显示屏还具有背光显示,只要在A/K端加上电源即可[6]。关键字:电波时钟;PIC单片机;原子钟   图2.4 PIC与LCD,KEY键等控制电路                      2.5 LCD控制和输出电路  使用RA端口和RC端口来对外部电路进行驱动。在电路中设计有显示用LED来显示其动作状态。其电路设计请见图2.5所示。LED2(RX)的使用也可抑制PIC的使用电流大小。  2.6外部装置控制电路  本次设计的电波显示钟设有4种定时控制功能。这4种定时控制装置为独立的控制装置。图2.6是其中之一的控制装置。由PIC16F873的定时计数器输出信号控制三极管Q5,Q6,Q7和Q8的集电极对RL1继电器进行控制。4个控制装置即可设置不同的时刻对4个不同的装置进行ON/OFF控制[1][2]。  图2.5LED控制和输出电路图  图2.6外部装置控制电路  2.6 外部装置控制电路         2.7电源电路  电源电路图见图2.7所示。由变压器输出的交流AV电压为12V。通过桥式整流输出它的峰值电压16.8V。由于损耗输出约16V左右。电路后接三端稳压变换器  输出稳定的12V直流电压。电路中使用了C28至C32 5个电容串接使用。在AV电压停止时具有短暂备用功能。容量为4.7UF,耐压为2.5V。对5个串接电容充电可能会使电流过大,电路中还设有限流电阻R27(200欧)。于是最大充电电流为60mA,充电时间会长一些。D2的设置是为防止AC输入停止时从电容过来的反电流。关键字:电波时钟;PIC单片机;原子钟   图2.7电源电路图          3、电波数码显示钟完整电路图  整个系统完整电路图见图3.1。  4.电波显示钟的控制处理软件设计  整个系统处理控制软件设计的流程如图4.1。  图3.1 电波数码显示钟电路图      图4.1电波钟的软件设计流程图  5. 信号编码介绍:  世界各国的电波钟表技术原理相同,但各主要国家关于标准时间信号的通过协议(简称码制)却不同。如:美国,时码代号WWVB,频率为60 KHz;德国,时码代号DCF,频率为77.5 KHz;英国,时码代号为MSF,频率为60 KHz;日本两个台,时码代号为JJY,频率分别为40 KHz和60 KHz;中国,时码代号为BPC,频率为68.5KHz.这使得一个国家的电波钟表不能在另一个国家正常接收信号和校准时间[4]。另外,不同国家和地区的无线电通信的电波环境不同,有的国家无线通信干扰小,如德国。而中国、美国的无线电环境较差,这又使得电波钟表是一个国家性的产品。目前全制式的电波钟表产品还未进入市场。线SOC开发平台499元 S3C44B0 ARM7开发板378元 S3C2410 ARM9开发板780元 AT91SAM  6. 结论:  本系统以PIC16F873单片机为核心部件,包括接收单元,中央处理显示单元和电源部分。利用软件编程,通过键盘控制和液晶显示实现了超长波的接收分析和处理功能、无信号时的时钟功能、LCD控制和KEY键控制功能以及对修正后的准确时间的显示功能,尽量做到硬件电路简单稳定,减小电磁干扰和其他环境干扰。  此项技术主要是以非常经济的成本,获取标准时间信号。而标准时间是现代社会重要技术支撑,可以在电波钟表产品基础上形成一个提供的应用标准时间的产业——时间技术产业。通过此技术人们可以十分经济和方便地获取高精度的标准时间,满足人们对标准时间的需求。除应用于日常生活外,电波钟表技术还可广泛应用于军事、科研、通讯、交通、邮电、计算机、工业控制、社会生活等领域。

    时间:2019-02-21 关键词: 数码 嵌入式开发 单片机 电波 时钟

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