数字芯片综合面试问题

时间：2021-12-07 16:19:40

关键字：数字芯片时钟 WIRE CK

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[导读]1、为设计执行综合时使用的各种设计约束是什么？1.1、创建时钟（频率、占空比）。1.2、定义输入端口的transition-time要求1.3、指定输出端口的负载值1.4、对于输入和输出，指定延迟值（输入延迟和输出延迟），这些延迟已经被相邻芯片消耗。1.5、指定case-sett...

1、为设计执行综合时使用的各种设计约束是什么？

1.1、创建时钟（频率、占空比）。

1.2、定义输入端口的transition-time要求

1.3、指定输出端口的负载值

1.4、对于输入和输出，指定延迟值（输入延迟和输出延迟），这些延迟已经被相邻芯片消耗。

1.5、指定case-setting，以指定特定路径时序报告。

1.6、指定设计中的 false-paths

1.7、指定多周期路径。

1.8、指定时钟clock-uncertainity。

2、为了满足设计功耗目标，需要做什么设计实现优化？

对于 Multi-VDD设计，高VDD区域用于高性能要求模块，低VDD区域用于低性能要求模块。通过创建Voltage-islands和确保放置适当的level-shifters。

对于Multi-Vt设计，在满足性能的情况下使用HVT的单元，可以降低泄漏功耗。

在设计中，各模块包括时钟会消耗动态功耗，可以放置合适的时钟门控单元。由于clock-tree总是在翻转，确保大多数clock-buffers 在时钟门控单元之后。

采用Dynamic Voltage and Frequency scaling (DVFS)技术，通过在应用中动态调整电压和频率。

在模块不需要工作时进行power gating。

3、什么是Library Characterizing？

获取计算库单元的延迟、功耗等特征

4、wireload model是什么意思

在综合工具中，为了对线延迟进行建模，我们使用了一个被称为“Wireload models”的概念。Wireload models是基于fanout的统计模型。根据我们之前的芯片经验，对于一个特定的工艺，如果一条线的扇出是“n”，那么我们估计它的延迟是“x”。因此，我们创建了一个包含扇出数和相应的估计延迟值的模型。该文件模型在执行综合时用于估计线和库单元的延迟。

5、面积优化的设计措施是什么？

由于晶圆上的面积非常昂贵，面积直接影响了公司的创收，设计应该具有最佳的面积利用率。

减少面积的步骤是：如果路径不是关键路径的，那么优化单元使用低驱动单元，以便节省相应路径上的面积。