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  • 纳须弥于芥子的奥妙!Intel先进封装技术深入解读

    纳须弥于芥子的奥妙!Intel先进封装技术深入解读

    随着数据量的爆发、数据形态的变化,以及AI、5G、IoT物联网、自动驾驶等新应用的层出不穷,计算面临着全新的需求,我们正进入一个以数据为中心、更加多元化的计算时代,传统单一因素技术已经无法跟上时代。 作为半导体行业巨头,Intel这些年来的工作重心和战略方向也不断调整,从早期的以PC为核心、摩尔定律为指导方针,逐步转向以数据为中心,而面对智能互联的未来新世界,Intel也在做着多方面的准备。 去年底,Intel首次提出了全新的六大技术支柱,全方位构建未来愿景,其中制程工艺与封装被视为最底层也是最核心的一环,可以说是架构、内存与存储、互连、软件、安全其他五大支柱的基石。 制程工艺大家都不陌生,xx纳米天天都能听到,那么封装为何能与其并列呢? 在电子供应链中,芯片封装通常都很不起眼,也极少有人关注,但却一直默默地发挥着关键作用,没有它芯片就无从与外界高效连接、沟通。 而随着半导体和芯片技术的日益高度复杂化,特别是不同芯片的协同工作越来越重要,先进封装技术的作用也日益凸显,成为推动新时代摩尔定律继续前进的核心要素。 同时,封装也不仅仅是把制作好的芯片打包加个“外壳”那么简单,而是涉及到一整套完整流程,从晶圆级测试、硅芯片处理与验证,到芯片基板与其他材料整合封装,再到后期芯片测试、电路板开发,都是技术含量满满。 凭借领先的基础技术,Intel在封装技术上希望通过在一个封装内连接多个芯片和小芯片,并实现高带宽、低功耗的高密度互连,最终达成SoC单芯片的功能和性能。 高度重视先进封装技术的Intel,也不断拿出新的多芯片封装(MCP)成果,从前年的EMIB到年初提出的Foveros,再到近期集中爆发的Co-EMIB、ODI、MDIO,与先进的制程工艺相结合,都是芯片架构设计师的最强有力后盾,也为芯片未来差异化演进奠定了坚实的基础。 近日,Intel又邀请多位公司高层和技术专家,包括Intel集团副总裁兼封装测试技术开发部门总经理Babak Sabi、Intel院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan、Intel封装研究事业部组件研究部首席工程师Adel Elsherbini、Intel制程及封装部门技术营销总监Jason Gorss,联合讲解了Intel先进封装技术的奥妙,绝对的硬核级干货,这里我们也尝试为大家做一次科普。 首先,Intel为何会如此重视封装技术,并提出不同的新样式,其实原因很简单。 我们知道,在传统芯片设计理念上,我们都是尽可能地把不同模块整合在一颗SoC上,集成度越来越高,CPU、GPU、内存控制器、I/O核心等等都被塞到一起,并使用同一种工艺制造。 在芯片和技术复杂度、工艺难度都不高的时候,这种理念非常合适,但随着时代的发展,技术难度、功耗、成本等越来越难以控制,必须扭转观念。 要知道,如今的不同芯片架构都有不同的使命,更加专精,强行用一种工艺整合在一起,并不是最合适也不是最经济的做法,比如传统CPU与新型加速器,各自独立工作效果反而更好,另外不同的新品IP对于制程工艺的要求也不同,CPU这种自然是越新越好,I/O单元则并不敏感。 于是,如何将这些不同的IP以最优化的方式组合在一起,达到尺寸、性能、互连、功耗、发热、成本等各方面的均衡,就成了对封装技术最大的挑战,这也是Intel一直努力解决的。 而先进封装技术实现的重点或者说难点,主要在于轻薄小巧、高速信号、密度和间距缩微三大方面,这也正是Intel一直努力攻克的。 接下来,我们就逐一浏览Intel目前各种先进封装技术的特点和优势。 一、EMIB EMIB全称为Embedded Multi-Die Interconnect Bridge,意为“嵌入式多裸片互连桥接”。 这个名词大家可能会感觉比较陌生,不过说起最典型的产品肯定就明白了,那就是Kaby Lake-G,Intel首次集成AMD Vega GPU图形核心,它和HBM显存之间就是独立裸片采用EMIB整合封装在一起的。 EMIB是一种高密度的2D平面式封装技术,可以将不同类型、不同工艺的芯片IP灵活地组合在一起,类似一个松散的SoC。 在这种封装方式中,发挥核心作用、连接不同裸片的是硅中介层(Interposer),通过它可以灵活地混搭各种裸片,诸如CPU、GPU、HBM显存等等,对于裸片的尺寸等也没有严格要求,而且整体制造简单,封装工艺也是标准的,成本上非常经济。 不过它也有一些不足之处,比如中介层增加了额外的连接步骤,容易影响性能,而且中介层的尺寸也有限制,所以更适合一些集成裸片不多、互连要求不太高的产品。 二、Foveros 2D EMIB可以说是Intel先进封装技术的一个全新起点,但是2D平面的发挥空间显然有限,Foveros 3D立体封装应用而生。 Foveros首次为处理器引入了3D堆叠式设计,是大幅提升多核心、异构集成芯片的关键技术。 不同于以往单纯连接逻辑芯片、存储芯片,Foveros创新性地把不同逻辑芯片堆叠、连接在了一起,可以“混搭”不同工艺、架构、用途的技术IP模块、各种内存和I/O单元,其中I/O、SRAM缓存、传输总线整合在基础晶圆中,高性能逻辑单元则堆叠在顶部。 这样一来,传统大芯片可以分解成更小的小芯片组合,同时可将之前分散的不同模块合为一体,以满足不同应用、功耗范围、外形尺寸的设计需求,以更低的成本实现更高的或者更适宜的性能。 由于采用3D堆叠,Foveros的封装密度、集成度都更高。2D EMIB封装裸片间距可以做到55微米,未来也只能缩微到30-45微米,3D Foveros现在就能实现50微米间距,未来还可进一步降至20-35微米(有焊料),甚至是20微米以下(无焊料)。 Foveros封装的首款产品代号Lakefield,采用最新10nm工艺制造,同时集成22nm小核心和诸多扩展单元,将在今年底出货。 三、Co-EMIB 2D EMIB、3D Foveros各有所长,而将两者有机融合在一起,就诞生了Co-EMIB,基于高密度的互连技术,可以将多个3D Foveros芯片通过EMIB互连在一起,制造更大规模的芯片,最终实现高带宽、低功耗,以及相当有竞争力的I/O密度,也能实现不同芯片、模块更灵活的组合,基本达到SoC的性能。 更形象一点说,Co-EMIB封装可以首先实现多个不同的Foveros 3D封装堆叠模块,每个模块内包含多个顶部裸片,而不同裸片高速、紧密相连,彼此间距小于50微米。 然后,多个Foveros 3D模块与其他独立裸片、内存裸片,均通过EMIB连接在基板之上,统一封装,构成一个统一的整体。 四、ODI ODI全程为Omni-Directional Interconnect,也就是Omni方向性互连的意思,其中Omni-Path正是Intel用在数据中心里的一种高效互连方式。 “方向性”一词恰如其分地概括了ODI的精髓,灵活支持水平、垂直两种互连、通信方式,更加立体化,同时裸片间的间距和通道依然极短。 顶部的裸片可以利用EMIB互连技术与同一平面上的其他裸片进行水平方向上的通信,也可以类似Foveros的方式通过硅通孔(TSV)技术与其下的裸片进行垂直方向上的通信,从而实现全方位的互连通信。 此外,ODI封装中的互连通孔更大,所以带宽高于传统TSV,电阻和延迟则更低,整体性能更优秀,电流也可以直接从封装基底供给到各个裸片,实现更稳定的供电。 ODI封装所需要的垂直通孔通道数量也少于传统TSV,为有源晶体管释放更多空间,因此可以减小裸片面积,可容纳更多晶体管和更高性能。 五、MDIO MDIO全程为Multi-Die IO,也就是多裸片输入输出,是此前AIB(高级互连总线)的进化版,为EMIB提供一个标准化的SiP PHY级接口,可互连多个小芯片组合。 MDIO封装支持对小芯片IP库的模块化系统设计,能效更高,响应速度和带宽密度可以是AIB技术的两倍以上。 MDIO封装产品将在2020年推出,相比基于第一代AIB技术的新品,带宽、密度、电压、能效各方面指标都有了极大的提升,其中针脚可达5.4Gbps。 值得一提的是,台积电也宣布类似的封装技术LIPNCON,同样会在明年落地,规格上除了带宽高于MDIO,其他都明显落后。 此外,除了上述已经基本成熟的芯片封装技术,Intel还在前瞻性地研究各种新的、更高效的封装互连技术,包括用于裸片堆叠的高密度垂直互连、实现大面积拼接的全横向互连、无未对准通孔等等。 毕竟只有做好互连这种基础性技术,才能真正将不同裸片模块整合在一起,形成一个有机的整体,真正实现更灵活的功能、更强大的性能,媲美SoC单芯片。 另外,多个小芯片整合封装在一起后,质量测试会成为一个突出的问题,Intel也充分意识到了这一点,会确保采用全部技术能力和创新方案,进行更加完整、深入的测试验证,同时在成品出炉后也会进行全方位的测试,确保达成预期质量和性能。 如今的IC开发中测试验证变得越来越关键,Intel会采用一些内部专属的验证设计规则,更加高效地完成测试流程,并进行更开放的产品验证,此外因为市面上没有任何方案可以满足当前需求,还在内部开发新的测试设备, 以进一步提高测试验证效率。 功耗散热同样是个关键点,Intel也有相应的技术和储备,可以很好地解决整合封装底部裸片的热区和热点,还有单片分割技术,同时也会进一步减少底部裸片向顶部裸片的热传导,改善导热属性。 至于成本,可以从辩证的角度去看。如果是把多个不同模块整合封装在一个比较大的芯片内,硅成本是会提高,但是封装成本大大降低了。如果是把所有模块都集成于一个小面积的SoC芯片上,硅成本可以得到控制,但是封装难度和成本又大大增加。 总结: 在以往,恐怕没有多少人关注过封装技术,更想不到它对于未来新品发展的关键作用,Intel则通过自己前瞻性的眼光、雄厚的技术实力,向我们展示了一个全新的世界—;—;原来,未来芯片还可以这样玩儿! 一方面,不同的封装技术可以各自面向不同的应用需求,用在最契合的细分市场甚至不排除定制化设计。 另一方面,不同的封装技术也并不互相排斥,甚至可以针对性地组合在一起,应对新型需求,就像Co-EMIB就是EMIB、Foveros融合的产物一样。 在异构集成时代,拥有六大技术支柱支撑的Intel拥有毋庸置疑的压倒性优势,单单就封装技术而言,Intel也有着整体、全面的解决方案。 值得一提的是,虽然这些封装技术方案都是Intel专属的,暂无计划对外开放授权,不过Intel也在尝试推动封装行业标准化的建立,并且已经与两三家行业机构进行了早期接触。 半导体技术发展到今天,摩尔定律已经不可能像传统趋势那样继续飞速前行,但是通过六大技术支柱的土洞,Intel赋予了摩尔定律新的含义,未来可期! 最后附上现场拍摄的一些Intel封装样片,你们能看出各自对应哪种封装技术吗?

    时间:2019-10-04 关键词: co-emib emib Intel mdio odi 封装 芯片 foveros

  • 不止步于CPU,英特尔面向未来的目标:以封装的视角看六大技术支柱

    不止步于CPU,英特尔面向未来的目标:以封装的视角看六大技术支柱

    相信英特尔(Intel)这家公司无人不晓,而目前市面用户普遍认为英特尔主要关注点在于CPU和PC。事实上,英特尔的发展目标并不仅此而已…… 如今数据量正以惊人的速度增长,据IDC预测,2025年全球将产生175 ZettaBytes的数据总量,复合年增长近乎61%,换言之,如果将这些数据存储到光盘上,这些光盘数量将足以让人登月23次。而AI、5G、自动驾驶、物联网等层出不穷的新应用,都对计算提出了全新的需求。 据英特尔公司介绍,正因现代社会数据量的爆炸式增长,目前英特尔也正经历非常快速的市场转型,未来将以数据为中心驱动智能互联作为目标,面向以数据为中心的、更加多元化的计算时代,英特尔推出全新技术战略,全方位推动计算创新,驱动计算性能的指数级提升,这扎根于六大技术支柱:制程和封装,架构,内存和存储,互连,安全,软件。 而制程和封装作为其他五项支柱的重要核心,针对封装,今年的SEMICON West大会上,英特尔推出了一系列全新封装基础工具,包括将EMIB和Foveros技术相结合的创新应用(Co-EMIB),全方位互连(ODI)技术,和全新裸片间接口(MDIO)技术。 9月4日,英特尔公司于上海召开了“英特尔先进封装技术解析会”,会上英特尔介绍了未来主要的发展目标和英特尔的六大技术支柱,并主要对封装技术进行了解析。21ic中国电子网记者受邀参加此次解析会。 出席本次解析会的演讲嘉宾包括:英特尔公司集团副总裁兼封装测试技术开发部门总经理Babak Sabi,英特尔院士兼技术开发部联合总监Ravindranath (Ravi) V. Mahajan,英特尔封装研究事业部组件研究部首席工程师Adel Elsherbini,英特尔制程及封装部门技术营销总监Jason Gorss。   六大技术支柱驱动智能互联世界   2013年英特尔以PC为中心;在2017-2021年则以数据为中心;2021及未来,英特尔将以驱动智能互联的世界为目标。而以数据为中心的市场需要在更广泛的技术领域进行创新…… “在PC时代,英特尔的技术创新很大程度上是依赖于晶体管密度提高和CPU架构的创新。但是在迈向数据驱动的时代的进程中,必须要建立起全新路径,这就是为何要提出英特尔六大技术支柱作为全新目标”,现场,Jason Gorss为记者介绍了英特尔公司目前的战略目标。 据介绍,英特尔六大技术支柱包括:安全、软件、互联、内存&存储、架构、制程&封装。 图1:英特尔未来愿景——六大技术支柱 1、制程&封装:Jason Gorss表示,之所以将制程&封装放在最下面,正因其作为上面五大支柱的重要核心,也是最基础的要素。他表示,在此领域英特尔要做的创新集中在晶体管和封装两大领域,晶体管层面未来尺寸会越来越小,功耗也将越来越下降,而封装方面下文将进行详细讲解。而在目前消费市场普遍关注的制程方面,英特尔所持有产品在稳定性和性能上独有的优势也是消费市场有目共睹的。 2、架构:Jason Gorss表示,英特尔过去一直通用的是x86架构,但是在新时代必须掌握更多不同架构的组合,以满足特定领域的需求,包括FPGA、图象处理及人工智能加速器等。 3、内存&存储:“现如今,英特尔正面临全新的瓶颈,我们希望可以开发更加领先的技术和产品,可以消除传统内存和存储层级结构中的固有瓶颈,同时可以实现加速互连”,Jason Gorss如是说。 4、互连:Jason Gorss对现场记者介绍表示,不仅是数据存储需要加大创新,数据之间的互连也是非常重要的,这也正是为何英特尔在互连领域投资不同层级的互连技术,希望可以更好满足在数据层面或是封装内的数据流通。 5、软件:在硬件层面,英特尔已实现最高的性能并一直致力于此。Jason Gorss表示,但在此方面至少还有另外两个维度,可以进一步大幅度提高性能,其中软件就是非常重要的一个环节。他表示,目前英特尔在全球已有超过1.5万名工程师,可以说远超任何一家市面上的主流企业。在软件方面,英特尔也会继续利用硬件和研发能力的优势加强软件领域的创新。 6、安全:众所周知,安全是实现数据智能互联的核心,正因其作为其他一切可靠发展的基础,所以这也是英特尔所考虑的最重要的一点因素。 在介绍的最后,Jason Gorss表示,可以说市面上没有任何一家企业可以像英特尔一样,可为所有客户和相关方提供如此全面的解决方案。 图2:Jason Gorss在现场介绍英特尔的六大支柱   IDM厂商独有的整体协同优势   据Babak Sabi介绍,英特尔是一家垂直集成的IDM厂商,具备上文所述六大技术中全部领域的专门技术细节。得益于架构、硅技术、产品设计、软件、封装/组装/测试、制造,英特尔在整体系统层面上的集成拥有通用的工具和共同的目标,能提供全面的解决方案,从而使得产品拥有最佳的性能、功耗、安全,产能快速攀升。 封装与测试技术开发包括哪些内容?Babak Sabi表示,硅晶圆会先经历晶圆测试、硅片处理,根据硅片处理后的裸片将转入KGD工作站(已知合格芯片),通过一整套的工具解决方案对裸片的测试可以确保交付的芯片质量均合格。接下来便是重头戏封装,简言之即将裸片结合基板以及其他的封装材料封装于一体,经过测试合格后即可交付客户。 图3:封装与测试技术开发的范围 半导体发展非常迅速,只有拥有超高的性能才能追赶发展的进程。而在封装领域的高性能设计上,Babak Sabi表示,通过供电、信号完整性与射频、热力与机械的模拟分析与设计,机械完整性及表面切装工艺的设计,高速信号传导及封装测试等多项严苛的设计使得产品可以更好地预测行业出现的各项问题,并进行性能强化。 图4:为高性能设计 现场,Babak Sabi为记者展示了其中两款封装产品,其中一款整体设计非常小且非常薄,然而小身材中已叠加了底层裸片、CPU和上上层的存储单元三层。另外一款较大面积的封装上则拥有10个小芯片。   图5:Babak Sabi正在展示三层叠加的实例 图6:Babak Sabi正在展示大面积封装的实例 值得一提的是,在把英特尔的封装产品集成在线路板之前,需要进行封装测试工序,而通过表面贴装技术在英特尔内部的实现,可确保所有封装在正式交付客户之前都经过完整的组装及测试。 总而言之,英特尔的IDM模式在异构集成时代的优势毋庸置疑。另外,在开发方案上英特尔拥有整体且全面的解决方案。“我们希望所有产品都可以非常轻松地集成在客户的平台上”,Babak Sabi总结说道。   封装技术的三个重点:轻薄小巧、高速信号、互联微缩   2018年,英特尔提出了“开发和拥有领先技术,能够在一个封装内连接芯片和小芯片,实现单晶片系统芯片(SOC)的功能”和“实现低功耗高带宽的高密度互联对于实现这个愿景至关重要”的封装愿景。 现场,Ravi Mahajan为记者介绍表示,封装技术的重点在于轻薄/小巧的客户端封装、高速信号和互联微缩(密度和间距),而实现这些整个裸片上的小芯片连接必须是低功耗、高带宽和高性能的。 1、轻薄/小巧的客户端封装:一方面,如今小型化已成芯片重中之重,在有限空间中应用高度集成的小尺寸芯片将为产品带来更多可能性。另一方面,正因集成尺寸的降低,系统的面积会大幅减少,而具体到物理间隔则也随之而减,电压的调节会更加高效,因而具有更加高速的信号传递和更低的延迟。 另外,据Ravi Mahajan介绍,英特尔封装支持多节点混合集成,不仅是上文所述的不同元器件集成中X、Y轴的平面面积缩小,在G轴上(即高度)也具有优化空间。他表示,2014年,封装厚度约为100μm;2015年已实现无核技术,换言之即为无核状态;未来,英特尔不仅仅是把硅片叠加到封装上,将实现嵌入式桥接。“由于先进技术的出现,英特尔也是行业首家整套解决方案的方案提供商,通过这套方案可让系统更小更薄”,Ravi Mahajan说。 图7:Ravi Mahajan正在介绍封装尺寸的重要性 2、高速信号:Ravi Mahajan介绍道,信号实际上是在半导体芯片表面上传递进行的,会受到金属表面粗糙度影响。正因如此,英特尔拥有专门的制造技术大幅降低金属表面的粗糙度,从而减少信号传递中的损耗,同时采用全新的布线方法,使其间串扰变得更加少。除此之外也会采用空隙布线,使得电介质堆栈设计中两者之间的传导损耗更小。Ravi Mahajan表示,通过先进封装技术目前已经可以达到112Gbps,未来将努力迈向224Gbps这一数量级。 图8:高速信号在封装中的重要性 3、互联微缩(密度和间距):Ravi Mahajan为现场记者介绍了两个基础概念,其一为3D互连,代表两个裸片的纵向的叠加,另外一个为2D互连,代表两个裸片的水平连接。前者导线数量较少传输速度较快,后者导线数量多传输速度较慢。 通过英特尔全方位互联(ODI)技术,可以实现高速互联,通过并行连接延迟会大幅下降,并且可以更好地改善速度。据Ravi Mahajan介绍,经过良好设计的系统能耗可降低约10%。 图9:互联微缩在封装中的重要性 综上所述,对高带宽、低功耗IO链路的需求推动了对先进多芯片封装(MCP)架构的关注,那么如何构建高密度MCP?英特尔对此亮出目前的关键技术: 1、EMIB、Foveros和Co-EMIB是构建高密度MCP的关键基础技术 英特尔EMIB(嵌入式多芯片互连桥接)2D封装和Foveros 3D封装技术利用高密度的互连技术,实现高带宽、低功耗,并实现相当有竞争力的I/O密度。 英特尔Co-EMIB则是融合2D和3D,将更高的计算性能和能力连接起来,基本达到单晶片性能。 EMIB(高密度微缩2D):提及2D芯片封装及裸片间互连,一般考虑的是可以做到多薄,裸片间间距有多少。传统有机封装形式裸片上每毫米约有30个导线,利用先进的制造技术可以将这个数字提升至100-150个,但若使用硅工艺的话,可以轻松将导线数量提升至200-400甚至是500-600。 在这里便要强调英特尔在此独有的竞争优势了,即英特尔EMIB技术。通过EMIB技术可以实现更好的导线密度。通过将硅中介层放入封装内,因而可进行局部高密度布线,并非全部芯片的高密度布线。 图10:英特尔EMIB技术 数据显示,典型FCBGA(有机封装)具体可达到32-48 IO/mm/层不等。英特尔目前正在开发超高密度FCBGA(有机封装)可将这个数字提升至64-256 IO/mm/层。而利用EMIB技术,可拥有256-1024 IO/mm/层。 图11:高密度微缩(平面) Foveros(高密度微缩3D):有源基础裸片上面可在非常小的面积上进行堆叠。而目前间距可做到50 μm,但是利用现有的先进技术Foveros可以将此数值做到10 μm甚至更小,如若在此基础上进行完美的设计,IO就甚至可以达到从400至10000 IO/mm²。 现在英特尔已有了制程和工艺可以在更小间距的环境下,在同样的基础裸片面积上搭载更多的单片。具体间距能有多么轻薄,举个例子便是铅笔的横截面,换言之,可将这些非常轻薄的晶圆来进行打造,并且进行生产。 图12:英特尔Foveros技术 Co-EMIB(融合2D和3D):简言之,Co-EMIB就是EMIB技术还有Foveros两个技术之间的集成,使得2D和3D芯片进行融合。作为Co-EMIB可以将超过两个不同的裸片来进行叠加,具体的叠加也可在水平和垂直方向实现。这样的话设计的灵活度更高,不同层面也可拥有不同的分割级,并且可将它放在同一个封装内进行实现。 图13:英特尔Co-EMIB技术   2、MDIO和AIB是领先的IO技术,利用英特尔的高密度MCP技术组合进行协同设计 Ravi Mahajan表示,不仅仅是封装本身,英特尔也希望更好地分析裸片间的IO界面。据悉,2017年,英特尔推出了AIB互连方案(第1代),针脚速度达2.0 Gbps,带宽密度可达到130 GBps/mm,Areal 带宽密度可达150 GBps/mm²,物理层能量消耗为0.85 pJ/b。而近日台积电所发布的解决方案LIPINCON²,针脚速度可以达到8.0 Gbps,但是Shoreline带宽密度和Areal带宽密度分别是67 GBps/mm和198 GBps/mm,物理层能量消耗则为0.56 pJ/b。数据证明,在同样的带宽密度条件下,英特尔的功耗更低。 不仅如此,2020年,英特尔即将落地全新裸片间接口(MDIO)技术,通过MDIO(第1代)技术未来的产品的互连速度更高,同样功率环境下,带宽密度也将更好。 据悉,英特尔名为MDIO的全新裸片间接口技术基于其高级接口总线(AIB)物理层互连技术,支持对小芯片IP模块库的模块化系统设计,能够提供更高能效,实现AIB技术两倍以上的响应速度和带宽密度。 图14:台积电 vs. 英特尔   封装互连技术   Adel Elsherbini介绍表示,提到封装互连技术有两种主要的方式,一种是把主要的相关功能在封装上进行集成,即将电压的调节单元从母板上移到封装上,通过这种方式实现全面集成的电压调节封装;另外一个是称之为SOC片上系统分解的方式,把具备不同功能属性的小芯片来进行连接,并放在同一封装里,通过这种方法可以实现接近于单晶片的特点性能和功能。 不管是选择哪一种的实现路径,都需要我们做到异构集成和专门的带宽需求,而异构集成和专门的带宽需求也可以帮助我们去实现密度更高的多芯片集成。 图15:先进的互联封装研究 先进互连封装研究有三个微缩方向扩展每立方毫米上的功能并实现类似于单晶片的性能,具体微缩的方向有三种:一种是用于堆叠裸片的高密度垂直互连,它可以大幅度的提高带宽,同时也可实现高密度的裸片叠加;第二种是全局的横向互连,在未来随着小芯片使用会越来越普及,在小芯片集成当中应拥有更高的带宽。第三个是全方位互连,通过全方位互连可实现之前所无法达到的3D堆叠带来的性能。 1、用于堆叠裸片的高密度垂直互连:理想状态下,一个多芯片封装的性能会尽可能接近单晶片IC,但物理和成本限制驱动着对互连和协议的选择。 而高密度垂直互连主要是靠每平方毫米有多少个桥凸来进行界定,不同小芯片上面还堆叠一些其他功能的芯片。之前Ravi Mahajan提到,芯片之间的互连间距是50 μm,基本上每平方毫米有400个导线接头。 随着摩尔定律的继续推进,芯片的尺寸可能会变得越来越小,这样为了保证足够的带宽,必须要在导线上下功夫。所以整个小芯片尺寸变得越来越小,可以看到未来在微缩上应该如何去做。其实随着间距变得越来越短,传统基于焊料的技术已经快要到极限了,这就是我们为什么要使用全新的技术,其中一个就是混合键合。通过混合键合的方法,在间距上可以做到10 μm,除此之外在桥凸和互连密度上都可以做到更好。 图16:高密度垂直互连 高密度垂直互连带来的优势是多种多样的: 在无源方面,中介层与裸片间互连的间距变小,使得信号传导过程当中整个距离会变得越来越短,从而使得信号传导速度更快、时间更短、串扰更少。最终有望实现更简单的电路和更低功耗的并排互连。 图17:高密度垂直互联——无源 在有源方面,信号完整性会得到大幅度提高,除此之外再结合其他属性,整体性能也获得极大的提升。而从最终结果来看,有望把总体电容降低5倍(与功率和时延成比例)。 图18:高密度垂直互连——有源 上文所讲的技术也就是非焊料的焊接技术,称之为混合键合。从两个晶圆来看,先会对顶部晶圆进行抛光,经过单切和清洁,再对底部晶圆抛光等离子活化。这套工艺可以帮助实现并排互连的桥凸。底部晶圆通过一套热退火的工艺流程对其进行基础填充,经过裸片间填充和后处理就可实现更好的桥凸之间互连,最后将整个裸片集成到晶圆。而英特尔方面,Adel Elsherbini表示,除了专门独有的设计规则之外也会进行材料方面的开发,通过两套专有的解决方案,就可以更好的完成整套工艺和流程。 图19:混合键合 2、实现大面积拼接的全横向互连(ZMV):Adel Elsherbini介绍表示,未来随着小芯片尺寸越来越小,希望在整个封装层面都可实现小芯片互连,当然也要兼顾成本。 作为横向互连,其中很重要的便是需要考虑直线间距,随着直线间距越来越短,在同样面积下就可安装更多硅片,同时信号之间的传导距离也会越来越短。现在英特尔基本上会使用硅后端布线来实现上述内容。 图中是具体的显微结构,右下角的是导线,左边是通孔,使用英特尔仿真技术,可以实现孔宽和导线宽度的一致性。 图20:全横向互连(ZMV) 3、带来高性能的全方位互连(ODI):在常规的叠加方式下,下面的基础裸片必须是较大的,它要大于上面叠加的所有小芯片的总和。 而通过ODI技术可以改变这一点,两者之间可以进行更好的协调,并且可以上下做到面积统一。 它可以给带来三大优势: 第一,上方的裸片和下方的基础裸片之间的带宽速度依然还是非常快; 第二,上面的小芯片也可直接获得封装的供电,并不需要中间的通孔,它可以带来供电上的优势; 第三,通过全方位互连(ODI)技术,基础裸片不用像过去那样,要比上方搭载小芯片的面积总和更大。 图21:横向互连解决方案 英特尔的全新全方位互连技术(ODI)为封装中小芯片之间的全方位互连通信提供了更大的灵活性。顶部芯片可以像EMIB技术下一样与其他小芯片进行水平通信,同时还可以像Foveros技术下一样,通过硅通孔(TSV)与下面的底部裸片进行垂直通信。另外,这种方法减少了基底晶片中所需的硅通孔数量,为有源晶体管释放了更多的面积,并优化了裸片的尺寸。 图22:Adel Elsherbini为现场记者演讲封装互连技术中   3D封装技术提及最多的问题:散热、良率   提及3D封装技术,考虑最多的问题就是散热和良率的问题。Ravi Mahajan表示,冷却的确是需要考虑的一个重要问题,也是使用3D封装技术重要的考虑方向,英特尔的确有这样的技术存在,可以更好的减少在底部裸片上的热区和热点,也可以通过自己的单片分割技术更好地解决这点。通过第二个方面也是可采取的一套解决方案,可进一步减少从底部裸片到上部裸片的热传导,更好的改善热属性,通过这样的方法就可以帮助解决冷却的问题。 关于良率上,Babak Sabi表示,有关Foveros即其3D封装技术,的确在未来由于装配及整个封装测试步骤的进一步复杂度增加,可能会导致整个良率的损失,但英特尔始终致力于在复杂的环境下保持高良率的准则下,最后保证的良率要跟MCP是一致的。   封装行业标准化建立未来可期   目前还未存在小芯片互连的标准,对此Babak Sabi表示,在业界的确是要有一个整体的小芯片互连的标准,这也是为什么英特尔在2016年推出了AIB高级互连总线技术的一个重要原因,同时还有MDIO。MDIO目前为止还没有正式公布,但是整体来讲的确所有标准是都必须要进一步进行统一,并且建立起来,只有在一个统一的标准和小芯片互连的环境之下才能保持更高的带宽,同时帮助我们进一步满足功耗上面的相关诉求。 另外,对于封装行业标准化上,Ravi Mahajan表示,有关整个行业标准化的建立,现在已有大概有两到三个机构组织已经开始进行初期的接触还有交流了,但是还是在早期阶段。Babak Sabi表示,在标准化方面的英特尔一直以来持非常支持的态度的,在未来不管我们是从哪一家厂商去购买芯片,然后再进行组装或者是装配,都会有标准化的接口,还有标准化的技术标准。不论是是在桥凸本身,在IO,甚至像面板尺寸本身都可以做到标准化,就像是现在在整个硅片领域所做的是一样的,如果真的能够建立起行业通用的标准,在未来经济成本也会进一步获得下降。 图23:Adel Elsherbini(左),Babak Sabi(中),Ravi Mahajan(右)解答现场记者问题

    时间:2019-09-05 关键词: 技术专访 co-emib Intel mdio odi 封装

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