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纳米级芯片供电网络设计：0.5mΩ目标阻抗的PDN协同仿真流程
在7nm及以下制程的纳米级芯片中，供电网络（PDN）的阻抗控制已成为制约芯片性能的核心瓶颈。某5nm SoC在3.3V供电下，因PDN阻抗超标导致核心电压波动超过±5%，触发芯片降频保护机制。本文提出基于0.5mΩ目标阻抗的PDN协同仿真流程，结合埋入式电源轨（BPR）、纳米硅通孔（nTSV）及片上电容（MIMCAP）技术，实现PDN阻抗降低80%以上的效果。
在7nm及以下制程的纳米级芯片中，供电网络（PDN）的阻抗控制已成为制约芯片性能的核心瓶颈。某5nm SoC在3.3V供电下，因PDN阻抗超标导致核心电压波动超过±5%，触发芯片降频保护机制。本文提出基于0.5mΩ目标阻抗的PDN协同仿真流程，结合埋入式电源轨（BPR）、纳米硅通孔（nTSV）及片上电容（MIMCAP）技术，实现PDN阻抗降低80%以上的效果。
