当前位置：首页 > 系统级芯片

  • 千兆位无源光网络系统级芯片（Lantiq）

    领特公司(Lantiq)日前宣布：推出世界首款带有内置光控电路的千兆位无源光网络(GPON)系统级芯片(SoC)，该芯片应用于光网络单元(ONU)或光网络终端(ONT)。在该系列新型FALC™ ON器件上集成的特性使GPON ONU/ONT制造商们能够将光学元件的物料成本(BOM)降低达40%，同时还可降低系统功耗、提升光网络的整体鲁棒性以及缩小ONU/ONT网络设备的尺寸。 基于Lantiq GPON SoC的ONU/ONT设备的功耗比欧盟社会责任守则(European Code of Conduct) 2011年目标所要求的还低65%，同时也低于当前拟议的2013年效率要求。凭借一个仅仅为17x17mm的芯片封装，该器件能够实现非常小尺寸的产品解决方案。例如，一个基于FALC ON的、带有一个1000Base-T LAN接口的完整SFU 参考设计，比一张名片(50 x 80 mm)的尺寸还要小。 “在一块GPON系统芯片上首次集成各种光控功能是一个突破，它使系统供应商们能够提供最紧凑和低功耗的ONU/ONT设计。”Lantiq资深副总裁兼接入网络事业部总经理Hubert Christl说：“我们的首款GPON单芯片SoC解决方案扩展了我们的宽带接入产品组合，从而加强了Lantiq作为一家下一代网络战略供应商的地位。通过结合Lantiq在光纤、高速网络和网络处理方面的特有研发优势，FALC ON解决方案为ONU/ONT设备供应商和网络运营商提供了富有竞争力和降低成本的优势。” 调研公司Infonetics公司(Q2 2010)的市场研究人员预计：与2009年的290万用户相比，到2014年时将有超过4600万的GPON FTTH用户，而GPON ONT设备市场有望在2014年达到25亿美元。 关于Lantiq的FALC™ ON FTTx 产品系列 FALC ON产品系列包括适应于多种ONU/ONT应用的SoC器件。FALC ON-D (PEF98010)定位于各种纯数据GPON单一家庭单元(Single Family Unit，SFU)设备；FALC ON-V (PEF98020)定位于各种GPON语音和数据SFU；而FALC ON-M (PEF98030)非常适用于各种多住户单元(Multi Dwelling Unit，MDU)和蜂窝回传单元(Cellular Backhaul Unit，CBU)应用。 Lantiq新型GPON芯片组系列的所有三名成员都带有内置突发模式激光驱动器和APD/PIN-接收器-控制电路，从而确保可直接连接到低成本的BiDi光学子板(BiDi Optical Sub Assembly，BOSA)。这种在全行业内独一无二的方法使得系统集成商们无需昂贵且占板面积更大的光学收发器模块，就能够提供GPON ONU/ONT解决方案。 该光控电路集成ITU-T G.984标准的GPON MAC和片上CPU，能够自动校准和补偿光学元件的各种差异。这样就可实现一种高效的制造工艺、长期稳定性，提升光网络鲁棒性和整体光学系统性能，就像ITU-T G.984.2标准中所定义的那样。 该FALC ON产品系列能为数据传输提供高达4个GE接口， 内置的10/100/1000 BASE-T以太网物理层(PHY)提供到标准磁性元件的直接接口，实现高达2个1000 BASE-T或4个10/100 BASE-T连接。片上语音处理连同外部用户线路接口电路(SLIC)器件可支持高达4个FXS端口。一个功能强大的嵌入式线速网络处理器和基于硬件的流量管理功能可灵活支持所有宽带论坛(Broadband Forum)的 TR-156和ITU-T OMCI G.984.4/G.988规范要求，而支持这些要求是不影响CPU应用处理能力的。 FALC ON灵活的软件架构，可实现在任何客户环境中的顺利集成。该产品系列的三款产品都采用304引脚PG-LFBGA封装。 FALC ON产品系列将于2010年11月份开始提供样片。  

    时间：2010-10-19 关键词： lantiq 系统级芯片 无源光网络

  • Cadence Modus测试解决方案可将系统级芯片测试时间缩短三倍

    Cadence Design System, Inc.(现已正式更名为楷登电子，NASDAQ：CDNS)今日宣布推出全新Modus™测试解决方案。该方案助设计工程师将产品测试时间缩短最高三倍，从而降低生产测试成本，进一步提高硅产品利润率。新一代测试解决方案采用物理感知2D弹性压缩架构，在不影响设计尺寸及布线的前提下使压缩比高达400余倍。目前，此项技术专利正在申请中。 针对测试设计过程中的挑战，Cadence® Modus测试解决方案采用以下创新功能： · 2D压缩：扫描压缩逻辑可在晶片平面布局上构成二维物理感知网格，从而提高压缩比并缩短线长。在压缩比为100倍的情况下，2D压缩线长最高可比业内现行扫描压缩架构缩短2.6倍。 · 弹性压缩：在自动测试模式生成(ATPG)期间，通过嵌入在解压逻辑中的寄存器，按序控制多个扫描周期的关注数据位，确保压缩比提高至400倍以上时，仍可保持满意的故障覆盖率。 · 嵌入式存储器总线支撑：插入共享测试访问总线，同一IP核中的多个嵌入式存储器可全速执行可编程存储器内建自测试(PMBIST)。该功能还包括针对鳍式场效应晶体静态随机存储器(FinFET SRAM)和汽车安全应用的全新可编程软件测试算法。 · 强大的通用脚本和集成调试环境：可测性设计(DFT)逻辑插入及ATPG功能采用全新、且标准统一的TCL脚本语言和调试环境，兼容Cadence Genus™ 综合解决方案、Innovus™ 设计实现系统及Tempus™ 时序签核解决方案。 “Cadence新一代Modus测试解决方案采用全新的创新功能，可以从根本上改变设计和测试工程师解决测试问题的方式。目前，我们正在为这项技术申请专利。”Cadence数字和签核事业部高级副总裁兼总经理AnirudhDevgan博士表示：“Modus测试解决方案通过搭建物理感知的2D网格架构，并按序压缩测试模式(pattern)，较传统方法显著缩短了测试时间，为Cadence客户带来又一重要的盈利优势。” 客户好评 “Modus 测试解决方案在不影响设计布线或故障范围覆盖率的前提下，将我们一位客户网络芯片的测试时间缩短 3.6 倍。毫无疑问，这一技术极大降低了生产测试成本。全新 Modus 测试解决方案、Innovus 设计实现系统、Tempus 时序签核解决方案、及 Voltus™ IC 电源完整性解决方案为我们位于全球各地的设计中心及专用集成电路(ASIC)客户提供了顶尖的 14 纳米端对端设计流程。 -Sue Bentlag，GLOBALFOUNDRIES ASIC设计与方法研究总监 “对于高容量且对价格及其敏感的市场(比如嵌入式处理)来说，将测试成本最小化尤为关键。在不影响设计收敛的前提下，Modus测试解决方案将我们尺寸最大，设计最复杂的嵌入式处理器芯片的数字测试时间缩短了1.7倍。” -Roger Peters，德州仪器MCU硅产品开发部门 “使用Modus测试解决方案，我们将压缩逻辑相关的线长显著的缩短了2.6倍，并减少了两倍的扫描时间。压缩逻辑线长的大幅缩短，使我们能够在更小的工艺节点和设计规模尺寸中，解决设计收敛的关键挑战。” - Alan Nakamoto，Microsemi Corp 工程服务部副总裁 “测试时间对半导体产品的成本及产能影响巨大，因此缩短测试时间至关重要。在不影响故障范围覆盖率或芯片尺寸的前提下，Modus测试解决方案将我们的测试时间缩短了2倍。” -Chris Malkin，Sequans基带集成电路经理

    时间：2016-02-22 关键词： cadence 系统级芯片

  • Synopsys的PrimeTime加速了复杂系统级芯片(SoC)和物联网设计的时序和功耗收敛

    新思科技(Synopsys, Inc.，纳斯达克股票代码：SNPS)日前宣布：2015.12版PrimeTime®静态时序分析工具提供了重大增强功能，可应对FinFET设计中的时序与功耗收敛挑战。新PrimeTime技术不但大幅缩短了周转时间(TAT)，降低了功耗，同时也能够更加智能地利用计算资源。该款软件致力于确保芯片设计人员满足先进工艺节点下苛刻的签核进度要求。 亮点： · 2倍的速度提升， 16核的可扩展性以及减少了对代价高昂的基于路径分析(PBA)报告的需要，大幅缩短了周转时间(TAT) · 在超过25个流片中得以证明，HyperScale技术节约了计划时间和计算资源 · 先进工程变更指令(Engineering Change Order，ECO)技术使功耗降低幅度高达40% Synopsys设计分析与签核工具高级营销主管Robert Hoogenstryd表示：“由于预测到设计人员未来会面对时序收敛挑战，Synopsys不断提供更加智能、更加有效的技术。2015.12版PrimeTime使我们的客户继续领先于潮流，大幅缩减了周转时间，同时无需客户对现有硬件进行升级。” 系统级芯片(SoC)设计人员面临加快时序收敛的压力，包括缩短运行时间和寻找必要的高端计算资源。为了实现更加智能和快捷的时序收敛，最新版本的PrimTime三管齐下：首先，它将整体运行速度加快了2倍并将报告功能速度提高到原来的10倍，从而提高了性能;其次，PrimTime提供了更强的可扩展性，扩展为16核时吞吐速度为单核的10-15倍;最后，通过参数化片上变异(POCV)技术，提高了基于图的分析(GBA)与基于路径分析(PBA)的相关性，意味着设计人员可以更少地运行用以消除假性违规但占用大量运行时间的PBA分析。 Cavium的NCD IC工程部副总裁Bruce Fishbein表示：“作为一家世界级计算解决方案供应商，我们的设计团队必须确保我们高度集成的半导体产品在各种场景下均实现时序收敛。Synopsys的PrimeTime性能不断完善，可以帮助我们满足苛刻的签核进度要求。” 2015.12版PrimeTime利用HyperScale层次化方法，减少了对昂贵计算资产的需求。相比扁平化分析，HyperScale在周转时间和内存占用方面有 5 到 10 倍的提升，支持使用更易获得、成本更低的计算服务器。20多个流片已经成功采用了这项技术。 Mellanox芯片设计副总裁Erez Shaizaf表示：“Mellanox处理解决方案不但提供了优异的灵活性和高性能，而且还拥有出众的集成效果和功耗效率。我们的工程师通过及时交付越来越先进和复杂的设计，推动着这项创新的发展。我们能够通过现有服务器集群资源实现签核目标和分析运行，但是需要运行时间与内存的有效组合。PrimeTime的HyperScale静态时序分析和ECO(工程变更指令)技术在两方面都不负众望。” 对于移动和物联网(IoT)应用而言，少量的额外功耗削减即可带来消费者市场上的显著优势。新PrimeTime ECO增强功能使设计人员能够挖掘出额外5% 的功耗削减，从而使总功耗削减高达40%。其他特点还包括对复杂布局规则的支持，这对10-纳米(nm) FinFET至关重要，它可以与Synopsys旗舰版IC Compiler™ II物理实现工具共同工作。现有70余家公司在其各种应用中采用了PrimeTime ECO技术。 在2016年3月30至31日的SNUG®硅谷会议上，Synopsys将概述其下一代智能签核技术愿景，大量客户将分享各自使用PrimeTime的成功经验。

    时间：2016-03-31 关键词： 功耗 时序 系统级芯片 finfet设计

  • 针对多功能打印机的系统级芯片控制器（科胜讯）

    科胜讯系统公司推出为具有传真、扫描、彩色和单色复印功能的中低端喷墨和激光多功能打印机（multifunction printer – MFP）成本优化的新型系统级芯片（SoC）控制器，扩展了其影像产品组合。CX92125 支持彩色 LCD 和以太网及无线网络等连接选择。新的 SoC 与公司最近发布的高性能 CX92235 MFP 控制器共享同一架构，而且可与科胜讯业界领先的传真调制解调器技术捆绑，创造出具有高度竞争力的四合一解决方案。科胜讯系统公司影像和 PC 媒体业务市场副总裁 René Hartner 表示：“我们充分利用先进的影像和传真技术，为高性价比打印机和 MFP 推出了经济有效的解决方案，而不影响消费者期待的高质量影像处理能力。此外，新的解决方案采用同一产品系列平台，结合了完整的软件开发套件，可降低工程开发成本，并帮助我们的客户将打印解决方案迅速推向市场。”CX92125 具有若干先进功能，包括支持三个分段式接触影像传感器和一个先进的影像处理器，可在不降低系统性能的前提下优化处理影像。该 SoC 基于高性能 ARM 核，并内置了额外的影像硬件块，快速实现页面描述语言（page description language – PDL）的光栅图像处理，提高复杂文本和图形的激光打印速度。科胜讯全面的影像产品组合包括针对喷墨、激光和照片打印机的高度集成的 MFP SoC。该公司还提供传真 SoC 和数据泵解决方案，以及用于数码相框的高性能系统解决方案。封装和供货CX92125 采用 289 引脚球栅阵列（ball grid array – BGA）封装。SoC 样品已开始供应，预计于 2009 年第二季度投入量产。该公司还提供全面的硬件和软件开发套件，有利于制造商降低成本并加快上市时间。

    时间：2009-02-12 关键词： 控制器 多功能 打印机 系统级芯片

  • 全新STDP8028系统级芯片（ST）

    全新STDP8028系统级芯片（ST）

    意法半导体（ST）率先推出整合DisplayPort 1.1a和HDMI 1.3接收器的单片解决方案。新产品支持全高清信号源，如蓝光播放器，同时还提供完整的模拟音视频接口。意法半导体全新STDP8028系统级（SoC）芯片能够简化高端全高清多媒体显示器的设计，独家集成视频输入接口、先进视频质量强化技术和多重用途功能，如画中画（PIP）和双画面（PBP）。全球知名的原始设备制造商（OEM）正将意法半导体的新系统级芯片用于设计多功能显示器和公共显示屏。很多瞄准多媒体显示器市场的芯片只能提供有限的画质强化功能和接口选择，而 STDP8028提供最高的功能性和完整的视频质量强化技术。此外，以片内集成的接口种类最多为亮点，STDP8028适用于公共大显示屏以及高品质家庭音视频设备。STDP8028是一款通过DisplayPort 1.1a认证的产品。DisplayPort是VESA（视频电子标准协会）开发的显示器数字接口开放标准，传送高带宽音视频信号所需的信号线数量少于普通多媒体显示器接口。 STDP8028集成的功能包括：多标准全球通用3D视频解码器，可处理CVBS、S-Video和分量输入端子馈入的标清和高清输入信号；先进的Faroudja DCDi Cinema®技术，提供高性能的图像处理技术和高品质的视频体验；以及多标准数字音频解码器。此外，STDP8028的游戏模式支持确保延时少于1祯，使游戏画面变得更加清晰逼真。 以广泛的多媒体兼容性的价值最大化为诉求，通过支持Faroudja RealColor®技术和扩展的色域映射，新的系统级芯片确保各种视频信号源都能产生出色的画质。Faroudja RealColor支持自适应对比控制II（ACC II）和主动色彩管理3D（ACM-3D），使画质变得非常出色。这个级别的画质强化技术过去只有在Faroudja家庭影院系统才能看到，如今已经成为一个单芯片的解决方案。Faroudja DCDi Cinema®支持高达1080p的先进格式转换，采用基于像素的MADi（运动自适应去交错）技术。实现这个MADi性能的效果是，不运动的图像区域将完全静止（无闪烁） ，而运动中的物体画面边缘非常平滑。STDP8028现已投入量产，采用409焊球的HSBGA封装。

    时间：2009-11-03 关键词： 系统级芯片 stdp 8028

  • 最小巧的汽车成像系统级芯片（OmniVision）

    今天发布的最新 AutoVision 成像解决方案可满足汽车业对辅助驾驶系统应用（如倒车摄像头和后视镜死角监视系统）更高成像效果的要求。1/4 英寸的超小巧 OV7960 和 OV7962 型号可提供优异的低光性能 (<0.01/lux)，并采用全球最小的 AutoVision CSP (aCSPTM) 封装，其体积比同类 CMOS 装置减少近 50%。OmniVision 汽车解决方案的高级产品经理Inayat Khajasha说：“我们最新的 AutoVision 装置具有产品设计师所需的卓越低光性能和超小巧机身，从而可为下一代辅助驾驶系统应用提供逼真鲜明的高清晰度图像。该设备具备业内最佳的 12V/勒秒响应度，我们相信凭借这一性能我们完全可以满足新汽车制造商的要求，特别是在车载视频越来越受欢迎的情况下。” 车载视频渐成主流随着汽车制造商逐渐将视频摄像头安装在更多主流汽车上，可以预计，对车载视频摄像头的需求也定会增加。第三方市场调查公司 Techno Systems Research (TSR) 在一份报告中预计，集成了摄像头的新汽车所占百分比将从 2008 年的约 20% 增长至 2012 年的近 70%。CMOS 传感器的单位销售量将占据市场主导地位，而 CCD 的单位销售量将持续下滑。TSR 高级分析师 Tetsuo Omori 说：“在当前经济环境下，汽车制造商一方面在寻求大幅降低成本，另一方面也在不断增加新功能并提高图像质量和可靠性。OmniVision 的新款 AutoVision 解决方案的推出适逢其时，势必会在快速增长和发展的市场中进一步巩固他们的领导地位。”业内最先进的成像功能OV7960/OV7962 不仅具备CMOS 本身所具有的优势，如集成度较高和成本较低，而且其性能也大大超出了同类 CCD 解决方案。高性能的 OV7960 基于最先进的前面照度 OmniPixel3-HS™ 架构，可提供单芯片模拟输出传感器的全部功能。OV7960 采用优化的隔行扫描 NTSC/PAL 信号格式，可直接与输入阻抗为 75 Ohm 的车载 LCD 屏幕或装置相连，而 OV7962 则针对数字逐行扫描和模拟应用进行了优化。两种型号都可在 -400 C 至 105ºC 的宽温度范围内使用，符合 AEC-Q100 第 2 级标准。 两款装置均具备超高像素，用户可通过在垂直和水平方向上移动图像有效区域的方式调整摄像头设置。此功能在微调取景窗以便修正机械位移时非常有用。 独有的失真校正方法电子失真校正存在延迟、损失图像分辨率、需要额外的处理和产生更高热量等重大缺点。为此，OmniVision 与镜头合作伙伴紧密合作，共同开发出独有的失真校正镜头解决方案，从而优化系统性能、改进整体图像质量、尽可能的降低系统成本并加快产品上市速度。 封装及供应OV7960 和 OV7692 装置具备全球最小巧的 6.67 mm x 7.12 mm x 0.71 mm 封装，以统一的 62 针 AutoVision CSP 无铅包装提供。样品目前即可提供，预计可于 2009 年度的第三季度实现批量生产。

    时间：2009-04-24 关键词： 汽车 omnivision 成像 系统级芯片

  • ST与Mobileye合作开发第三代视觉驾驶辅助系统级芯片

    21ic讯 横跨多重电子应用领域、全球领先的半导体供应商及全球知名的车用IC设计制造商意法半导体（STMicroelectronics，简称ST）与全球领先的视觉驾驶辅助系统提供商Mobileye宣布，两家公司正在合作研发下一代汽车视觉驾驶辅助系统处理器SoC。 EyeQ3和EyeQ3-Lite将是此项合作的第三代产品的首款处理器。意法半导体与Mobileye自2005年起共同开发视觉驾驶辅助系统级芯片，目前已有多家汽车厂商采用第一代处理器EyeQ1，EyeQ1有助于大幅降低交通事故率，拥有车道偏离辅助报警系统（LDW）、主动转向车灯控制（AHC）、交通标志识别（TSR）、利用雷达摄像头实现的防碰撞功能以及正面碰撞报警系统（FCW）等市场领先的功能。 在认知到行人是公共交通中最脆弱的一方后，意法半导体与Mobileye联手推出了第二代屡获殊荣的单片处理器EyeQ2   。以EyeQ1为基础，EyeQ2将运算性能提高至6倍，使视频处理器能够将主动安全概念提升至一个全新的境界。根据美国国家高速公路交通安全局（NHTSA）的研究报告 显示，美国2009年机动车与行人或自行车碰撞事故造成4,000人死亡，60,000人受伤。与上一代产品相比，除了集成更多的Mobileye雷达视频功能外，EyeQ2还具有“行人检测”功能，为汽车厂商提供在城市道路尤为适用的全自动紧急制动功能选择。新款沃尔沃S60系列轿车已搭载EyeQ2；在未来几个月内，预计将有多家汽车厂商推出搭载EyeQ2驾驶辅助系统的新车。 通过EyeQ3合作研发项目，两家公司期望在前一代产品基础上研发性能更加强大的处理器架构，以满足新一代先进汽车主动安全产品的需求。新一代处理器的处理性能在第二代基础上再次提高至6倍，能够进一步提高检测分辨率，更好地识别公路上的物体，并能够驱动更多的安全功能。目前EyeQ3系统级芯片已在设计阶段，预计将于2013年内进行AEC-Q100应力测试。Mobileye和意法半导体的EyeQ3已从全球多家原始设备制造商赢得多项设计，被被用于全功能先进汽车视觉驾驶辅助系统。新产品预计于2014年正式投入生产。 以色列耶路撒冷希伯莱大学教授兼Mobileye的共同创办人和董事长Amnon Shashua表示：“若想让驾驶辅助系统特别是基于摄像头的驾驶辅助系统保持快速增长，市场需要性能更强大而价格更实惠的计算机平台，以处理消费者对从报警到降低碰撞危险再到完全制动的安全功能日益增长的需求。零事故与自主驾驶是目前汽车安全系统市场的发展趋势，而EyeQ3将是推动这一市场发展的重要引擎。” 意法半导体产品部副总裁兼汽车电子产品部总经理Marco Monti表示：“即便在恶劣的驾驶环境中，EyeQ3仍能表现出优异的检测性能，让汽车能够实时通知危险状况，并降低碰撞事故的发生，向零交通事故的目标迈进一步。意法半导体汽车电子系统设计和制造能力，结合Mobileye在视觉驾驶辅助系统上的技术实力，我们能够为汽车市场提供一个最佳、具创新性、通过汽车市场检测且具有成本竞争力的汽车安全解决方案。” 在大幅提升处理性能后，EyeQ3能够同时运行基于前摄像头和车身周围摄像头的多种功能，包括： •    车道偏离辅助报警系统与车道保持辅助系统； •    更大范围的交通标志辨识 ； •    增强型大灯管理； •    车辆正面碰撞报警检测； •    前方车距监测和报警； •    雷达视频融合功能； •    全球首款全速仅视频自适应巡航控制系统 ； •    仅视频碰撞减缓系统 – 通过低速制动； •    行人检测 – 前进方向检测，且首次整合倒车摄像头 – 汽车前后摄像头融合应用； •    一般物体检测 EyeQ3将可从环景显示系统接收多路摄像头输出信号，并将整合在汽车周围建立安全的保护罩所需的全部功能。EyeQ3处理器将整合四个多线程MIPS32内核和四个 Mobileye的创新新一代矢量微码处理器（VMP）内核，在一个专门为视频处理架构设计的架构内，这些处理器内核完美地平衡了任务控制和数据处理两大功能。 除EyeQ3外，意法半导体与Mobileye还计划同时推出EyeQ3-Lite处理器。EyeQ3-Lite将沿用EyeQ3的内核架构，让设计人员能够精简功能。 在制造EyeQ3系列处理器过程中，Mobileye和意法半导体将确保汽车厂商能够提供一个软件完全兼容且架构可扩展的硬件解决方案，从而降低产品验证成本，为终端客户提供价格实惠且功能完整的产品。  

    时间：2011-11-07 关键词： 辅助 系统级芯片 mobileye 驾驶

  • 科胜讯 发布文件成像系统级芯片解决方案

        日前，科胜讯系统公司发布应用于传真机的新一代文件成像系统级芯片 （SoC），该器件具有完整的成像和通信功能。CX95410 基于科胜讯的可配置系统解决方案（CSS）架构，有助于制造商将单个器件应用于多个产品开发平台，提供设计的灵活性和经济性。新的 SoC 以及与之配套的开发系统，为制造商提供了开发一台完整的传真机所必需的核心硬件和软件。     CX95410 是基于科胜讯 CSS 架构的 SoC，这个单片解决方案集成了成像、通信和外设控制等多种功能，主要针对对成本敏感的消费传真机应用。它还采用了科胜讯的 SoftFax 和创新的 SmartDAA® 技术，无需使用线路变压器、继电器及主要用于实现离散数据存取装置（DAA）的光绝缘体等昂贵器件。这些特性使制造商可以显著降低原材料成本，简化产品的设计过程。     CX95410 由 1 个180 MHz  32 位 RISC 处理器、1 个基于 DSP 的 120 MHz 图像处理器，以及 3 个 288 MHz 灵活 I/O 处理器构成，可以广泛地连接各种外设，包括扫描仪、打印机和液晶显示器等。这个 SoC 还集成了用于图像和温度传感器的完整的模数转换器。可选功能支持数字电话应答机和全双工扩音器的基于软件的语音压缩/解压缩。     CX95410 已批量生产，采用 176 引脚 LQFP 封装。价格根据采购数量和功能设置每个从 5.00 美元到 10.00 美元不等。为了缩短用户产品上市时间，同时还提供完整的评估系统和支持固件。

    时间：2007-04-05 关键词： 发布 方案 成像 系统级芯片

  • 高度集成的系统级芯片控制器CX92135 （科胜讯）

    高度集成的系统级芯片控制器CX92135 （科胜讯）

    科胜讯系统公司推出高度集成的新型系统级芯片（SoC）控制器，用于消费 4 合 1彩色喷墨打印机和具有打印、复印、扫描和传真功能的单色激光多功能打印机（monochrome laser multifunction printers，MFP）。CX92135 集成了公司市场领先的 V.34 软件传真调制解调器，无需外部调制解调器芯片，并降低了物料成本（bill-of-material, BOM）。集成的扫描仪模拟前端进一步降低了物料元件数量和系统成本。其他功能包括科胜讯专有的图像流水线架构，可显著改善 MFP 系统性能并实现业界领先的图像质量。这也确保了该产品与科胜讯上一代的 MFP 解决方案固件兼容。CX92135 目前已经批量生产。   科胜讯系统公司产品营销高级副总裁Phil Pompa 表示：“我们致力于在我们的解决方案中实现更高水平的集成和更多的功能，为客户提供附加价值。我们的这款新产品通过以更低的价格为客户提供成熟的传真调制解调器技术，反映了我们对客户的一贯承诺。我们将一如既往地利用我们在成像和传真技术方面的专长，加强我们具有竞争力、高性能打印解决方案的 MFP 产品组合。” 科胜讯目前已经向全球的客户提供了超过 3 亿个传真调制解调器，超过了其他任何公司向客户提供的产品数量。 CX92135 基于具有集成内存管理单元（memory management unit，MMU）的高性能 ARM 32 位内核，可提供高速成像应用要求的处理能力。新的 SoC 支持 Wi-Fi®、Bluetooth® 和以太网连接，并内置集成的相机卡、1个 USB 2.0 设备端口和主机端口及同步串行外设总线。这些功能有利于用户从相机和闪存驱动器中轻松下载和打印照片或文件。CX92135 还具有集成的低电压差分信号（low voltage differential signal，LVDS）接口，支持最新一代的打印机引擎和LCD 显示器。 高度集成的 MFP SoC 包括集成的存储卡控制器、LCD 控制器并支持触摸屏功能。除了集成的 V.34 传真调制解调器，CX92135 还内置了科胜讯专有的SmartDAA 解决方案。该技术有利于制造商对集成调制解调器进行编程，用于几乎任何地区，避免了不同国家多种库存量的要求。 科胜讯全面的成像产品组合包括用于喷墨、激光和照片打印机的、高度集成的 MFP SoC。公司还为客户提供传真 SoC 和数据泵解决方案，以及用于“联网”相框和互动显示设备的高性能系统解决方案。 封装和定价 CX92135 的封装符合绿色/有害成分限制标准，采用低高度 14x14 mm 289 引脚细间距球栅阵列封装。该产品以一万片的批量购买时，价格为每片 10 美元。完整的硬件和软件开发套件也已供货。  

    时间：2010-11-01 关键词： 集成 cx 系统级芯片 92135

  • 矽玛特 新型系统级芯片解决方案

        矽玛特公司（SigmaTel）今天宣布推出应用于个人照片打印机市场的新型系统级芯片（SoC）解决方案。STDC8080 SoC 解决方案为喷墨和热升华照片打印机制造商提供了一套低材料成本（BOM）的完整控制器解决方案。STDC8080及其相关固件能够控制所有主流照片打印机的各项功能，并提供照片质量的打印。     矽玛特的数字影像解决方案系列（SoC、固件和软件）帮助消费类电子产品和打印机公司开发出创新的产品。利用专利半导体解决方案、固件和软件，以及矽码特的高度集成水平和支持力度，有助于客户开发出低成本和极高打印质量的产品。      矽玛特公司影像系统部门副总裁 Peter Morris 表示：“矽玛特完整的数字影像解决方案系列使我们能以尽可能低的成本快速推出高性能的产品。这将使我们的客户具备标准设定的批量设计能力。”      目前，数字彩色照片很容易就可以在家里通过照片打印机和多合一系统(AIO)打印出来。矽玛特在生产这类家用打印产品的半导体和软/固件解决方案方面积累了相当丰富的经验。STDC8080 是矽玛特第一个最新的只用于打印功能的产品的芯片解决方案，有别于其它针对多合一打印机市场的解决方案。STDC8080 既支持独立的照片打印（无需与 PC 连接），又可支持连接PC的打印。其打印接口非常灵活，既支持喷墨打印机，又支持基于热升华技术的打印机。      STDC8080的主要优势包括：     •高度集成可实现更低的材料成本（BOM）      •提供照片质量的打印     •可与市场上的多种喷墨和热升华打印头直接连接和打印      •支持先进照片打印功能，如 6色打印、存储卡、LCD 图形显示、IrDa、蓝牙、WiFi 和 TV 输出接口      •以软件开发套件形式提供的经生产认证的固件可加速产品上市时间       STDC8080 包括一个高性能可配置硬件图像处理器和一个先进 32位 RISC 处理器。其打印机接口可以与喷墨和基于热升华技术的打印机连接，甚至还支持热升华打印机的片上热程控制（THC）。它还包括集成的 LCD 图形控制器、存储卡控制器、用于可选 PC 连接的 USB 高速设备端口，以及多个 USB 主机高速端口。后者可支持连接数码 PictBridge 相机、WiFi 设备、蓝牙设备、USB 闪存驱动器等其他设备的接口。

    时间：2006-07-31 关键词： 方案 矽 系统级芯片

  • 关于可编程系统级芯片（SoPC）应用设计的工具要求

    对可编程系统级芯片(SoPC)的开发而言，仅仅依靠可编程器件(PLD)在规模和速度方面的进步，依靠使用方便的嵌入式处理器内核，以及依靠其他的IP内核本身是不够的。通过解决系统级的复杂问题，使PLD技术在产品面市时间方面带来好处，需要一种清晰的系统层次的构造方法。 过去， PLD的用户喜爱MAX+PLUS II的集成化特点(一个完全集成的设计实体，包括设计输入、综合、仿真、布局布线和时序分析)，今天，同样还是那些用户，却要求最佳的综合工具、最佳的仿真工具和最佳的时序分析工具。PLD布局布线工具必须以某种方式满足这些不断变化的要求，这种方式使得整个设计方法在方向上更加以专用集成电路(ASIC)为中心。如果这种新的PLD设计方法正确地构造出来，它将比ASIC技术更快地促进IP内核的应用，并且，支持只有可编程技术才能提供的灵活性和定制能力。 现在，在高密度器件中使用IP内核已经是非常普遍的做法。尽管用户使用总线接口功能(如 66 MHz的PCI总线)和DSP功能(如FIR滤波器)已经有几年的时间，IP内核的应用最近又出现了三个基本的变化。首先是现在的专用编程器具有强大的功能和灵活性。例如，新的FIR编译器包含了一个支持4比特到32比特系数精度的内置系数生成器，可以设计任何抽头数目的滤波器。该编译器还支持样点的等间隔舍入、内插以及串行和并行的算法结构选项，从而使用户可以按照自己的性能和布局面积要求优化滤波器，并且，可以容易地修改和重新评价滤波器以满足系统的要求。 在强化设计方法方面采取的第二个重要变化就是现在已有的对各种工业标准开发工具的接口。例如， 现在的FIR 编译器还能够产生MATLAB、Simulink、VHDL和Verilog HDL 格式的仿真模型，从而与上述各种强大的工具更紧密地连接起来。类似的支持Reed-Solomon纠错算法等DSP应用的应用编译器也正在开发过程中。 与IP内核的应用有关的第三个重大变化是专门为PLD优化的嵌入式处理器的出现。只有使用了高性能的处理器， SoPC设计能力的潜力才真正成为可能。在一个理想的开发环境中，设计者将只是简单地编写出体现系统规范的C代码，然后，足够智能化的开发工具将在嵌入式处理器中划分某些算法，并将其余的算法综合到可编程逻辑中去。然而，遗憾的是，现有的工具还没有达到如此高级的水平，而在PLD中集成嵌入式处理器会将增加设计的复杂性。新的开发方法必须解决建模、处理器集成和PLD的设计输入等问题，并且，能够智能化地开发各种总线接口来优化系统性能。 为了优化系统级的解决方案，开发工具必须就处理器内核如何与存储器、外设I/O模块相互作用提供精确和完整的模型。利用硬核处理器进行设计，通常需要一个描述特定的系统总线操作的处理器总线功能模块，一定的时序关系，以及设计内部处理器模块与其他模块的接口。使用软核处理器，则需要正确的行为模型来证实PLD内部的具体实现满足处理器子系统的时序规范。整个SoPC的设计过程必须支持对VHDL或者Verilog仿真、行为仿真以及VHDL和Verilog 测试工具。 保证嵌入式处理器在PLD中成功应用的关键是开发一种直观的方法，用来选择一个指定的处理器，选择所有适用的外设功能和外部存储器控制器，以及定义存储器映象图。开发工具SoPC Builder使用设计者熟悉的MegaWizard插件完成全部适用选项的选择。 外设和存储器映象选定后，处理器C代码的生成、实时操作系统(RTOS)的选择以及外设驱动程序的设计也非常关键。对PLD编程需要用一个集成了嵌入式处理器初始化代码和传统的PLD初始化文件的器件文件。将这些文件集成到一个连贯的过程中，才能实现成功的编程。 设计方法中采用的IP内核会不断变化，在很多其他的设计方式中，设计方法与现有的ASIC方法紧密结合，而用户正在要求将从前只与ASIC设计有关的工具应用到PLD设计中。去年，功能和时序仿真对大多数PLD用户还是足够的，但是现在用户却在期望使用行为仿真工具优化设计过程。为了满足这一需求，Altera在其所有开发工具的应用中包含了利用建模技术实现的行为仿真功能。这些开发工具还提供了测试功能以加速仿真的过程。 现在，基于仿真向量文件的功率估计工具也已问世。这些工具使用仿真向量文件来代表实际的器件操作，以此来模拟可编程器件(PLD)的功耗，精度比按照设计规模、时钟速率和节点切换速率来估计功耗的上一代设计工具高得多。用户还期望用基于最小时序的时序仿真来补充基于典型延迟的时序仿真，从而证实其设计将在所有的操作条件下正常工作。 通常，设计方法发生变化或者是因为新的工具提高了系统性能，或者是因为它们带来的生产效率的提高，缩短了设计周期。基于C代码的设计和行为综合工具能够缩短设计周期。 今天，对这些提高生产效率的工具的挑战在于：对于现有的HDL方法，从更高层次的抽象能否产生具有比较性的性能?在ASIC技术能够获得高得多性能的应用场合，PLD的用户通常想充分利用器件的性能。 只有当这些提高生产效率的工具以提供最优性能的方式解决这种抽象的性能折中时，它们才会有实用价值。当且仅当它们真正可行的时候， PLD的形式验证才是可行的。 目前，尽管PLD开发工具的性能已经大为提高，人们仍然在持续努力。智能逻辑布局和时序驱动布线技术的新发展正在预示着新的性能超越。不久以前， fMAX的性能指标就提高了40%到50% 。并且，新技术与传统综合工具的结合更紧密，如更精确的时序估计和闭环综合将进一步提高性能。 使用PLD主要优势之一是PLD提供了一个硬件平台，在这个平台上可以进行软件开发、建模、系统级仿真，并且，在设计过程早期就可以进行协同验证。在这一过程中，尽早获得在硅片中布局布线的结果是一个优势，只要它确实提高了系统级调试过程的效率。象SignalTap技术这样的第一代调试工具使用了嵌入式逻辑分析器，当以系统最高速度运行器件时，它使得整个设计的全部内部节点是可见的。人们期待着调试工具的进一步改进，以便将同样的直观性带回到最初的HDL源代码中去，并且通过快速的转换来观察新增的节点。 PLD开发工具必须进一步发展，从而与技术进步和EDA产业的发展相适应。器件的复杂度在不断地增加，设计方法也必须在不降低器件性能的情况下，通过缩短设计周期来提高生产效率。如果成功了，这种技术将使得基于PLD的产品进入传统的嵌入式处理器市场。

    时间：2012-09-20 关键词： sopc 应用设计 可编程 系统级芯片

  • 采用边界扫描法测试系统级芯片互连的信号完整性

    互连中的信号完整性损耗对于数千兆赫兹高度复杂的SoC来说是非常关键的问题，因此经常在设计和测试中采用一些特殊的方法来解决这样的问题。本文介绍如何利用片上机制拓展JTAG标准使其包含互连的信号完整性测试，从而利用JTAG边界扫描架构测试高速系统级芯片(SoC)的互连上发生的时延破坏。 互连中的信号完整性损耗对于数千兆赫兹高度复杂的SoC来说是非常关键的问题，因此经常在设计和测试中采用一些特殊的方法来 解决这样的问题。我们认为，完整性损耗(本文有时也称为完整性故障)是在电压失真(噪声)和时延破坏(偏移)超过能接受的门限时发生的。这样的门限取决于 制造所采用的工艺技术。这种故障情况的发生有着许多不可预料的原因，包括：1. 产生寄生值，例如晶体管尺寸、跨导、门限电压、寄生电阻/电感/电容值等等的工艺变化，以及传输线效应，例如串扰、过冲、反射，电磁干扰等，这些问题都很 难分析而且制造过程中会有变化的互连间耦合效应(如耦合电容和互感)。2. SoC中开关同时切换引起的地线反弹，通常会造成噪声余量的变化。 完整性故障模型 最被广泛使用的模型是最大入侵方(MA)故障模型，这是许多研究人员用来对长距离互连进行串扰分析和测试的一个简化模型。如 图1所示，该模型假设在V(受害方)线上传输的信号会受到在另外一条相邻的A(入侵方)线上的信号/变化的影响。这种耦合影响可以用一般的耦合元件Z来概 括。一般来说这种影响的后果是噪声(引起振铃和功能错误)和时延(引起性能降级)。 本文使用了相同的模型。然而我们需要强调的是，对何种模式会造成最大的完整性损耗仍有争论。显然传统的MA模型只考虑了电容 耦(couplingC)，所有的入侵方方同时作相同的跳变，而受害方或保持不变(针对最大的振铃)，或作出相反的跳变(针对最大的时延)。当互感起作 用时，一些研究人员利用其它方式(伪随机或恒定)产生测试模式来形成最大的完整性损耗。虽然我们仍使用MA模型，但测试方法并不取决于测试模式。在本文中 假设测试模式已被确定，读者可以看到它们是如何通过增强的JTAG架构高效地馈入互连的。 完整性损耗传感器(ILS)单元 由于千兆赫兹芯片中的完整性损耗已受到越来越多人的重视，一些研究人员开发出了系列片上传感器。许多这样的完整性损 耗传感器(ILS)的基础都是放大器电路，它能够检查出电压破坏和时延门限。采用D触发器的BIST(内置自检)结构被推荐用于运放传播时延偏差的检测。 在测试模式期间，待测试的运放或被放置于电压跟随器配置中以检测斜率偏差，或被置于比较器配置中以检测信号传播时延偏差。 采用IDDT和边界扫描方法是解决总线互连缺陷的一种测试技术示。在本例中一个内置传感器被集成进了系统中。该传感器是一个 片上电流镜像，可以将散乱的电荷转换成相关的测试时间。噪声检测器(ND)和偏移检测器(SD)单元都是基于改进的串耦PMOS差分传感放大器，因此价格 十分便宜。这些单元紧邻互连的端末，对实际信号和噪声进行取样。每当噪声或偏移高于可接受的限值时，这些单元就产生1到0的跳变，并存储于触发器中，以便 于进一步分析。 有人提供了一个价格较高但更精确的电路，可以皮秒级测试抖动和偏移，这种被称为EDTC的电路以免打扰方式取样信号，并通过低速串行信息发出测试信息。当成本不成问题时，精确信号监视概念就能被研究人员所接受，甚至会产生片上示波器的想法。 ILS单元 虽然任何ILS传感器都能用于完整性损耗检测，但为了简单、经济和实验的目的，我们还开发了自己的ILS单元。下面将简要介绍这种单元的电路和功能，但这种单元的详细功能不在本文讨论范围。 本例所用的ILS是如图2所示的时延破坏传感器。可接受的时延范围(ADR)被定义为触发时钟沿开始的一段时间，所有输出跳 变必须在这段时间内发生。测试时钟用于创建窗口，以确定可接受的偏移范围。如果输入信号a的跳变发生在b为逻辑’0’的时间内，那么信号a就在可接受的时 延范围内。任何在b为逻辑’1’的时间内发生的跳变均经过传输门传递给XNOR门，这是利用动态预充电逻辑实现的。根据合理的时延范围调整反向器1。在b 为1的时间内有信号跳变时输出c就为1，直到b变为0，开始下一个预充电循环周期。输出用来触发一个触发器。图3所示为输入信号a有2个信号跳变的单元 SPICE仿真，采用0.18μm技术实现。第1个信号跳变发生在0.2ns处，当时b为0，输出保持为0。第2个信号跳变发生在3.5ns处，此时b为 1，由于超出了可接受的时延周期，输出c保持为1直到b变为0。时延传感器还能检测到由串话引起的跳变错误。脉冲可以被反馈到触发器以存储时延发生事件， 供以后进一步阅读/分析。 增强的边界扫描单元 边界扫描是一种被广泛使用的测试技术，它要求在输入或输出引脚和内部内核逻辑之间配置边界扫描单元。边界扫描测试技术能够高 效地测试内核逻辑和互连。图4给出了传统带移位和更新节点的标准边界扫描单元(BSC)。Mode_1使单元处于测试模式。在扫描操作中数据通过移位寄存 器(Shift-DR状态)进行移位 。通过扫描输入端口(TDI)被扫描进边界扫描单元的测试模式在Update-DR状态(UpdateDR信号)下得到并行使用。连接于内部逻辑和输出引 脚之间的边界扫描单元可以并行捕获电路响应，并通过扫描输出端口(TDO)扫描输出。利用JTAG标准(IEEE 1149.1)可以测试互连的粘连、开路和短路等故障情况，这是通过“EXTEST”指令实现的，在该指令操作下TAP控制器利用BSC从互连中分离出内 核逻辑。但这种测试的目的并不是测试互连的信号完整性。为了测试互连的信号完整性，需要对标准架构作少许的改进。 监视BSC(OBSC) 建议在互连的接收侧放置一个新的使用ILS单元的BSC，如图5所示，这种新的BSC被称为监视BSC (OBSC)。ILS被加在接收侧单元，它们能够捕获互连末端上带噪声和时延的信号。如果它接收到具有完整性问题(如时延破坏)的信号，它会在输出端输出 一个脉冲，并将触发器置为“1”。OBSC有2种工作模式： 1) 完整性模式(SI=1)：选择信号F。在每个Shift-DR状态通过扫描链输出被捕获的完整性数据，并用于最终的评估。 2) 正常模式(SI=0)：在这种模式中ILS被隔离，每个OBSC被当作标准BSC使用。 在扫描输出过程中，我们需要捕获输出F信号并送至FF1。在本例中sel应置为0，因此SI和ShiftDR应分别为1和 0。当扫描输出过程开始后，D1被传送到Q1，并用作下一个单元的TDI。信号完整性信息被捕获进FF1后ILS触发器复位。在将F值送至Q1后，必须格 式化扫描链。在本例的Shift-DR状态期间，TDI输入必须连接至FF1。因此必须将sel置为1(SI=’1’,ShiftDR=’1’)从而隔离 出ILS路径。如图5所示，SI和ShiftDR需要进行或操作，以选择和发送信号F到D1，并生成扫描输出用的扫描链。 图6显示了sel与SI和ShiftDR间的从属关系。如图所示，在Capture-DR状态，信号F被选中，扫描链在 Shift-DR状态得到格式化，并根据被测试的线数扫描输出数据。表1给出了信号sel的真值表。只有一个控制信号(即SI)是由新指令生成的。执行信 号完整性信息的监视有三种方法：1)应用每个测试模式后读出；2)应用测试模式子集后读出；3)应用整个测试模式后一次性读出。具体选择哪种方法取决于可 接受的时间开销。第1种方法非常耗时，但它可以尽可能详细地显示每个互连的完整性信息。第3种方法速度非常快，但完整性信息比较少，因为只能得到哪个模式 或哪个模式子集引起完整性故障的信息，无法获知故障类型。方法2可以帮助用户在测试时间和准确性之间取得平衡。 测试架构 图7给出了针对小型SoC的整体测试架构，其中的JTAG输入(TDI、TCK、TMS、TRST和TDO)使用时没加任何 修改。但定义了一条新的指令，主要用于信号完整性测试中读取测试结果。从图7可以看到，只是每个互连的接收端单元改成了OBSC。对于双向互连，OBSC 单元用于Core j和Core1之间的双侧。其它单元都是标准BSC，在信号完整性测试模式期间出现在扫描链中。ILS的作用是独立的，不需要特殊的控制电路来控制这类单 元的时序。由F显示的完整性信息被扫描输出，用以确定有问题的互连。 1. EX-SITEST指令 针对新的测试架构，建议在IEEE 1149.1指令集中增加一条新的指令EX-SITEST。这条指令类似于EXTEST指令，但增加了控制信号SI。在Update-IR状态，这条指令 被解码并产生(SI_1)。此时输出单元用作标准BSC，而输入单元用作OBSC。信号F在Capture-DR状态时被捕获，并在Shift-DR状态 期间以每个时钟周期的速度向外移位输出。本例中TAP控制器状态不会改变，但在指令解码时需要一些变化。存在于内核之间的EX-SITEST指令的数据流如图8所示。 2. 测试过程 首先通过EX-SITEST指令装载TAP控制器IR，然后将所有的测试模式应用到互连上，同时ILS单元捕获互连末端的信 号，并检测所有可能的故障。在测试应用过程结束后，必须读取存储于ILS单元FF的结果。监视过程可以利用3种方法之一。比如使用方法3，应用所有测试模 式，然后一次性读出完整性信息。 3. 测试数据压缩 在传统的边界扫描架构(BSA)中，测试模式是一个一个扫描进来并应用到互连上。举例来说，采用最大入侵方(MA)故障模型 的n位互连中，12个测试模式被应用到每个受害线，在将测试模式应用到受害线上时要求12n 时钟。在n个互连间翻转受害线，总的时钟数量(测试应用次数)是12n2。当然，MA是一个简化模型。如果采用更复杂的模型或SoC中具有大量互连时，测 试模式数量会激增，此时压缩就显得很有必要了。本文介绍一种针对增加边界扫描架构的简单有效的压缩技术。由于空间有限，本文只能作一简要介绍，以此说明增 加型JTAG架构的灵活性。 这种压缩技术有二个关键点。首先，我们的方法是一个简捷的无损压缩法，通过确定相邻二个模式间的最大相似性并覆盖它们来构筑压缩位流。其次，由于这种压缩法即无破坏性也不对模式重新排序，因此不需要额外的解压缩硬件。而且仅是利用自动测试设备(ATE)通过控制JTAG TMS控制输入端执行解压缩过程。当测试模式产生后，常会有大量无关紧要的模式出现在测试模式集中。针对信号完整性产生的模式也是这样，特别是在考虑了地 区度量标准时(限制开发模式空间)更是如此。在任何情况下我们都假设测试集由相同长度的包含不重要的模式组成。图9表达了我们的基本压缩想法，即充分利用 不重要的部分覆盖尽可能多的位来完成2个模式Vi和Vj(长度是1_16)的压缩。 本文小结 在本例中，压缩后的数据(Vi,Vj)扫描输入时只需要21个时钟，而未压缩的数据需要16+16=32个时钟。需要注意的 是，为了解压缩指定的数据流，我们需要一个模式一个数字(如本例中的di和dj)才能构造(解压缩)模式。基于边界扫描测试的目的，这些数量就是更新 BSC单元内容前要求的移位(即时钟)数量。我们假设ATE存储着解压缩数据(d值如0≤d≤1)，在扫描输入位流时，该数据会在d个时钟后激活TMS (测试模式选择)信号。然后TMS信号促使TAP控制器产生用于信号完整性测试的正确控制指令(如EX-SITEST)。因此在我们的架构中不需要额外的 解压缩硬件。  

    时间：2012-05-21 关键词： 测试 互连 系统级芯片 边界扫描

  • 无需外置IC ：在系统级芯片上集成模拟音频IP

    　　音频处理对尺寸和功耗要求很高的手机、便携式媒体播放器、数码相机、便携式摄像机、电子玩具和许多其他产品至关重要。此外，GPS 导航设备和智能手机等先进便携产品，都需要通过设置音频功能来增值并区别于其他相似产品，这为音频处理建立了一个不断扩展的市场。　　几年前，音频功能需要一个或多个分立式集成电路来处理，尤其是需要真正的Hi-Fi（如超过 96dB 动态范围）音频性能时。之前需要的多个不同 IC 现在可以集成在单个 SoC 中，得到了同等的质量，在许多情况下更超过了分立式音频 IC。这显著节省了芯片面积，同时降低了功耗，延长了电池的使用时间。最近，全数字“D 类”音频放大器已成为可集成到 SoC 设计的音频功能模块，其功率输出高达 1 瓦，足以驱动耳机和小型扬声器。　　考虑到实现产品体积小型化，同时集成高质量音频、延长电池寿命，并以具有竞争力的价格推出产品的压力，IC 设计人员和终端产品制造商发现将音频功能集成到其 SoC 设计越来越具有吸引力。当前一流的 SoC 音频性能对分立式音频 IC 具有很大的竞争力。　　SoC IC 技术概述　　SoC 设计人员无需从头开始，他们可把已开发设计出来的构建模块拼到一起，在 SoC 上进行信号处理。这些构建模块被称为内核，构建这些内核所需的知识产权称为“IP 核”或“IP”。                    　　SoC 制造工厂或代工厂实现了各种尺寸不断缩小的半导体技术节点。目前，180nm 和 130nm 技术已经成熟，90nm 和 65nm 节点越来越受欢迎，45nm 和更小的技术节点也即将到来。每个更小的技术节点都代表着一系列新的挑战。例如，进入深亚微米区要求开发浅沟道隔离（STI）技术，以防止器件元件各部分间的漏电。在深亚微米工艺中提供足够的静电放电（ESD）保护非常关键，而且比以前更具挑战性。此外，模拟音频信号处理极易受到噪声的影响。随着越多越多工作在更高时钟频率的数字处理加到 SoC，从而能利用更小尺寸工艺的集成能力，日益成为设计人员面临的越多越巨大的挑战。　　MIPS 科技为 SoC 设计人员提供一系列模拟音频 IP 产品，其中包括音频编解码器、转换器、放大器和专门用于便携设备设计人员的其他音频功能。有时，单个 SoC 很难实现特定功能，设计人员会把各种芯片集成到多芯片模块（MCM，Multi-Chip Module）或系统级封装（SiP）中。MIPS 科技的音频 IP 可以用于所有这些系统设计方法。 　　动态范围　　“动态范围”这个术语指的是最大可能的非失真声音与静音的比率。高动态范围是音频 IC 低噪声的最好证明——这就证明了它为什么是最重要的音频规格。标准音频 CD 的动态范围是 96dB，这对于消费音频系统可以说是最卓越的性能了。对于专业音频应用，在市场上可以找到具有高达 120dB 动态范围的分立式音频 IC，然而，如此高的性能对消费电子应用来说往往已超越实际需求，因为功耗和小尺寸都非常重要。　　虽然分立式音频 IC 的编解码器和放大器等关键功能对于任何追求“Hi-Fi”再现音质的产品都是必需的，但现在这些功能可轻松集成到采用先进高性能音频 IP 的 SoC 设计当中。　　MIPS 用于 Hi-Fi 应用的模拟音频 IP 内核可以实现全 96dB 的动态范围，适用于各种成本、功耗和尺寸要求。它们是移动电话和便携式设备非常理想的选择。　　对于真正的发烧友音质的应用，MIPS 的 IP 可帮助 SoC 设计人员实现高达 104dB 的动态范围，而无需分立式音频 IC。虽然需要消耗相对多一点的芯片面积和功耗，这种平衡方案对于高端相机、便携式摄像机、数字电视和机顶盒等应用也颇具价值。　　先进的模拟音频功能　　帮助系统设计人员节省电能、改善性能的先进音频功能使 MIPS 科技公司的模拟音频 IP 在业界处于独特地位。这些先进的音频功能包括：　　* 超低纹波线性相位数字滤波：具有真正的 Hi-Fi 音质，低于 ±0.02dB 的带内纹波和低于线性相位 0.1? 的偏差。　　* 耳机检查（电子插座插入检测器）：如果没有耳机插入，为什么要为音频耳机放大器供电呢？不需要的时候，可以切断放大器电源，而无需额外的插座接线端子，像传统的“采用比较器的通用输入输出（GPIO）机械开关”一样。　　* 无电容输出（capless）/ 虚拟接地（Phantom ground )/真接地（True-ground)：电容器是许多音频编解码器的 IC 和耳机插座之间所需的一种较大的外部元件。设计人员采用直接将 IC 连接到插座的音频输出，可节省空间和材料成本。　　* 集成锁相环（PLL）：有利于音频 IP 与任何系统时钟协同工作，从 12MHz/24MHz USB 到 27MHz 视频，包括 GSM 13MHz 时钟。它甚至还可实现音频 IP 左右双声道的工作，而无需高速主时钟。 　* 抽样率转换：允许多时域的同步音频帧与音频 IP 的连接。 　　* 自动电平控制：无论输入信号强度如何，都有利于录音电平保持一致。在记录来自未知强弱的信号源如运动主体时，这是非常有用的。　　* 5/10 段音频均衡器：内置图形均衡器有助于 SoC 设计人员节省用于关键系统任务的非常宝贵的处理器 MOPS。　　* 3-D 音频增强器: 为实现更丰富的音频效果，增加了伪中心音频通道 　　* 麦克风偏置：为驻极体麦克风单元提供无噪声电源，这样记录的信号就可能实现最佳的质量。　　* “柔性削峰”：平滑强信号，以避免严重的失真。　　* 软增益斜率：平衡不同增益设置的斜率，避免 “zip” 噪声。　　这些功能，连同标准的编解码器、模数/数模转换器、混音器/音量控制和放大器功能，构成了完整的“可集成”模拟音频 IP 系列。设计人员可以根据应用的具体需要选择所需的功能，在最小的芯片面积上实现这些功能。　　按照“你的方式”定制 IP　　在 SoC 设计中集成不需要的功能，对成本、芯片面积和功耗来讲并不高效。MIPS 科技公司音频 IP 的明显优势在于其能够根据客户所需的质量水平量身精确定制这些功能。　　这对于材料成本非常敏感的消费电子类产品来说大有裨益，例如，价格低廉的电子玩具，整个产品可能只卖几美元。随着设计人员将 D 类音频功率放大器集成到 SoC，现在的系统设计人员可以实现低功耗、低成本定制 SoC 空前的音频功能。　　对于无需全面编解码器的系统设计人员而言，MIPS 也为音频驱动器、数模/模数转换器授权 IP 恰如其分地提供了他们所需的功能。如果设计人员需要一个 44.1 kHz 的锁相环（PLL，phase locked loop），MIPS 科技公司就可以针对他们的需求提供。它是为 44.1 kHz（CD 音频采样频率）优化的，而不是通用设计。嵌入式音频模拟前端、输出放大器以及需要其中的任何功能 MIPS 科技都可以提供。　　当系统产品设计人员设计采用现成的音频 IC 时，产品的音频声誉将归功于IC 制造商。而在集成音频 IP 到 SoC 设计的时候，SoC将 凭借其卓越的音质而获得好评，也就增加了定制 SoC 的价值。　　此外，SoC 设计人员可通过集成音频 IP 控制他们自己的供应链。当然，他们也能够得益于为 SoC 从头开始设计音频，但是这会导致上市时间的显著增加甚至可能产生低劣的性能。　　结论　　无论是为手机、高性能媒体播放器、相机或廉价玩具设计音频，MIPS 科技的音频 IP 都可帮助设计工程师更快更好地实现。之前只能由分立式 IC 实现的 Hi-Fi 音频要求，包括驱动耳机和小型扬声器的高效 D 类放大器能力，现在都可以采用 MIPS 模拟音频 IP 的 SoC 设计来实现。

    时间：2009-04-03 关键词： 集成 模拟 系统级芯片 音频ip

  • 系统级芯片SoC真的可以取代传统CPU？

    系统级芯片SoC真的可以取代传统CPU？

    在经历了50多年的绝对统治之后，CPU终于迎来了新的挑战，挑战者正是SoC。在过去几十年间，你可要随便走进一家电脑店，根据CPU的性能来挑选一台全新的电脑。现在，你在四处瞅瞅，无算是智能手机还是平板电脑，设置笔记本电脑都开始使用SoC了。 不要恐慌。其实，CPU和SoC两者之间十分相似。你知道关于CPU的所有知识同样也适用于SoC。 什么是CPU? 尽管人们一直着重强调CPU技术和性能，但论实质其实CPU只不过是一台超级快速的计算器。CPU从内存中获取数据，然后进行一系列数学运算（加，乘）或者逻辑运算（和，或，不是）来处理这些数据。CPU越昂贵/复杂，它的运算能力就更强，电脑运行速度就更快。 但是CPU并不能等同于一台个人计算机，要想成为一台可以运算的个人电脑，同时还需要其他芯片的协助才能工作。你需要内存来临时存放数据，音频解码芯片来解码和放大音乐，显卡则是负责把渲染好的图片输出到显示屏上，还有数以百计的零部件都在各就其职，他们中间的任何一个芯片出了问题，电脑都会“罢工”。 什么是SoC? SoC是System-on-chip的缩略形式，中文名称为系统级芯片。它的最大特点就是集成度高，把上边我们说到的很多重要芯片都集成到单独的一款硅芯片上。出了CPU之外，系统级芯片还包括显卡，内存，USB主控芯片，电源管理电路，无线芯片（Wi-Fi,3G,4G LTE等等。）前面我们说过，单独一块CPU芯片什么做不了，但是一块系统级芯片则完全有可能直接作为计算机来使用。 SoC和CPU的区别 首先，SoC的最大优势在于芯片的大小。一块功能齐全的系统级芯片的面积只不过稍微大于一块单独的CPU。如果你想用CPU来组建一台电脑，那么要想生产出一台面积不大于10平方厘米的电脑可谓难上加难，这是因为你还要为其他零部件留出足够的空间。SoC就简单的多了，我们可以把这块功能以及基本完全的芯片放在智能手机或者平板电脑里，然后还有很大的空间让我们放置一块容量不算小的电池！ 正式由于SoC芯片的高集成度以及较短的布线，它的功耗也相对低的多。而在移动领域，低功耗更是厂商所不懈追求的目标。同时把很多芯片都集成到一起，不需要单独的配置更多芯片，这样更能够有效的降低生产成本，因此使用SoC方案成本更低。 当然SoC的最大缺点就是缺乏灵活性。对于普通电脑，用户可以选择升级新的CPU，显卡或者升级内存容量等等。但是对于你的智能手机，你却无能为力。也许在将来你可以购买不同的SoC芯片，但是向升级内存之类的事情，即使能够实现，你所花费的成本和精力也是很不值得的。 CPU热潮正在衰退 但是最终SoC将会完全取代CPU。我们现在已经在AMD的Llano以及英特尔的Ivy Brige处理器上看到了端倪。这些芯片都在处理器内部集成了内存控制芯片，PCI E主控以及显卡核心。当然对于通用CPU市场，需求还是会很大，尤其是在服务器和超级计算机市场，功耗和空间都不是问题，性能才是决定性因素。但是未来的计算机市场属于移动设备，所有SoC毕竟迎来辉煌的一天。

    时间：2012-04-26 关键词： CPU SoC 系统级芯片

  • FPGA市场大有可为 向更灵活多重IP化系统级芯片发展

    曾有句话这样说到：“当你认为设计完美的时候，不是因为没有什么可以加，而是你不能再去除什么。”这话用在FPGA上是再合适不过了。从简单的逻辑集成到现在集成ARM核、DSP、模拟电路、存储器等无所不包的系统级集成，从纯硬件开发到可以用C、C++或System C来开发，从此前价格高昂到现在低成本低功耗，从工艺的跟随到成为先进工艺的引领和3D IC的成功，从传统的通信、工业和军工等应用向消费电子、医疗电子、汽车电子、嵌入式市场等扩展，FPGA成为扩充我们想像力的“先锋”。 虽然FPGA玩家屈指可数，虽然各有各的绝活，比如赛灵思的All Programmable平台、Vivado开发工具、3D IC产品使得业内首个支持400GE成为现实;ALTERA开发的两个系列带硬核ARM的FPGA，以及率先在业界实现了虚拟原型开发技术;LATTICE的低成本低功耗在消费电子市场大有斩获;Microsemi半导体SmartFusion器件内部带有Cortex-M3硬核和通用外设部件在工业应用。此外，国内航天772所在高可靠性领域、北京微雅格开发的将FPGA、CPU、存储器等集成为单芯片系统的CAP可配置应用平台在应用市场都取得了一定的突破。 从中可看出，找准定位也能踏上属于自己的“阳关道”。然而无论怎样出招，归根结底就是要用新产品、新技术带给客户更多的价值。因为客户不在意是什么工艺，而是更加关心能够降低多少功耗、增加什么性能、减少多少投入、提高多少开发易用性、缩短多少上市时间。此外，国内FPGA才刚起步，国内FPGA厂商也要以点带面、加强整机企业对国产FPGA产业的牵引作用、借助国家重大项目推动国产FPGA产业发展、适当引入资本市场从而推动产业的发展。 FPGA行业的成长已经超越了一般的半导体行业，市场规模达到50多亿美元。驱动FPGA的市场发展的趋势包括永无止境的带宽需求、无处不在的互联计算和势在必行的可编程技术。未来其还将覆盖ASIC、ASSP以及嵌入市场，市场约100亿美元，潜力不可限量。下一个十年，FPGA将向更灵活、多重IP化、系统级芯片发展，FPGA将持续书写创新，在软硬件协同设计、工艺创新、集成创新的引领下实现更大的价值，甚至有人说FPGA未来的前景会比MCU更美好。

    时间：2012-08-28 关键词： 发展 FPGA 多重 系统级芯片

  • 展讯选择ARM Artisan物理IP和POP IP技术

    21ic讯 ARM近日与中国领先的无晶圆半导体供应商展讯通信有限公司(以下简称“展讯”)共同宣布，展讯取得包括POP™ IP在内的完整ARM® Artisan®物理IP技术授权，为此展讯得以开发出最灵活丰富的制造方案，可在28纳米工艺节点上具备多样化的IC代工选择。在这项协定授权之下，展讯可使用ARM Artisan标准单元、新一代内存编译器以及针对ARM Cortex®处理器与Mali™ 图形处理器的POP IP。ARM Artisan物理IP及POP IP将为展讯低功耗手机系统级芯片(SoC)的加速开发奠定基础。 通过提供全面针对28纳米工艺节点的物理IP平台，ARM能够助力客户产品适用于如手机、企业级应用、平板电脑、数字电视、无线设备与消费电子等广泛应用。 展讯通信有限公司董事长兼首席执行官李力游博士表示：“展讯为针对28纳米技术的SoC选择ARM Artisan物理IP与POP IP，这是两家公司在40纳米工艺技术上成功合作的自然延伸。我们很高兴得知，在开发未来的28纳米SoC时，无论选择哪家代工厂或何种工艺技术，展讯都能够获得Artisan物理IP与POP IP带来的便利，实现更短的产品上市时间。” ARM执行副总裁兼物理IP部门总经理Dipesh Patel博士表示：“展讯近年来在手机市场的迅速成长，正是其SoC产品高性能与低功耗特性广受市场青睐的一大体现。ARM十分高兴能够有机会帮助展讯赋予其下一代产品市场领先的性能，并带来灵活多样的代工选择，从而尽可能地缩短上市时间。” ARM针对28纳米工艺技术的物理IP平台包括高密度、高性能Artisan标准单元库，同时拥有针对动态电压优化及频率调整的功耗管理工具包。另外，该平台还包括一系列Artisan新一代拥有高速度、高密度和超高密度选择的内存编译器，如单/双端口SRAM编译器、单/双端口RF编译器以及ROM编译器。 POP IP技术则包含ARM处理器实现优化的三项必备要素：针对特定ARM内核与工艺技术调整的Artisan物理IP逻辑库与内存实例、提供详细条件以及优化性能数据的实现报告，以及详细的POP实现知识与方法。借助上述因素，该技术可有效帮助终端客户以最小风险、快速成功地实现最优化的ARM处理器。POP IP产品支持40纳米至28纳米工艺节点，并针对范围广泛的Cortex-A系列CPU与Mali GPU推出了16/14纳米工艺节点的技术支持路线图。

    时间：2013-10-31 关键词： ARM 处理器 系统级芯片

  • Qualcomm面向无线耳塞和耳戴式设备 推出突破性的低功耗蓝牙音频系统级芯片系列产品

    今日，Qualcomm Incorporated在2018年国际消费电子展(CES® 2018)上宣布，其子公司Qualcomm Technologies International, Ltd.推出全新的Qualcomm低功耗蓝牙系统级芯片(SoC)QCC5100系列，旨在帮助制造商开发新一代功能丰富的紧凑型无线耳塞、耳戴式设备和头戴式耳机。为了帮助满足消费者对无线音频设备中卓越音质、更长电池续航和播放时长的渴求，这一突破性的SoC系列相较于此前的单芯片蓝牙音频解决方案将在语音通话和音乐流传输方面降低高达65%的功耗。 该SoC架构支持低功耗性能，并包含了蓝牙5.0双模射频、低功耗音频和应用子系统。该平台支持Qualcomm® TrueWireless™立体声、Qualcomm® aptX™ HD音频、集成混合主动降噪(ANC)和第三方语音助手服务等先进特性，旨在满足消费者在各种移动状态使用场景下所需的稳定、高质量、真正无线的聆听体验。 Qualcomm Technologies International, Ltd.语音与音乐业务高级副总裁兼总经理Anthony Murray表示：“该突破性单芯片解决方案可显著降低功耗并提供增强的处理功能，旨在帮助客户构建提升生活品质、特性丰富的全新设备。这将为耳戴式设备应用开启全新可能，包括虚拟助手和增强聆听。现在我们能够帮助客户把强大的功能整合到小型无线耳戴式设备中，而无需牺牲卓越音质。音频设计师们正寻求一个平台解决方案，可带来功耗、尺寸、功能和用户体验的理想组合，而QCC5100系列恰恰能够满足上述需求。” QCC5100系列技术亮点 低功耗、高性能四核处理：通过专用的应用处理器、双DSP架构和支持增强型开发工具的下一代音频开发工具包(ADK)软件，QCC5100系列可为OEM厂商提供创新的自由性和灵活性。该设备系列还可支持多个并行软件运行的使用场景，这意味着用户能够流畅地切换功能，包括听音乐、打电话、运行生物识别传感器，以及使用语音助手服务。 高品质无线音频：该平台集成了混合式主动降噪，降低了在耳塞、耳戴式设备和其他便携式音频设备中增加主动降噪芯片的复杂性和成本。这将帮助制造商减少在更小的设备形态设计中实现顶级音频体验的开发时间。对aptX和aptX HD音频技术的支持还将帮助通过蓝牙带来始终一致的高品质音频流传输。 数字助手功能已就绪，可支持语音助手服务：通过结合运行在蓝牙音频SoC上的本地语音识别算法和运行在移动应用中的领先云服务，QCC5100系列可帮助减少语音激活产品的开发时间和成本。 增强的Qualcomm TrueWireless功能：Qualcomm TrueWireless立体声技术完全无需线缆——不仅在媒体源和立体声耳机之间不需要，在左右耳塞之间也不需要。QCC5100系列将为真正无线的入耳式应用提供改善的低功耗连接和增强型用户体验。 Qualcomm低功耗蓝牙SoC QCC5100系列特性 · 低功耗设计和超小外形 · 双核32位处理器应用子系统 · 双核Qualcomm Kalimba DSP音频子系统 · 支持aptX和aptX HD、Qualcomm TrueWireless立体声和增强型主动降噪(前馈式、后馈式、混合式) · 语音助手服务、低功耗唤醒词检测 · 支持蓝牙5.0和2 Mbps低功耗蓝牙 · 嵌入式ROM + RAM，支持外置闪存 · 双声道98dBA耳机D级(集成式放大器) · 双声道99dBA线型输入(单端) · 192kHz 24位 I2S和SPDIF接口 · 灵活的软件平台，支持强大的全新IDE 大量基于QCC5100系列的样板设计预计将在2018年上半年上市(根据具体产品情况可能不同)，将展现Qualcomm如何帮助制造商克服超小外形耳机与耳戴式设备上常见的重要设计挑战，并更快商用其自主产品。

    时间：2018-01-10 关键词： qualcomm 系统级芯片 蓝牙音频

  • 用于系统级芯片的纳米晶非易失性存储器

    基于不断发展的硅技术的集成电路使得集成了若干模块的复杂SoC的制造得以实现。最早的SoC是微控制器，其中包括CPU、缓存SDRAM和用于连接传感器和制动器(actuator)的外设模块。非易失性存储器即使在系统断电时也能保存信息，已经在很多年前就嵌入到SoC中了，最初是用在摩托罗拉公司1982推出的MC68HC11中。这种微控制器用在很多汽车、工业和消费应用中，包括汽车引擎盖内这种恶劣的环境。 从用户来看，数据和代码都可以存储在非易失性存储器中。尽管最初提供了可字节擦除的EEPROM和块可擦除的闪存EEPROM，但当前的SoC仅提供闪存EEPROM用于代码和数据存储，因为其擦除次数已经增加到大于100,000次，这已经足够了。在SoC中嵌入闪存的好处包括快速的随机存取，速度在15~20纳秒之间，并且信息存储安全，不会为程序破译者留下任何可见的物理代码痕迹。 为在SoC中获得非易失性存储，厂商对CMOS逻辑基线工艺(baseline process)进行修改，以将制造闪存EEPROM位元(bitcell)所必要的工艺步骤以及支持器件，如外围高压晶体管包括进去。嵌入式NVM设计的技术性在于对用户功能需求、可制造性和可靠性之间进行平衡。 逻辑扩展和浮栅NVM 大多数的传统嵌入式非易失性存储器基于在“浮栅”中的电荷存储的原理，浮栅是完全封闭在像二氧化硅这样的绝缘体内的多晶硅。信息按存储在浮栅上的电荷数进行编码，通过热载流子注入或“经过”绝缘体的量子力学隧道技术移入或移出在浮栅上的电荷，来对信息进行改变。这些操作需要大约±9V的较高电压，这个电压通常由片上的电荷泵来产生。 近几年来，产业界发现在浮栅周围的绝缘体厚度有限，大约为8到10纳米，不能获得足够的可靠性。因此，为实现嵌入式闪存，能应对±9V写/擦除电压的相对较低性能的高压晶体管必须与高性能低压(≈1V)和输入/输出(2.2V或3.3V)晶体管配对。如果需要很短的读取访问时间，高压晶体管占用的面积会比电荷存储“位元”占用的面积大很多，这会导致嵌入闪存EEPROM将占用很大的硅片面积。   离散电荷存储选择与局限 基于浮栅的闪存位元的主要局限是，其周围的绝缘体的一个缺陷就会导致全部电荷丢失。因此，在针对高可靠性应用的很多SoC中，都采用了错误校正。另外一个增加闪存的可靠性的可选方法是用包含很多离散电荷存储区域的薄膜来替代浮栅。这种薄膜可以首先制造成夹层结构：可以存储大量电荷的氮化硅或氧硫化硅层，两边是二氧化硅层(SONOS)，然后在两个二氧化硅层之间嵌入硅或金属纳米晶。 氮化硅的集成与基线CMOS工艺非常兼容，因此最近几年作为离散电荷存储的一种选择受到欢迎。SONOS器件的局限性在于，为使其可以在低电压下可工作，氮化物下面的介电材料的厚度必须大大地降低到1~2纳米的范围。这样薄的介电闪存位元在闪存大量的编程和擦除应用后，将受制于电荷增益的不足。一些公司通过大大地增加底部的介电材料厚度到7~8纳米，来尝试解决电荷增益问题。然而，对于这样厚的介电材料，电子将不能通过量子力学在氮化物中出入，因此必须在氮化物中注入热孔(hot hole)来转移电荷。热孔的注入会导致介电材料严重劣化，导致闪存位元严重的可靠性问题，特别是对于用在恶劣的汽车环境中。 纳米晶闪存的性能 另一方面，利用硅材料或金属纳米晶制造的闪存存储器很容易克服氮化物带来的局限性。来自不同公司的研究者都已经能使用可量产的设备来产生可反复制造的硅纳米晶。这些纳米晶的直径为5~10纳米，可以使用前面在硅浮栅中采用的相同物理机制来充电或放电。由于在每个位元的冗余电荷存储，绝缘材料可以在 8~10纳米和5~6纳米之间变化，依然能采用量子力学隧道技术在低电压下擦除。较低的写/擦除电压可以使闪存模块面积更低。而且，因为没有影响浮栅的电容耦合效应，纳米晶位元门槛电压的分布可以比浮栅窄40%，因此可以采用更低的读取电压。   架构选择 第一款实验性的纳米晶闪存测试芯片采用传统的NOR共源架构(1T)，4到24兆位密度，并对电荷保持能力进行了深入的研究。通过采用分离栅结构 (1.5T)实现更大的成本降低，在这种架构中，沟道区域由电荷存储区与一个带薄氧化物的选择栅共享，这里的氧化物通常与SoC中的低电压高性能晶体管中用的氧化物相同。在这种位元结构中，在读操作期间只有选择栅被切换，以选择或取消选择存储器阵列中的一个位元，实现快速的读操作。 此外，分离栅架构通过两种方法减小闪存模块面积：首先，1.5T位元将位元的读侧和编程侧分开，允许在数据位线上利用高性能低电压晶体管作为在存储器阵列上的选择晶体管，可以减少非存储器晶体管占用的面积;其次，所有闪存相关的操作，即编程、擦除和读操作都可以使用单极电压来执行，对基于N沟道的闪存用正电压，这样就减少电荷泵站用的硅片面积。基于这些1.5T位单元的阵列设计一直在基于浮栅的存储器中很受欢迎，但是基于纳米晶的1.5T位单元具有额外的优势，可以在电荷存储区之上提供独立的栅控制(控制栅)，实现更低密度和更快读取的性能优化。 32纳米可扩展性 将纳米闪存缩小到32纳米以及以下尺寸的关键是获得纳米晶尺寸的高度一致性，以及改善覆盖纳米晶的沉积介电材料的质量。纳米晶尺寸的一致性取决于纳米晶生长参数，可以进行优化获得纳米晶尺寸的紧凑分布。覆盖纳米晶上面的沉积介电材料的质量可以通过采用不同的广为人知的方法来大大地提高，例如高温退火、氮的结合、沉积速度调整等等。对于1.5T器件，将薄的氧化物用于选择栅，通过降低短沟道效应可以帮助缩减到32纳米以及更低。 本文小结 总之，人们将硅纳米晶作为在微控制器中集成非易失性闪存的电荷存储介质进行了研究，现在制造工艺已经足够成熟，重复的纳米晶生长已经不是问题。使用纳米晶实现的优势包括改善可靠性和减小硅片尺寸，这些都使其成为下一代嵌入式微控制器的一个非常具有吸引力的选择。当前的工作是优化满足客户对性能和可靠性要求的阵列架构，以及基于硅纳米晶微控制器的产品化。

    时间：2015-01-12 关键词： 存储技术 系统级芯片 非易失性存储器 纳米晶

  • 用于系统级芯片的纳米晶非易失性存储器

    基于不断发展的硅技术的集成电路使得集成了若干模块的复杂SoC的制造得以实现。最早的SoC是微控制器，其中包括CPU、缓存SDRAM和用于连接传感器和制动器(actuator)的外设模块。非易失性存储器即使在系统断电时也能保存信息，已经在很多年前就嵌入到SoC中了，最初是用在摩托罗拉公司1982推出的MC68HC11中。这种微控制器用在很多汽车、工业和消费应用中，包括汽车引擎盖内这种恶劣的环境。 从用户来看，数据和代码都可以存储在非易失性存储器中。尽管最初提供了可字节擦除的EEPROM和块可擦除的闪存EEPROM，但当前的SoC仅提供闪存EEPROM用于代码和数据存储，因为其擦除次数已经增加到大于100,000次，这已经足够了。在SoC中嵌入闪存的好处包括快速的随机存取，速度在15~20纳秒之间，并且信息存储安全，不会为程序破译者留下任何可见的物理代码痕迹。 为在SoC中获得非易失性存储，厂商对CMOS逻辑基线工艺(baseline process)进行修改，以将制造闪存EEPROM位元(bitcell)所必要的工艺步骤以及支持器件，如外围高压晶体管包括进去。嵌入式NVM设计的技术性在于对用户功能需求、可制造性和可靠性之间进行平衡。 逻辑扩展和浮栅NVM 大多数的传统嵌入式非易失性存储器基于在“浮栅”中的电荷存储的原理，浮栅是完全封闭在像二氧化硅这样的绝缘体内的多晶硅。信息按存储在浮栅上的电荷数进行编码，通过热载流子注入或“经过”绝缘体的量子力学隧道技术移入或移出在浮栅上的电荷，来对信息进行改变。这些操作需要大约±9V的较高电压，这个电压通常由片上的电荷泵来产生。 近几年来，产业界发现在浮栅周围的绝缘体厚度有限，大约为8到10纳米，不能获得足够的可靠性。因此，为实现嵌入式闪存，能应对±9V写/擦除电压的相对较低性能的高压晶体管必须与高性能低压(≈1V)和输入/输出(2.2V或3.3V)晶体管配对。如果需要很短的读取访问时间，高压晶体管占用的面积会比电荷存储“位元”占用的面积大很多，这会导致嵌入闪存EEPROM将占用很大的硅片面积。   离散电荷存储选择与局限 基于浮栅的闪存位元的主要局限是，其周围的绝缘体的一个缺陷就会导致全部电荷丢失。因此，在针对高可靠性应用的很多SoC中，都采用了错误校正。另外一个增加闪存的可靠性的可选方法是用包含很多离散电荷存储区域的薄膜来替代浮栅。这种薄膜可以首先制造成夹层结构：可以存储大量电荷的氮化硅或氧硫化硅层，两边是二氧化硅层(SONOS)，然后在两个二氧化硅层之间嵌入硅或金属纳米晶。 氮化硅的集成与基线CMOS工艺非常兼容，因此最近几年作为离散电荷存储的一种选择受到欢迎。SONOS器件的局限性在于，为使其可以在低电压下可工作，氮化物下面的介电材料的厚度必须大大地降低到1~2纳米的范围。这样薄的介电闪存位元在闪存大量的编程和擦除应用后，将受制于电荷增益的不足。一些公司通过大大地增加底部的介电材料厚度到7~8纳米，来尝试解决电荷增益问题。然而，对于这样厚的介电材料，电子将不能通过量子力学在氮化物中出入，因此必须在氮化物中注入热孔(hot hole)来转移电荷。热孔的注入会导致介电材料严重劣化，导致闪存位元严重的可靠性问题，特别是对于用在恶劣的汽车环境中。 纳米晶闪存的性能 另一方面，利用硅材料或金属纳米晶制造的闪存存储器很容易克服氮化物带来的局限性。来自不同公司的研究者都已经能使用可量产的设备来产生可反复制造的硅纳米晶。这些纳米晶的直径为5~10纳米，可以使用前面在硅浮栅中采用的相同物理机制来充电或放电。由于在每个位元的冗余电荷存储，绝缘材料可以在 8~10纳米和5~6纳米之间变化，依然能采用量子力学隧道技术在低电压下擦除。较低的写/擦除电压可以使闪存模块面积更低。而且，因为没有影响浮栅的电容耦合效应，纳米晶位元门槛电压的分布可以比浮栅窄40%，因此可以采用更低的读取电压。   架构选择 第一款实验性的纳米晶闪存测试芯片采用传统的NOR共源架构(1T)，4到24兆位密度，并对电荷保持能力进行了深入的研究。通过采用分离栅结构 (1.5T)实现更大的成本降低，在这种架构中，沟道区域由电荷存储区与一个带薄氧化物的选择栅共享，这里的氧化物通常与SoC中的低电压高性能晶体管中用的氧化物相同。在这种位元结构中，在读操作期间只有选择栅被切换，以选择或取消选择存储器阵列中的一个位元，实现快速的读操作。 此外，分离栅架构通过两种方法减小闪存模块面积：首先，1.5T位元将位元的读侧和编程侧分开，允许在数据位线上利用高性能低电压晶体管作为在存储器阵列上的选择晶体管，可以减少非存储器晶体管占用的面积;其次，所有闪存相关的操作，即编程、擦除和读操作都可以使用单极电压来执行，对基于N沟道的闪存用正电压，这样就减少电荷泵站用的硅片面积。基于这些1.5T位单元的阵列设计一直在基于浮栅的存储器中很受欢迎，但是基于纳米晶的1.5T位单元具有额外的优势，可以在电荷存储区之上提供独立的栅控制(控制栅)，实现更低密度和更快读取的性能优化。 32纳米可扩展性 将纳米闪存缩小到32纳米以及以下尺寸的关键是获得纳米晶尺寸的高度一致性，以及改善覆盖纳米晶的沉积介电材料的质量。纳米晶尺寸的一致性取决于纳米晶生长参数，可以进行优化获得纳米晶尺寸的紧凑分布。覆盖纳米晶上面的沉积介电材料的质量可以通过采用不同的广为人知的方法来大大地提高，例如高温退火、氮的结合、沉积速度调整等等。对于1.5T器件，将薄的氧化物用于选择栅，通过降低短沟道效应可以帮助缩减到32纳米以及更低。 本文小结 总之，人们将硅纳米晶作为在微控制器中集成非易失性闪存的电荷存储介质进行了研究，现在制造工艺已经足够成熟，重复的纳米晶生长已经不是问题。使用纳米晶实现的优势包括改善可靠性和减小硅片尺寸，这些都使其成为下一代嵌入式微控制器的一个非常具有吸引力的选择。当前的工作是优化满足客户对性能和可靠性要求的阵列架构，以及基于硅纳米晶微控制器的产品化。

    时间：2015-10-24 关键词： 存储技术 系统级芯片 非易失性存储器 纳米晶

  • 系统级芯片设计平台研制成功 中国芯又添新成员

    本报讯(黄超 记者 亓树新)全国首家系统级芯片(SoC)设计平台日前在哈工大微电子中心搭建成功，并于5月中旬参与完成世界第一块32位S698处理器芯片成功研制。主设计师喻明艳博士自豪地宣布：这标志我国不但拥有微处理的研究与设计的自主知识产权，同时也为建设中国硅谷找到了核心的系统设计平台，“中国芯”家庭将会迎来更多更优秀的新成员。 　　S698处理器芯片是继“方舟”、“龙芯”、“众志”之后，又一具有高端技术和自主 知识产权的“中国芯”家族新成员。这款内嵌64位浮点运算器是世界上第一个登上SPARCV8系列嵌入式处理器芯片领域制高点的产品。主持设计和研制这一技术的颜军博士说，其设计充分吸取了哈工大微电子中心系统级芯片(SoC)设计平台———Parterre的成功经验，喻明艳亦作为S698芯片的主设计师，对该芯片的开发成功做出了重大贡献。 　　今年38岁的喻明艳博士是我国微电子领域的年轻专家，是“方舟1号”、“方舟2号”的主要设计者。在长期从事微处理设计与研制过程中，喻明艳博士认识到，“中国芯”不能取得重大突破的关键，在于没有系统级芯片的设计平台。自2000年开始，他带领哈工大微电子中心一群年轻的博士、硕士们，历经3年建成国内最先进的系统级芯片设计平台。 　　“这是芯片设计方法学的重大突破”，业内专家这样评价它的意义。我国第一个拥有自主知识产权的芯片“方舟1号”，是在长时间积累的基础上，众多科技工作者用了1年多时间才研制成功。而S698处理器仅仅用了5个月时间。不同在于，前者是“零起步”，后者则是借助SoC设计平台顺利“起飞”。

    时间：2004-12-15 关键词： 中国芯 设计平台 系统级芯片

首页  上一页  1 2 下一页 尾页
发布文章

深度阅读

技术子站

更多

项目外包

更多

论坛活动

更多

资料下载

更多

技术专题

更多

编辑原创

更多

评  测

更多

公 开 课

更多

推荐博客