当前位置:首页 > 布线
  • 福禄克网络推出最新布线认证产品系列威测Versiv

    福禄克网络今日宣布,推出全新威测 (Versiv) 布线认证测试仪系列,用于帮助数据通讯安装人员更快、更准确且更能盈利地进行铜缆和光纤作业的系统验收。 据了解,威测 (下称“Versiv”)是一个功能强大的测试平台,既提供了可互换的铜缆、光纤和光时域反射计 (OTDR) 测试模块,同时还提供了多项新的软件创新。这些创新不仅提高了测试速度和准确性,还简化了测试设置、计划和报告。 同时,Versiv还具有一个直观的指示性触摸屏界面,提高了经验较少的安装人员的工作能力,同时提高了测试速度和对全球ISO等级V测试的遵循性。从可加快设置速度的向导,到高级Taptive用户导航界面,再到新增的工作流增强功能,Versiv所有这些新功能的结合使其成为当今市场上速度最快的测试仪,这使得各项作业只需一次就可顺利完成。 福禄克网络数据通讯布线安装业务部门副总裁兼总经理Jason Wilbur表示:“在进行布线安装和认证时,一项工作是盈利还是亏损,其差异通常仅仅在于几个百分点。2004年,我们通过推出行业领先的、专注于认证测试速度的测试仪DTX定义了认证市场,我们将继续为主要需要测试和故障排除的客户提供DTX。对于需要提高其灵活性并减少错误的客户,在跨越多种媒介、代码和项目工作时,Versiv系列产品专注于帮助他们在实现盈利的同时管理已成为他们当前新常态一部分的复杂情况。”

    时间:2013-06-19 关键词: 产品系列 福禄克 布线 versiv

  • 新思路掘金智能家居 “中国式”布线钱途巨大

    “100%设计”上海展与国际家居装饰艺术展于上个月在上海展览中心举行。展会今年特别推出2010智能家居中国峰会。闪联产业联盟携其联盟厂商长城智能家居等企业参展,以挖掘新思路开拓新市场,创造多元化合作平台为入手,涉足产业新领域。走进闪联产业联盟展台,独特的设计造型和全新的智能家居展品闪耀全场,仿佛置身时空隧道穿梭和畅享未来智能生活,使观众全面领略到闪联智能家居的科技魅力。继闪联与HD-PLC联盟签署战略合作协议后,首次将合作的HD-PLC闪联产品展出。闪联HD-PLC适配器应用到智能家居布线系统,革新了“智能家居布线”的家装理念,适应中国式“智能家居布线”必将成为家庭装修发展新潮流。在我国,许多住宅的户内布线面临住户不断增长的需求、技术更新换代等挑战,而老式布线方式往往性能不稳定且浪费材料,更不能满足现代家庭对节能、安全、使用升级的诉求,发展高效、整合的智能家居布线已经成为大势所趋。闪联HD-PLC相关应用解决方案闪联HD-PLC全称高性能电力线宽带通信技术,最大特色在于利用现有电线完成数据的载波通讯工作。此次闪联展台共展示了两款HD-PLC产品,力求为房地产厂商、家居设计公司及普通消费者解决家庭内部复杂的布线工作。用户只要将闪联HD-PLC适配器插上电源插头之上,即可利用电线充当LAN线作传输。省去了上网时须要配置网络线的麻烦,轻易就能建立穿墙网络,在家中,只要有电源插座和闪联HD-PLC适配器,就可以随时移动上网;闪联HD-PLC适配器还同时支持影音、视频等数据的传输,可与电脑、IP电话、互联网电视等多种3C终端设备连接。用户在这个平台上可以享用更多的家居智能化、多媒体娱乐的设施,并为未来的布线系统更新提供了广泛的空间。  1  2  闪联展台的另一亮点,是闪联推出其自主创新产品——灵犀无线连接器。此次闪联展示的灵犀无线连接器网络版,让使用者只需将该产品插入带USB的插口设备上,即可轻松收看笔记本电脑上的视听内容,或者通过家庭无线路由器远程观赏视频服务网站(平台)上的电影。灵犀无线连接器网络版不仅实现了电视与电脑通过Wi-Fi网络的无线连接,让电视电脑达到资源共享,还通过终端电视设备与视频网站平台的有效连接,让电视插上了网络的翅膀,完美呈现了闪联无限互动娱乐的终极理念。闪联灵犀无线连接器网络型可以说,平日里用电脑观赏的电影、音乐、相册等内容,现在只要您的电视支持USB功能,便可通过家里的电视收看、收听这些内容,从而大大地丰富了电视的传统视听内容,弥补了当前电视不能直接接入网络的不足,填补了当前的市场空白。在展会期间,闪联还参与了2010智能家居中国峰会论坛,闪联信息技术工程中心副总裁詹天佑,闪联产业联盟副秘书长皇晓琳,针对闪联产业联盟在智能家居领域的发展趋势和闪联在智能家居产业发展中的战略主导定位及产业链的深入有序整合等两个不同的层面作了演讲。此外,闪联产业联盟会员单位长城思美特、上海建筑科学研究院等也针对智能家居解决方案进行了主题演讲。演讲吸引了各大企业的广泛关注,并聚焦智能家居热点,共同探讨“绿色设计”和“智能家居”发展。闪联突破以往产业局限,全面涉足房地产及智能家居设计新领域,将开拓闪联多元化合作渠道,让闪联智能家居真正进入人们的生活中,使用户真正享受到全面、便捷、智能、低碳、绿色的未来智能家居生活。 1  2  

    时间:2010-12-23 关键词: 智能家居 布线 掘金 中国式

  • 低价位嵌入式处理开发套件

    Spartan-3E 1600E 开发套件支持灵活的 MicroBlaze 软处理设计 作者:Jay Gould Xilinx, Inc. 嵌入式解决方案营销 高级产品经理 jay.gould@xilinx.com Jim Burnham Xilinx, Inc. 嵌入式处理部 嵌入式产品营销 jim.burnham@xilinx.com 从头构建复杂的实时嵌入式系统既耗时,效率又低。如果硬件、软件、固件、RTOS(实时操作系统)集成和软件驱动器均为全新产品,其功能和可靠性未经实际应用验证,有谁愿意花功夫去调试它们呢?工程师在设计和调试过程中喜欢把变量分离出来,一个个地进行修改,但对您而言,要想迅速取得进展,所使用的组件一开始就必须得心应手——正所谓“工欲善其事,必先利其器”。从工程安排上讲,从布线到返回头一块原型板通常需要好几周的时间,在此期间软件和固件工程师只能尽力为并不存在的平台开发代码和驱动器。 假如利用现成组件构建一个临时的初始系统,情况也好不了多少,因为您必须要把各个系统部件组合在一起,而这些部件很可能来自不同的供应商。您可能会问:我该查自己的系统呢,还是供应商的组件有问题?这样做行吗?会不会很昂贵? 现在,这一切都不用担心了,因为基于灵活、可编程平台的嵌入式开发套件已经登场,它不仅性能全面,而且价格低廉。这一开发套件可不同于那些只有小小的内存、无法真刀真枪完成实际设计工作的“玩具”,也有别于那些过分针对某个特定行业,致使其功能无法迁移或扩展到您自己应用中的工具。现在,仅用略高于一个高端 MP3 播放器及其配件的价格,您就可以买到一套完全捆绑好的套件,包括硬件、软件、JTAG 探针、通信电缆和预先经过验证的一些参考设计。此套件支持真正嵌入式处理的开发,且兼容多种类型的实际应用,包含为构建快速、灵活的嵌入式处理系统而需要的一切要素。 智能工具、IP 和专为功能丰富的硬件开发板(或评估板、参考板或演示板)编写的参考设计,能缩短嵌入式开发的周期。有了一套性能良好的集成开发套件,您就可以完全专注于自己的实际应用,而无需费神寻找因焊接不当、白线断裂或软件驱动程序与规格所要求的 IP 外设不相符而带来的问题。对于软件/固件团队来说,有没有一个稳定的硬件环境大不一样——如果拥有这样一个环境,他们就可以在首次提交定制硬件板之前,早早动手编写代码,并对其进行测试和调试。赛灵思MicroBlaze 开发套件(Spartan-3E 1600E 版)具有平台所有的灵活性、集成度高,而且价格低廉(图 1)。   软处理和可定制IP 的优点 为尽可能地满足项目要求,工程师需要多种选项及灵活性。通过可编程平台和创新型工具,您可以手动设置嵌入式设计的功能、面积、费用和性能,使其达到最佳状态。在把定制的硬件从商店买回家之前,您可以对灵活的软处理器核进行实例化、定制 IP、优化硬件的性能,还可在一个开发板上对您的软件进行验证。 FPGA 处理系统的本质就决定了它是可编程、可重新设置和现场升级的。因此,它们具备的独特优势可帮助您的产品更快打入市场,并具有更长而且可更新的生命周期。 Spartan 系列 FPGA 支持 32 位 RISC MicroBlaze 软处理器。因为该软处理器像其它 IP 外设一样由 FPGA 元件构建而成,所以可以随意将其实例化。为充分利用低价位的 Spartan 应用,赛灵思对 MicroBlaze 软处理器核进行了优化,以达到在尽可能小面积上实现最佳效果。由于这种MicroBlaze 软处理解决方案的灵活性,您可以在设计周期中随时对更新、更改、或整个新处理器核进行实例化。如果硬件和软件错误都可以改正,已有功能可以增强,新的功能可以添加,甚至在完成部署后还能增加对新标准的支持,那么您可以想象一下,产品的寿命会有多么长! IP 外设也是软性的,在面积要求较高的情况下,可对其进行编辑,替代核的某些功能。与分离式处理解决方案不同的是,您可以针对具体应用选择最优组合,从方案中剔除不需要的额外器件单元。在这样一个软性、可编程的处理系统中,可以通过几种微调方法来提高性能。此 MicroBlaze Spartan 套件使您可以尽情发挥协处理的长处,探索加快设计的多种方法,而不仅仅是在拨快时钟上做文章,因为拨快时钟的好处是有限的。与在单个处理器核上序列运行的纯软件应用相比,在高性能 FPGA 硬件中加入引擎一般来说总能收到改进系统性能之效。用多处理器、插入式浮点单元 (FPU) 或硬件指令做实验,可能会对您的应用大有裨益。利用可编程平台,您可以就 MicroBlaze 处理进行实验而不花分文,因为您不必把自己拴死在初步纸面规格书上所提供的那些孤立的解决方案上。 集成部件,出盒即用 赛灵思MicroBlaze 开发套件(Spartan-3E 1600E 版)为嵌入式开发集成了完整的环境。该套件支持一大批不同的 MicroBlaze 软处理,并包括: 来自合作伙伴 Digilent 的 Spartan 3E 1600E 开发板 ISE(集成软件环境)FPGA 工具 荣获大奖的 Platform Studio 嵌入式工具套件 (XPS) MicroBlaze 软处理器许可(无需单元版税) JTAG 探测器、以太网和串行电缆 ChipScope Pro 分析器(评估版) 参考设计   此款低价位 Spartan-3E 1600E 开发板(见图 2)所提供的一组功能十分强劲,绝对物超所值,包括针对存储器的多种选择、时钟、显示器、连接器、用户接口及其他外设,使您能以低成本轻松开发自己的自定义嵌入式设计。实际开发板和附属选项包含如下功能: DDR SDRAM 存储器接口、线性 Flash、Flash PROM、SPI 串行 Flash 连接器:USB 下载、Digilent JTAG 3 电缆、43 扩展 I/O 和三个 6 管脚 I/O 端口 多个用户接口:RS-232、SPI 端口、四个按钮、八个 LED、四个 DIP 交换机、旋转编码器 USB 和三重模式以太网 外设:10/100 以太网 PHY、四通道 DAC、两通道 ADC LCD 显示器 此款开发板不仅支持MicroBlaze单处理器设计,也支持 MicroBlaze 处理器的多重实例化,甚至协处理应用,包括 FPGA 架构或 FPU 选项中的硬件指令,以将处理荷载最有效地分配在整个线路设计中。把所有软件功能都加载在单个处理引擎上可能会造成系统性能瓶颈,而在快速 FPGA 电路上实现软件算法能卸去部分荷载,切实加速整个设计过程。事实上,利用协处理、FPU 或硬件指令,系统性能得以大为提高,与纯软件应用相比不可以道里计。在某些实际案例中,性能增加达到 5 倍、10 倍甚至超过 40 倍。 与 Spartan 板相得益彰的,是一组 ISE FPGA 工具,这是针对 FPGA 实现而推出的设计辅助程序,包括输入、综合、验证、布局和布线等。更妙的是,此设计流程已经集成,从嵌入式工具套件集成开发环境 (IDE) 中即可直接调用。 我们的低价位 Spartan-3E 1600E 嵌入式开发套件不仅仅是一块孤立的电路板。您不必只为了开发一个解决方案原型,就把大量宝贵时间花费在四处搜寻合适的部件上。 XPS 嵌入式系统工具套件为嵌入式系统工程师提供了理想的设计环境,使他们不费吹灰之力就可以开始设计过程。本集成开发环境包括设计 GUI、自动化配置向导、编译器和调试器。XPS 构建于 Eclipse 框架之上,并支持 GNU 工具链,可用于处理编译和调试。与平常所用的 Base System Builder 之类大同小异的设计向导,能使配置基本处理器系统的过程自动化,连接并定制 IP,对项目进行组织。此外,XPS 可自动生成实例测试代码和软件驱动器,甚至可为一些最常用的嵌入式操作系统生成板支持包。 这些智能嵌入式工具具有“平台意识”,并能从菜单驱动环境下自动化特定电路板的流程。Xilinx 与其电路板合作伙伴公司(如 Avnet、Nu Horizons 和 Digilent 等)合作,随嵌入式硬件板提交一份电路板说明文件;而 Platform Studio 则利用该文件构建新的菜单支持。用这种设计向导方法来配置系统,您可以在短短几分钟内创建基本的嵌入式系统,因而缩短熟悉过程,加快设计进程。 MicroBlaze 套件捆绑了一个性能不凡的嵌入式 IP 库和针对每个 MicroBlaze 处理器的使用许可。您不必为发送给用户的 MicroBlaze 设计支付特许使用费,而且,因为 MicroBlaze 是软性的,您的设计永远也不会过时。IP 产品目录支持一大批处理外设选项。 目标板需连接到主机以进行各种各样的通信,因为工具的使用和设计文件的创建都在主机上进行。最常用的嵌入式目标板连接方法是利用一个符合业界标准的 JTAG 探针。 赛灵思 提供的唯一连接方式是 USB JTAG 探针,可用于 FPGA 和嵌入式软件下载及调试。这一性能可简化处理过程,使您不必依赖于多个探针,消除为不同功用而来回调换探针的麻烦。以太网和串行电缆也包括在套件中,这样,一打开封装,您立即就能完成所有需要的连接。 参考设计和嵌入式 OS 支持 在集成开发套件中,能真正使您游刃有余地进行设计,并且最具决定性、最关键的部分,是一批参考设计和符合业界标准的嵌入式 OS 支持。该套件包含已有的、行之有效的示例设计,您打开产品包装后,立即就能拥有可以运行的基本系统。这些预先验证过的参考系统可以在您开始创建新的代码或 IP 之前确认硬件及连接的状况是否正常,这样,如果问题出在电路板或电缆上,您就不会白费时间在自己的设计中找问题。 这些参考系统也是极好的示例,为您展示 Spartan-3E 1600E 平台的众多功能,如 DDR SDRAM、以太网、RS232 和 LCD 功能等。您可以把这些示例用作模板,这样,假如您的定制板要实现同样的功能,您就可以用模板来模拟您自己的设计功能,或者原封不动地照搬已有的功能。 经预先验证过的参考系统示例包括: 从主系列模式配置的问好字词示例 从 BPI Up 模式配置的 μClinux 示例 从 BPI Down 模式配置的简单网络服务器 使用现有设计示例可即时启动您自己的设计,与手动生成复杂系统设计的方方面面相比较,可节约几天甚或几个月的开发时间。在 www.xilinx.com/cn/sp3e1600e 上可以找到其他参考设计和更新。 对嵌入式操作系统 (eOS) 的支持也是许多处理应用取得成功的关键。MicroBlaze 开发套件包括对产品/供应商的若干 eOS 支持,这些已经实践证明非常及时、有效,例如: Mentor Graphics Nucleus Petalogix μClinux Micrium μC/OS-II 如果需要对 eOS 和工具产品的特定支持,最好是产品来自于哪家供应商,就找哪家。由 Spartan 和 MicroBlaze 组合而成的处理解决方案也得到了许多其他第三方嵌入式 RTOS 或硬件/软件设计工具合作伙伴的支持。我们的嵌入式合作伙伴的网站,在以下网站上有列表:www.xilinx.com/cn/ise/embedded/epartners/listing.htm. 结论 与传统处理解决方案相比,赛灵思 所提供的嵌入式处理具有明显的优势,包括软处理器、协处理和可定制 IP 的高度灵活性和独特魅力。我们的低价位 Spartan-3E 1600E 嵌入式开发套件不仅仅是一块孤立的电路板。您不必只为了开发一个解决方案原型,就把大量宝贵时间花费在四处搜寻合适的部件上。该套件包括经预先验证过、行之有效的参考设计,能显著加快实时工程师的开发过程。打开产品包装盒后(这盒产品的价位可是颇为公道),立即就能拥有可以运行的嵌入式设计。 要了解我们的低价位 MicroBlaze 开发套件(Spartan-3E 1600E 版)的详情,请访问 www.xilinx.com/cn/embdevkits。要了解我们的所有嵌入式处理解决方案,一个绝佳的起始站点是 www.xilinx.com/cn/processor。

    时间:2014-05-06 关键词: 硬件 嵌入式开发 布线 变量 初始

  • 低价位嵌入式处理开发套件

    Spartan-3E 1600E 开发套件支持灵活的 MicroBlaze 软处理设计 作者:Jay Gould Xilinx, Inc. 嵌入式解决方案营销 高级产品经理 jay.gould@xilinx.com Jim Burnham Xilinx, Inc. 嵌入式处理部 嵌入式产品营销 jim.burnham@xilinx.com 从头构建复杂的实时嵌入式系统既耗时,效率又低。如果硬件、软件、固件、RTOS(实时操作系统)集成和软件驱动器均为全新产品,其功能和可靠性未经实际应用验证,有谁愿意花功夫去调试它们呢?工程师在设计和调试过程中喜欢把变量分离出来,一个个地进行修改,但对您而言,要想迅速取得进展,所使用的组件一开始就必须得心应手——正所谓“工欲善其事,必先利其器”。从工程安排上讲,从布线到返回头一块原型板通常需要好几周的时间,在此期间软件和固件工程师只能尽力为并不存在的平台开发代码和驱动器。 假如利用现成组件构建一个临时的初始系统,情况也好不了多少,因为您必须要把各个系统部件组合在一起,而这些部件很可能来自不同的供应商。您可能会问:我该查自己的系统呢,还是供应商的组件有问题?这样做行吗?会不会很昂贵? 现在,这一切都不用担心了,因为基于灵活、可编程平台的嵌入式开发套件已经登场,它不仅性能全面,而且价格低廉。这一开发套件可不同于那些只有小小的内存、无法真刀真枪完成实际设计工作的“玩具”,也有别于那些过分针对某个特定行业,致使其功能无法迁移或扩展到您自己应用中的工具。现在,仅用略高于一个高端 MP3 播放器及其配件的价格,您就可以买到一套完全捆绑好的套件,包括硬件、软件、JTAG 探针、通信电缆和预先经过验证的一些参考设计。此套件支持真正嵌入式处理的开发,且兼容多种类型的实际应用,包含为构建快速、灵活的嵌入式处理系统而需要的一切要素。 智能工具、IP 和专为功能丰富的硬件开发板(或评估板、参考板或演示板)编写的参考设计,能缩短嵌入式开发的周期。有了一套性能良好的集成开发套件,您就可以完全专注于自己的实际应用,而无需费神寻找因焊接不当、白线断裂或软件驱动程序与规格所要求的 IP 外设不相符而带来的问题。对于软件/固件团队来说,有没有一个稳定的硬件环境大不一样——如果拥有这样一个环境,他们就可以在首次提交定制硬件板之前,早早动手编写代码,并对其进行测试和调试。赛灵思MicroBlaze 开发套件(Spartan-3E 1600E 版)具有平台所有的灵活性、集成度高,而且价格低廉(图 1)。   软处理和可定制IP 的优点 为尽可能地满足项目要求,工程师需要多种选项及灵活性。通过可编程平台和创新型工具,您可以手动设置嵌入式设计的功能、面积、费用和性能,使其达到最佳状态。在把定制的硬件从商店买回家之前,您可以对灵活的软处理器核进行实例化、定制 IP、优化硬件的性能,还可在一个开发板上对您的软件进行验证。 FPGA 处理系统的本质就决定了它是可编程、可重新设置和现场升级的。因此,它们具备的独特优势可帮助您的产品更快打入市场,并具有更长而且可更新的生命周期。 Spartan 系列 FPGA 支持 32 位 RISC MicroBlaze 软处理器。因为该软处理器像其它 IP 外设一样由 FPGA 元件构建而成,所以可以随意将其实例化。为充分利用低价位的 Spartan 应用,赛灵思对 MicroBlaze 软处理器核进行了优化,以达到在尽可能小面积上实现最佳效果。由于这种MicroBlaze 软处理解决方案的灵活性,您可以在设计周期中随时对更新、更改、或整个新处理器核进行实例化。如果硬件和软件错误都可以改正,已有功能可以增强,新的功能可以添加,甚至在完成部署后还能增加对新标准的支持,那么您可以想象一下,产品的寿命会有多么长! IP 外设也是软性的,在面积要求较高的情况下,可对其进行编辑,替代核的某些功能。与分离式处理解决方案不同的是,您可以针对具体应用选择最优组合,从方案中剔除不需要的额外器件单元。在这样一个软性、可编程的处理系统中,可以通过几种微调方法来提高性能。此 MicroBlaze Spartan 套件使您可以尽情发挥协处理的长处,探索加快设计的多种方法,而不仅仅是在拨快时钟上做文章,因为拨快时钟的好处是有限的。与在单个处理器核上序列运行的纯软件应用相比,在高性能 FPGA 硬件中加入引擎一般来说总能收到改进系统性能之效。用多处理器、插入式浮点单元 (FPU) 或硬件指令做实验,可能会对您的应用大有裨益。利用可编程平台,您可以就 MicroBlaze 处理进行实验而不花分文,因为您不必把自己拴死在初步纸面规格书上所提供的那些孤立的解决方案上。 集成部件,出盒即用 赛灵思MicroBlaze 开发套件(Spartan-3E 1600E 版)为嵌入式开发集成了完整的环境。该套件支持一大批不同的 MicroBlaze 软处理,并包括: 来自合作伙伴 Digilent 的 Spartan 3E 1600E 开发板 ISE(集成软件环境)FPGA 工具 荣获大奖的 Platform Studio 嵌入式工具套件 (XPS) MicroBlaze 软处理器许可(无需单元版税) JTAG 探测器、以太网和串行电缆 ChipScope Pro 分析器(评估版) 参考设计   此款低价位 Spartan-3E 1600E 开发板(见图 2)所提供的一组功能十分强劲,绝对物超所值,包括针对存储器的多种选择、时钟、显示器、连接器、用户接口及其他外设,使您能以低成本轻松开发自己的自定义嵌入式设计。实际开发板和附属选项包含如下功能: DDR SDRAM 存储器接口、线性 Flash、Flash PROM、SPI 串行 Flash 连接器:USB 下载、Digilent JTAG 3 电缆、43 扩展 I/O 和三个 6 管脚 I/O 端口 多个用户接口:RS-232、SPI 端口、四个按钮、八个 LED、四个 DIP 交换机、旋转编码器 USB 和三重模式以太网[!--empirenews.page--] 外设:10/100 以太网 PHY、四通道 DAC、两通道 ADC LCD 显示器 此款开发板不仅支持MicroBlaze单处理器设计,也支持 MicroBlaze 处理器的多重实例化,甚至协处理应用,包括 FPGA 架构或 FPU 选项中的硬件指令,以将处理荷载最有效地分配在整个线路设计中。把所有软件功能都加载在单个处理引擎上可能会造成系统性能瓶颈,而在快速 FPGA 电路上实现软件算法能卸去部分荷载,切实加速整个设计过程。事实上,利用协处理、FPU 或硬件指令,系统性能得以大为提高,与纯软件应用相比不可以道里计。在某些实际案例中,性能增加达到 5 倍、10 倍甚至超过 40 倍。 与 Spartan 板相得益彰的,是一组 ISE FPGA 工具,这是针对 FPGA 实现而推出的设计辅助程序,包括输入、综合、验证、布局和布线等。更妙的是,此设计流程已经集成,从嵌入式工具套件集成开发环境 (IDE) 中即可直接调用。 我们的低价位 Spartan-3E 1600E 嵌入式开发套件不仅仅是一块孤立的电路板。您不必只为了开发一个解决方案原型,就把大量宝贵时间花费在四处搜寻合适的部件上。 XPS 嵌入式系统工具套件为嵌入式系统工程师提供了理想的设计环境,使他们不费吹灰之力就可以开始设计过程。本集成开发环境包括设计 GUI、自动化配置向导、编译器和调试器。XPS 构建于 Eclipse 框架之上,并支持 GNU 工具链,可用于处理编译和调试。与平常所用的 Base System Builder 之类大同小异的设计向导,能使配置基本处理器系统的过程自动化,连接并定制 IP,对项目进行组织。此外,XPS 可自动生成实例测试代码和软件驱动器,甚至可为一些最常用的嵌入式操作系统生成板支持包。 这些智能嵌入式工具具有“平台意识”,并能从菜单驱动环境下自动化特定电路板的流程。Xilinx 与其电路板合作伙伴公司(如 Avnet、Nu Horizons 和 Digilent 等)合作,随嵌入式硬件板提交一份电路板说明文件;而 Platform Studio 则利用该文件构建新的菜单支持。用这种设计向导方法来配置系统,您可以在短短几分钟内创建基本的嵌入式系统,因而缩短熟悉过程,加快设计进程。 MicroBlaze 套件捆绑了一个性能不凡的嵌入式 IP 库和针对每个 MicroBlaze 处理器的使用许可。您不必为发送给用户的 MicroBlaze 设计支付特许使用费,而且,因为 MicroBlaze 是软性的,您的设计永远也不会过时。IP 产品目录支持一大批处理外设选项。 目标板需连接到主机以进行各种各样的通信,因为工具的使用和设计文件的创建都在主机上进行。最常用的嵌入式目标板连接方法是利用一个符合业界标准的 JTAG 探针。 赛灵思 提供的唯一连接方式是 USB JTAG 探针,可用于 FPGA 和嵌入式软件下载及调试。这一性能可简化处理过程,使您不必依赖于多个探针,消除为不同功用而来回调换探针的麻烦。以太网和串行电缆也包括在套件中,这样,一打开封装,您立即就能完成所有需要的连接。 参考设计和嵌入式 OS 支持 在集成开发套件中,能真正使您游刃有余地进行设计,并且最具决定性、最关键的部分,是一批参考设计和符合业界标准的嵌入式 OS 支持。该套件包含已有的、行之有效的示例设计,您打开产品包装后,立即就能拥有可以运行的基本系统。这些预先验证过的参考系统可以在您开始创建新的代码或 IP 之前确认硬件及连接的状况是否正常,这样,如果问题出在电路板或电缆上,您就不会白费时间在自己的设计中找问题。 这些参考系统也是极好的示例,为您展示 Spartan-3E 1600E 平台的众多功能,如 DDR SDRAM、以太网、RS232 和 LCD 功能等。您可以把这些示例用作模板,这样,假如您的定制板要实现同样的功能,您就可以用模板来模拟您自己的设计功能,或者原封不动地照搬已有的功能。 经预先验证过的参考系统示例包括: 从主系列模式配置的问好字词示例 从 BPI Up 模式配置的 μClinux 示例 从 BPI Down 模式配置的简单网络服务器 使用现有设计示例可即时启动您自己的设计,与手动生成复杂系统设计的方方面面相比较,可节约几天甚或几个月的开发时间。在 www.xilinx.com/cn/sp3e1600e 上可以找到其他参考设计和更新。 对嵌入式操作系统 (eOS) 的支持也是许多处理应用取得成功的关键。MicroBlaze 开发套件包括对产品/供应商的若干 eOS 支持,这些已经实践证明非常及时、有效,例如: Mentor Graphics Nucleus Petalogix μClinux Micrium μC/OS-II 如果需要对 eOS 和工具产品的特定支持,最好是产品来自于哪家供应商,就找哪家。由 Spartan 和 MicroBlaze 组合而成的处理解决方案也得到了许多其他第三方嵌入式 RTOS 或硬件/软件设计工具合作伙伴的支持。我们的嵌入式合作伙伴的网站,在以下网站上有列表:www.xilinx.com/cn/ise/embedded/epartners/listing.htm. 结论 与传统处理解决方案相比,赛灵思 所提供的嵌入式处理具有明显的优势,包括软处理器、协处理和可定制 IP 的高度灵活性和独特魅力。我们的低价位 Spartan-3E 1600E 嵌入式开发套件不仅仅是一块孤立的电路板。您不必只为了开发一个解决方案原型,就把大量宝贵时间花费在四处搜寻合适的部件上。该套件包括经预先验证过、行之有效的参考设计,能显著加快实时工程师的开发过程。打开产品包装盒后(这盒产品的价位可是颇为公道),立即就能拥有可以运行的嵌入式设计。 要了解我们的低价位 MicroBlaze 开发套件(Spartan-3E 1600E 版)的详情,请访问 www.xilinx.com/cn/embdevkits。要了解我们的所有嵌入式处理解决方案,一个绝佳的起始站点是 www.xilinx.com/cn/processor。

    时间:2014-12-09 关键词: 硬件 嵌入式开发 布线 变量 初始

  • PCB高速信号电路设计的三大布线技巧详解

    PCB板的设计是电子工程师的必修课,而想要设计出一块完美的PCB板也并不是看上去的那么容易。一块完美的PCB板不仅需要做到元件选择和设置合理,还需要具备良好的信号传导性能。本文将会就PCB高速信号电路设计中的布线技巧知识,展开详细介绍和分享,希望能够对大家的工作有所帮助。 合理使用多层板进行PCB布线 在 PCB板的实际设计过程中,大部分工程师都会选择使用多层板来完成高速信号布线工作,这种多层板既是必不可少的组成部分,也是帮助工程师降低电路干扰的有效手段。在利用多层板来完成PCB的高速信号电路设计时,工程师需要合理的选择层数来降低印制板尺寸,充分利用中间层来设置屏蔽,实现就近接地,能有效降低寄生电感,缩短信号传输长度,降低信号间的交叉干扰等等,所有这些方法对高速电路的可靠性工作都是非常有利的。 除了上面所提到的几种利用多层板提升PCB信号传输可靠性的方法外,还有一部分权威资料显示,同种材料时四层板要比双面板的噪声低20dB。引线弯折越少越好,最好采用全直线,需要转折,可用45度折线或圆弧转折,可以减小高速信号对外的发射和相互间的耦合,减少信号的辐射和反射。 高速电路器件管脚间的引线越短越好 在进行PCB高速信号电路的设计和布线过程中,工程师需要尽可能的缩短高速电路器件管脚之间的引线,以为引线越长,带来的分布电感和分布电容值越大,这将会导致高速电路系统发生反射、振荡等。 除了要尽可能的缩短高速电路元件管脚之间的引线之外,在PCB布线的过程中,各个高速电路器件管脚间的引线层间交替越少越好,就是元件连接过程中所用的过孔越少越好。通常来说,一个过孔可带来约0.5pF的分布电容,这将导致电路的延时明显增加。同时,高速电路布线要注意信号线近距离平行走线所引入的“交叉干扰”,若无法避免平行分布,可以在平行信号线的反面布置大面积的“地”来减少干扰。在相邻的两个层,走线的方向务必取为相互垂直。 对特别重要的信号线或局部单元实施地线包围 在进行PCB板的布线设计过程中,工程师可以对一些非常重要的信号线采用地线包围的方法,可在如时钟信号、高速模拟信号等这些不易受到干扰的信号走线的同 时在外围加上保护的地线,将要保护的信号线夹在中间。因为在设计的过程中,各类信号走线是不能形成环路的,同样地线也不能形成电流环路。而如果产生环路布 线电路则将在系统中产生很大的干扰。采用地线包围信号线的布线方法,能有效的避免布线时形成环路。应该在每个集成电路块的附近设置一个或几个高频去耦电 容。模拟地线、数字地线等接往公共地线时要用高频扼流环节。某些高速信号线应特殊处理:差分信号要求在同一层上且尽可能的靠近平行走线,差分信号线之间不 允许插入任何信号,并要求等长。 除了上面提到的几种设计方法外,在进行PCB信号线布线设计时,工程师还应该尽量避免高速信号布线分枝或形成树桩。高频信号线走在表层容易产生较大的电磁辐射,将高频信号线布线在电源和地线之间,通过电源和底层对电磁波的吸收,所产生的辐射将减少很多。

    时间:2016-04-11 关键词: PCB 电路设计 嵌入式开发 布线 高速信号

  • 互连时序模型与布线长度分析

    互连时序模型与布线长度分析

    高速数字电路互连时序模型与布线长度分析高速电路设计领域,关于布线有一种几乎是公理的认识,即“等长”走线,认为走线只要等长就一定满足时序需求,就不会存在时序问题。本文对常用高速器件的互连时序建立模型,并给出一般性的时序分析公式。为体现具体问题具体分析的原则,避免将公式当成万能公式,文中给出了MII、RMII、RGMII和SPI的实例分析。实例分析中,结合使用公式分析和理论分析两种方法,以实例证明公式的局限性和两种方法的利弊。本文最后还基于这些实例分析,给出了SDRAM和DDR SDRAM等布线的一般性原则。本文通过实例指明时序分析的关键在于:对具体时序理解透彻的基础上,具体问题具体分析,不能一味的套用公式,更不是通过走线的等长来解决时序问题。1.典型高速器件互连时序模型图1给出通用高速器件互连接口简化模型。图中,左侧虚线框表示通信器件双方的主控端。常见的实际情形有:SDRAM控制器、SPI主控制器等。经过适当的演化,基于本模型很容易得到I2C主控端、MII接口的TX组模型、RMII共享时钟模型以及DDR控制信号与地址信号的互连模型等。右侧虚线框表示通信中的被动端。本模型中,数据是双向的,但是时钟是单一方向。简单地说,就是时钟单一方向发送,数据双向传递。这个特点是本模型的适应场景。图1简化的器件互连模型图2是基于本模型的数据写时序关系图。图中,T0表示主控端内部时钟发生器CLK发出的时钟到达触发器Q1时钟输入端的延时;T1表示触发器Q1接受到时钟后到Q1输出端出现数据的延时;T2表示主控端内部时钟发生器CLK发出的时钟到主控端外部时钟输出引脚的延时;T3表示内部触发器Q1输出的数据到达主控端外部数据输出引脚的延时。通常,半导体制造商不会给出T0-T3这些参数,通常会给出一个用于反映这些参数最终等价效果的参数,即主控端外部数据引脚上出现数据时相对于外部时钟引脚出现时钟信号的延时,这里记为Tco.图2数据写时序图时序分析最关心的参数是信号到达接受端的最终建立时间和保持时间是否符合器件要求。这里将建立时间和保持时间分别记为Tsetup和Thold.Tflt-clk和Tflt-data分别表示时钟信号和数据信号的飞行时间,即他们在对应走线上的延时。Tjitter-clk和Tjitter-data分别代表时钟信号和数据信号上的抖动时间。器件的建立时间和保持时间是通过描述器件外部的时钟引脚和数据引脚上的时序关系来反映器件内部相关的时序延时和相关目标逻辑时序关系的集总参数。信号从器件的引脚到内部目标逻辑存在一定延时,同时内部逻辑需要最终的建立和保持时间,综合器件内部的这些需求,最终得到器件对外的时序要求。分析图2中时钟信号和数据信号的相互关系,可以发现:由于Tco的存在,如果器件间的时钟和数据走线等长,则在接收端,用于发送时间的边沿不能用于数据的采样。为了在接收端对数据进行正确采样,必须调整时钟和数据走线的关系,有两种方法:第一,时钟走线长于数据走线,使得数据飞行时间较时钟短。此时,在接收端仍然可以使用产生数据的时钟沿采样数据;第二,数据走线比时钟长,使得数据飞行时间较时钟长。此时,可以使用使用产生数据时钟沿的下一个上升沿采样数据。实际工程中,设计人员一般使用第二种方法并希望对于数字系统的建立时间和保持时间都留有一定裕量,因此我们可以得出下列公式,即建立时间公式:(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)max + Tjitter-clk+ Tjitter-data (Thold)min(2)很显然,Tco、Tflt-data、Tflt-clk中,Tco是器件的固有参数,Tflt-data和Tflt-clk取决于对应的PCB走线长度和走线层等。如果Tflt-data和Tflt-clk的差过小,则导致数据的保持时间不足;如果过大,则会使得建立时间不足。因此,Tflt-data和Tflt-clk的差存在上限和下限双重限制。图3数据读时序图图3是基于本模型的数据读时序关系图。图中参数含义与前述相同。需要注意的是:在读关系中,时钟首先需要从主控端传到从端,待从端发出的数据回到主控端后,才能由主控端对数据进行采样。因此,建立和保持时间的公式如下:(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min + Tjitter-clk+ Tjitter-data < T (3)(Thold)min< (Tco)min + (Tflt-data)min + (Tflt-clk)max - Tjitter-clk- Tjitter-data (4)参数Tco、Tflt-data 、Tflt-clk中,To是器件的固有参数,Tflt-data 和Tflt-clk取决于对应的PCB走线长度和走线层等。如果Tflt-data 和Tflt-clk的总和过小,则导致数据的保持时间不足;如果过大,则会使得建立时间不足。因此,Tflt-data 和Tflt-clk的和存在上限和下限双重限制。需要额外说明的是,前述公式的分析中暗含一个结果,就是:默认器件的输出保持时间和输出延时是等时间的。实际上,不同的半导体器件具有不同的情况,即使同一个半导体器件,在每次输出数据时也不一定是完全相同的。这正是本文开始就一再强调的,时序分析的公式并不是万能的,尽管大多数情况均适用,鉴于现实世界中的情况多样,必须具体问题具体分析。还有一个问题:是否可以使用产生数据时钟沿的次次上升沿采样数据,或者更靠后的边沿来采样数据。图4所示是1#时钟沿发出的数据由3#时钟沿采样的例子,在前述内容中,1#时钟沿发出的数据均由2#时钟沿采样。此处。为了在接收端有较好的建立和保持时间,可以看出数据的飞行时间最好要大于一个时钟周期。假设此时钟周期为40ns,表层走线,板材为FR-4,则数据线的最小长度要635CM。即使时钟周期为8ns,数据线最小长度也要127CM。这显然不是我们所希望的。因此,实际中使用产生数据时钟沿的次上升沿来采样数据。图4 使用数据产生沿的后续边沿采样数据2.时序分析实例2.1 MII接口MII接口是最常用的百兆以太网PHY芯片与MAC间的接口,表1和表2分别是某百兆PHY芯片和某MPU内部MAC的RX通道时序参数表。表1某PHY芯片RX通道时序参数表表2某MPU内MAC RX通道时序参数表通过表格可以看出,MAC侧要求RXD、RX_DV和RX_ER信号对RX_CLK信号的建立与保持时间最小为8ns,也就是实际的建立与保持时间不得小于8ns.假设RXD、RX_DV与RX_CLK信号从PHY侧到MAC侧的延时完全相同,则在MAC侧有:传输的时钟周期为40ns;最小的建立时间为40-tval =12ns;最小的保持时间为thold = 10ns;最小的建立时间和保持时间总和为22ns;假设RXD、RX_DV和RX_ER信号对RX_CLK信号存在延时,则存在两种极端情况:当延时导致建立时间达到最低要求,即当相对延时为+4ns时,则在MAC侧建立时间为8ns,保持时间为14ns;当延时导致保持时间达到最低要求,即当相对延时为-2ns时,则在MAC侧建立时间为14ns,保持时间为8ns;假设MII接口走线在PCB表层,PCB板材为FR-4,可知信号传输速度大约为160ps/inch,综合上述两种情况,可以得出RXD、RX_DV和RX_ER相对RX_CLK的走线长度关系为:延迟+4ns时,RXD、RX_DV和RX_ER走线相对RX_CLK可以长:4000/160 * 2.54 = 63CM;延迟-2ns时,RXD、RX_DV和RX_ER走线相对RX_CLK可以短:2000/160 * 2.54 = 32CM;可见,对于MII的RX通道信号,可以无需考虑等长。注意,时序关系不代表不需要考虑反射问题。当信号在走线上的传播和返回延时比信号的上升时间长时,就有必要考虑是否进行终端阻抗匹配以抑制反射。下面使用公式进行计算,以对比理论分析和公式法的优劣。为简化计算,忽略公式(1)和公式(2)中的抖动因素Tjitter-clk和Tjitter-data,相关公式变为:(Tsetup)min + (Tco)max + (Tflt-data - Tflt-clk)max(Thold)min(6)将表2和表3中的参数带入公式(5)和公式(6),得出:10 - (Tco)minflt-data - Tflt-clk< 4由于PHY芯片参数并没有给出(Tco)min这个参数,所以公式无法得到最终结果。由于PHY芯片的最长输出延时为28ns,最短保持时间为10ns,在此假设(Tco)min为12ns,则:-2flt-data - Tflt-clk< 4可分解为:Tflt-data - Tflt-clk< 4Tflt-clk-Tflt-data< 2换算成长度就是:Lflt-data - Lflt-clk<63CMLflt-clk -Lflt-data<32CM可以看出,使用公式分析时有时会受到参数不全的制约,这时需要根据其他参数推断出需要的参数。对比分析法和公式法,可以看出:分析法比较繁琐,需要认真分析时序关系,而公式法却非常快捷。不过,公式法有时会受到参数的制约,得不到全面的结论。实际中,应该两种方法结合使用。下面分析该PHY芯片和MAC间TX通道的时序。表3和表4分别是该百兆PHY芯片和MPU内部MAC的TX通道时序参数表。表3 某PHY芯片TX通道时序参数表表4 某MPU内MAC TX通道时序参数表使用公式进行计算,为简化忽略公式(3)和公式(4)中的抖动因素Tjitter-clk和Tjitter-data,则相关公式变为:(Tsetup)min + (Tco)max + (Tflt-data)max + (Tflt-clk)min< T(Thold)min< (Tco)min + (Tflt-data)min + (Tflt-clk)max带入上述参数表中的参数,化简得到:Lflt-data + Lflt-clk< 47.625CM假设MII走线在PCB表层,PCB材料为FR-4,走线传输速度为160ps/inch,综合上述分析,可以得出TXD、 TXEN 分别和 TXCLK的走线之和不能大于47CM。实际布线中,本组走线应当越短越好。走线越短,则数据的建立时间越充足,保持时间越少。本实例中,恰好MAC侧允许保持时间为0ns。2.2 RMII接口RMII接口也是常用的百兆以太网PHY芯片与MAC间的接口。表5是某百兆PHY的时序参数表,表6和表7分别是某MPU内部MAC的时序参数表。表5某PHY芯片的时序参数表表6某MPU内MAC RX通道时序参数表表7某MPU内MAC TX通道时序参数表该MPU内MAC在RMII模式时,不支持时钟输出,同时PHY要求时钟信号为输入。该MPU配合PHY工作在RMII模式下,需要外部使用一颗符合双方精度要求的50MHz振荡器,来为双方提供时钟基准。为简化时序分析,可以将外部振荡器至MPU和PHY双方的走线设计为等长,此时时钟信号在两者的时钟输入引脚上具有完全一致的时刻。注意:等长走线的一般实现方法是蛇形线,但等长的蛇形线并不一定意味着等延时。只有当蛇形线的延时效果等同或者尽可能近似于直线时,等长才意味着等延时。为了让蛇形线具有类似于直线的延时效果,蛇形线的高度应尽可能小,蛇形线的开口应尽可能宽,也就是说,波浪线的外形更利于等延时。当时钟信号等时刻到达收发双方的输入引脚时,具有如图5所示的时序模型,因而仅需讨论数据线的长度。图5共用时钟的RMII时序模型根据上述时序模型,可得出下列时序公式:(Tsetup)min + (Tco)max + (Tflt-data)max + Tjitter-clk+ Tjitter-data (Thold)min(8)对RXD、CRS_DV和RX_ER信号来说,该组信号由PHY发给MPU,根据公式(7)和公式(8),可得(为了简化,认为最小的Tco时间等于Thold时间):1 flt-data < 2走线时间不可能为负值,假设走线位于PCB表层,材料为FR-4,则:Lflt-data < 31.75CM对TXD、和TX_EN信号来说,该组信号由MPU发给PHY,根据公式(7)和公式(8),可得:-0.5 flt-data < 3走线时间不可能为负值,假设走线位于PCB表层,材料为FR-4,则:Lflt-data < 47.625CM对RXD、CRS_DV和RX_ER信号来说,该组信号由PHY发给MPU。假设数据线走线长度为0,则数据线延时为0ns,此时在MPU侧接受到信号的最小建立时间为:20-14=6ns,最小保持时间为:3ns。MAC侧要求的最小建立时间为4ns,最小保持时间为2ns。可见,此时数据线的走线长度最长延时可以到2ns,此时MAC侧接受到信号的建立时间和保持时间分别为4ns和5ns,符合时序要求。所以走线长度最长可以为31.75CM。对TXD和TX_EN信号来说,该组信号由MPU发给PHY。假设数据线走线长度为0,则数据线延时为0ns,此时在PHY侧接受到信号的最小建立时间为:20-13=7ns,最小保持时间为:2ns。MAC侧要求的最小建立时间为4ns,最小保持时间为1.5ns。可见,此时数据线的走线长度最长延时可以到3ns,此时MAC侧接受到信号的建立时间和保持时间分别为4ns和4.5ns,符合时序要求。所以走线长度最长可以为47.625CM。3.结论进行时序分析的关键点首先在于必须对被分析的时序关系非常清楚、能够深刻理解当前对象的时序协议。其次,时序分析要针对具体问题具体分析,不存在所谓的万能时序公式。有时,单纯依靠理论分析或者单纯依靠时序关系公式并不一定能够解决问题,而是要两者结合使用。对于高速信号的布线而言,存在“等长”说,即很多工程师认为只要所有的线路尽可能等长,就一定满足时序要求。事实上,这是一种错误的认识,本文的实例分析就明确证明了这一点。只有那些时钟和数据由同一个器件发出,由另一个器件接受,并且发送端的建立时间和保持时间恰好满足接收端需求时,“等长”才算是一种偷懒的方法。除此以外,尤其是那些通过单向时钟驱动、采样双向数据或者逆向数据的信号,必须具体问题具体分析。当然,对于PC机这类通用设备来说,由于主板的设计需要兼容不同厂家的内存条,此时走线设计为等长确实是合理的设计。公共时钟系统由于使用单向时钟信号对双向数据进行采样,因此存在双重限制,两组限制制约了走线不仅有走线长度差值限制,同时还有走线总长度限制。源同步时钟系统使用与数据同向的时钟,因此只存在单重限制,使得走线只有差限制而没有总长度限制。一般而言,对于SPI接口、MII接口、共享时钟的RMII接口或者SDRAM信号,走线应尽可能的短。对于DDR SDRAM信号以及RGMII等DDR时序的接口来说,多数情况下,组内等长确实是一种简便快速的方法。

    时间:2018-10-10 关键词: PCB 嵌入式开发 布线 sdram ddr 高速信号 互联时序 公共时钟系统

  • 深度解析嵌入式DDR总线的布线分析与设计

    深度解析嵌入式DDR总线的布线分析与设计

    引 言 嵌入式DDR(Double Data Rate,双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大,实现的功能越来越多,系统的工作频率越来越高,DDR的工作频率也逐渐从最低的133 MHz提高到200 MHz,从而实现了更大的系统带宽和更好的性能。然而,更高的工作频率同时也对系统的稳定性提出了更高的要求,这需要硬件设计者对电路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。 嵌入式系统使用DDR内存,可以在传统的单数据数率内存芯片上实现更好的性能。DDR允许在不增加时钟频率和数据位宽的条件下,一个时钟周期内能够处理两个操作。增加的数据总线性能是由于源同步数据选通允许数据同时在选通脉冲的上升沿和下降沿被获取。 DDR虽然能够给嵌入式设计带来更好的性能,但是设计者必须比以往的SDR设计更小心地处理DDR部分的PCB布线部分,否则不仅不能实现好的性能,整个嵌人式系统的稳定性也会受到影响。DDR比传统的SDR有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I/O口信号,并且需要合适的终端电阻匹配。这些都是要面对的新的挑战。 1 DDR总线结构 对于DDR内存,JEDEC建立和采用了一个低压高速信号标准。这个标准称为“短截线串联终结逻辑(STubSeries terminated Logic,SSTL)”。SSTL能够改进数据通过总线传输的信号完整性,这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。 在一个典型的内存拓扑结构中,如果使用了串联匹配电阻(RS),那么它应该放在远离DDR控制器的位置。这种方法能够节约控制器附近宝贵的电路板空间,避免布线拥塞和繁琐的引脚扇出;而且也优化了从控制器到内存芯片的信号完整性,在这些位置往往有很多地址和命令信号需要可靠地被多个内存接收。 最普通的SSTL终端模型是一种较好的单终端和并联终端方案,如图1所示。这种方案包含使用一个串联终端电阻(Rs)从控制器到内存,以及一个并联终端电阻(RT)上拉到终端电压(VTT)。这种方法常见于商用电脑的主板上,但目前的嵌入式主板上为了获得更好的信号完整性和系统稳定性,也常常使用。RS和RT的值是信赖于具体的系统的,应该由板级仿真确定具体的值。 2 嵌入式DDR布线分析 2.1 DDR的信号完整性问题 高速总线信号的传输往往需要考虑信号完整性问题。DDR的信号线不是普通的信号线而是传输线,因而传输线上的过孔,或者连接器等不连续阻抗因素都会影响接收端的信号完整性。主要有过冲和下冲、振铃及串扰等影响,交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能。 DDR为了实现更高的信号频率,SSTL高增益差分接收器的接收电平往往是偏置在参考电平(VREF)附近,使用这样的接收器允许更小的电压摆幅、更少的信号反射、更低的电磁干扰和更短的建立时间,比LVTTL能适应更高的时钟频率。图2所示的是SSTL接口电平。交流逻辑电平是在接收器端的接收电平,在接收器处交流逻辑参数(包括建立和保持时间)都必须最佳,而直流逻辑电平则提供一个滞后的接收电平点。当输入电平穿过DC直流参考点时,接收器转变到新的逻辑电平并且保持这个新的状态,只要信号不低于门限电平。因此,SSTL总线不易于受过冲、下冲和振铃的影响。 2.2 基于布线考虑的DDR信号分组 DDR控制器包括超过130个信号,并且提供直接的信号接口连接内存子系统。这些信号根据信号的种类可以分为不同的信号组,如表1所列。 其中,数据组的分组应该以每个字节通道来划分,DM0、DQS0以及DQ0~DQ7为第1字节通道,DM1、DQS1以及DQ8~DQ15为第2字节通道,以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配,每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不像组内信号那样要求严格,但不同组长度差同样也有一定要求。具体布线要求见2.4小节。 2.3 信号组布线顺序 为了确保DDR接口最优化,DDR的布线应该按照如下的顺序进行:功率、电阻网络中的pin脚交换、数据信号线布线、地址/命令信号布线、控制信号布线、时钟信号布线、反馈信号布线。 数据信号组的布线优先级是所有信号组中最高的,因为它工作在2倍时钟频率下,它的信号完整性要求是最高的。另外,数据信号组是所有这些信号组中占最大部分内存总线位宽的部分,也是最主要的走线长度匹配有要求的信号组。 地址、命令、控制和数据信号组都与时钟的走线有关。因此,系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑,以确保所有这些关系都能够被满足。 2.4 各组信号布线长度匹配 时钟信号:以地平面为参考,给整个时钟回路的走线提供一个完整的地平面,给回路电流提供一个低阻抗的路径。由于是差分时钟信号,在走线前应预先设计好线宽线距,计算好差分阻抗,再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线,尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则,信号线的单线阻抗应控制在50~60 Ω,差分阻抗控制在100~120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15~33Ω,可选的并联终端电阻RT值在25~68 Ω,具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组:以地平面为参考,给信号回路提供完整的地平面。特征阻抗控制在50~60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置,每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要),不同字节通道的信号长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0~33 Ω,并联匹配终端电阻RT值为25~68Ω。如果使用电阻排的方式匹配,则数据电阻排内不应有其他DDR信号。 地址和命令信号组:保持完整的地和电源平面。特征阻抗控制在50~60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil以上。组内信号应该与DDR时钟线长度匹配,差距至少控制在25 mil内。串联匹配电阻RS值为O~33 Ω,并联匹配电阻RT值应该在25~68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。[!--empirenews.page--] 控制信号组:控制信号组的信号最少,只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O~33 Ω,并联匹配终端电阻RT值为25~68 Ω。为了防止串扰,本组内信号同样也不能和数据信号在同一个电阻排内。 2.5 电源部分的设计分析 通常情况下,DDR供电电压是2.3~2.7 V,典型值是2.5 V,工作频率的不同可能引起正常工作电压的不同。参考电压VREF是1.13~1.38 V,典型值是1.25 V。VTT以VREF为参考,电压范围是(VREF-0.4 V)-(VREF+0.4 V)。由于VREF只是给差分接收器端提供一个直流参考电平,所以电流比较小,最大只有3 mA。VTT的电流由于上拉的缘故,在输出端输出高电平时,VTT应能流入电流;在输出端输出低电平时VTT电流输出。故VTT必须能同时有流入和流出电流,电流的大小依赖于总线上同时出现的电位状态,从常用的设计来看最大可以从2.3 A到3.2 A。 由于VREF电压作为其他信号接收端的重要参考,故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出,但是由于使用的目的不同,走线也完全不同。VREF最好和VTT在不同平面,以免VTT产生的噪声干扰VREF。而且无论是在DDR控制器端还是DDR存储器端,VREF脚附近都应放置去耦电容,消除高频噪声。VREF的走线宽度应该越宽越好,最好为20~25 mil。 VTT电源应该单独划分一块平面来供应电流,且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉,那么最好每个排阻都添加一个0.1 μF或0.01μF的去耦电容,这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。 结 语 在带有DDR的嵌入式系统主板中,设计PCB最难的部分莫过于DDR的走线设计。好的走线就等于有了好的信号完整性和好的时序匹配,总线在高速输入/输出数据过程中就不会出错,甚至能够有更好的抗串扰和EMC能力。DDR总线并行传输且速率较高,在设计过程中如果没有按照严格的约束进行布线,在设备后期调试过程中,将会出现各种各样异常问题,甚至是系统根本无法启动。而这些问题在查找和调试中很难发现,以至于无法完成硬件的开发。最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题,在走线时就把这些规则运用进去;如果有条件,可以做一下仿真,预先验证一下设计。这样做出来的设计,系统的稳定性和可靠性才会更高。

    时间:2017-04-19 关键词: 嵌入式 布线 总线与接口 ddr总线

  • CAN总线标准接口与布线规范

    CAN总线标准接口与布线规范

    工业4.0时代已经到来,基于自主优先级仲裁和错误重发机制的CAN总线应用十分广泛,相同的各种总线故障和问题也十分困扰工程师,其实最好的解决办法就是产品前期设计要相对的严谨,今天主要带大家熟悉CAN总线的常用接口和布线规范。 随着CAN总线技术的应用愈发广泛,不仅涉及汽车电子和轨道交通,还包括医疗器械、工业控制、智能家居和机器人网络互联等,当然我们的工程师也被各种奇葩的总线问题困扰,与其后期解决问题,不如前期有效规避。 一、常见的CAN总线标准接口 CAN总线接口已经在CIA出版的标准CIA 303_1进行明确规定,熟知接口定义有助于提高自身产品和其它设备兼容性。 1.DB_9端子     图 1 DB_9接口定义 图1一般工业中最常用的9针D-Sub连接器,分公头和母头,这里值得一提的是引脚6和9在标准中也是定义了功能的,9定义为收发器/光耦合器的正极电源,但在工业领域常常会有所变化,6和9也常用做CAN设备电源电压的输入引脚,但这种技术局限性较大,因为通过引脚运输到的电流非常有限,参考标准CIA 303_1。 2.OPEN_5端子     图 2 Open_5接口定义 图2是Open_5形式的接口定义,如果OPEN_4端子的一般使用1-4pin或2-5pin,如果Open_3端子的一般使用的2-4pin,需根据实际情况选择。 3.M12端子     图 3 M12接口定义 图3是M12形式的接口定义,在这里可能没有什么特别需要注意的点,还有就是除了5pin的接口还有8pin、9pin、10pin和12pin的接口,具体的定义不在赘述,可参考标准CIA 303_1。 二、CAN总线布线规范 如果你是一个CAN总线的入门小白,下面的总线布线规范,你可能得收藏起来,在你组网布线的时候时不时拿出来看看,相信对你会非常有帮助。 1.CAN总线布线形式 1)“手牵手”式连接     图 4 “手牵手”式连接 手牵手布线是最基本的一种方式,需要注意的是在布线的时候电阻和电抗分配必须合理,一般要求在首尾两端各配一个120欧的终端电阻,不可只接单端或不接。 2)“T”型连接     图 5 “T型”连接 “T型连接”的布线方式需要注意的是分支的长度,一般波特率在1M的情况下,分支长度最好不要超过0.3m,如果需要增加分支长度,可以降低通讯速率或者使用(CANbridge+)中继器延长距离,一般情况分支布线的情况符合图 5即可。     图 6 分支距离和波特率的关系 3)星型拓扑结构     图 7 星型拓扑结构 对于星型拓扑结构来说需要注意的是每个分支的终端电阻的匹配,一般等距离分支终端电阻R=N(分支数)*60即可,如果不等距,需要根据实际情况进行匹配,星型组网一般推荐使用(CANHUB-AS4)集线器,能够有效隔离子网络的干扰,延长通讯距离。 2.组网功能实现 选好组网的形式之后,那么我们就要考虑实际组网后的功能是否能够满足需求,接下来我就通过一个案例来跟大家简单分享一下;     图 8 组网示意图 上面的案列比较简单,中控室一般采用电脑控制,但是电脑的接口一般是PCI/CPCI/USB接口居多,需要使用相关的接口转换卡引出,接着就是传输距离和传输速率关系,一般遵循【传输距离(km)=(50000/波特率(byte))*0.8】,仅作参考,应视具体情况而定,如果你想要更长的传输距离和传输速率,以下方案可提供参考: 1)增加中继设备(Can Bridge+),一般传输距离增加一倍; 2)使用CAN转光纤设备(CANHub-AF2S2),光纤抗干扰能力强,传输距离一般是CAN传输距离的2倍; 3)使用CAN转以太网(CANET-XE-U),以太网传输速率一般都是10/100/1000M,减少信号传输时间。 现在我们基本上解决组网形式和传输的问题,可能大家忽略了两个问题,一个是传输线缆的选择,到底是用多粗的线缆、是否屏蔽、双绞线还是平行线呢? 3.总线组网线缆的选择     图 10 电缆选择和终端电阻匹配 在这里不得不说,同我接触的很多CAN总线的工程师,都会忽略这个电缆选型和终端电阻匹配问题,对于电缆选型很多工程师好像是对线缆的重视程度还不够,一般选择平行线缆带屏蔽的线缆,虽然带屏蔽了,但是CAN_H和CAN_L平行布线并不能很好的抑制共模干扰,导致总线传输总是偶发一些错误帧,导致数据重发,占用总线资源和其它数据传输,造成关键数据传输延迟,对研发工程师造成了极大的困扰,导致项目延迟;   其次就是终端电阻对总线的影响,不能只记着120欧的终端电阻,也应该根据不同长度和电缆的选择合理配。

    时间:2017-05-15 关键词: 接口 布线 can总线 总线与接口 open_5端子

  • CAN总线标准接口与布线规范

    CAN总线标准接口与布线规范

    工业4.0时代已经到来,基于自主优先级仲裁和错误重发机制的CAN总线应用十分广泛,相同的各种总线故障和问题也十分困扰工程师,其实最好的解决办法就是产品前期设计要相对的严谨,今天主要带大家熟悉CAN总线的常用接口和布线规范。 随着CAN总线技术的应用愈发广泛,不仅涉及汽车电子和轨道交通,还包括医疗器械、工业控制、智能家居和机器人网络互联等,当然我们的工程师也被各种奇葩的总线问题困扰,与其后期解决问题,不如前期有效规避。 一、常见的CAN总线标准接口 CAN总线接口已经在CIA出版的标准CIA 303_1进行明确规定,熟知接口定义有助于提高自身产品和其它设备兼容性。 1. DB_9端子   图 1 DB_9接口定义 图1一般工业中最常用的9针D-Sub连接器,分公头和母头,这里值得一提的是引脚6和9在标准中也是定义了功能的,9定义为收发器/光耦合器的正极电源,但在工业领域常常会有所变化,6和9也常用做CAN设备电源电压的输入引脚,但这种技术局限性较大,因为通过引脚运输到的电流非常有限,参考标准CIA 303_1。 2. OPEN_5端子   图 2 Open_5接口定义 图2是Open_5形式的接口定义,如果OPEN_4端子的一般使用1-4pin或2-5pin,如果Open_3端子的一般使用的2-4pin,需根据实际情况选择。 3. M12端子   图 3 M12接口定义 图3是M12形式的接口定义,在这里可能没有什么特别需要注意的点,还有就是除了5pin的接口还有8pin、9pin、10pin和12pin的接口,具体的定义不在赘述,可参考标准CIA 303_1。 二、CAN总线布线规范 如果你是一个CAN总线的入门小白,下面的总线布线规范,你可能得收藏起来,在你组网布线的时候时不时拿出来看看,相信对你会非常有帮助。 1. CAN总线布线形式 1) “手牵手”式连接   图 4 “手牵手”式连接 手牵手布线是最基本的一种方式,需要注意的是在布线的时候电阻和电抗分配必须合理,一般要求在首尾两端各配一个120欧的终端电阻,不可只接单端或不接。 2) “T”型连接   图 5 “T型”连接 “T型连接”的布线方式需要注意的是分支的长度,一般波特率在1M的情况下,分支长度最好不要超过0.3m,如果需要增加分支长度,可以降低通讯速率或者使用(CANbridge+)中继器延长距离,一般情况分支布线的情况符合图 5即可。   图 6 分支距离和波特率的关系 3) 星型拓扑结构   图 7 星型拓扑结构 对于星型拓扑结构来说需要注意的是每个分支的终端电阻的匹配,一般等距离分支终端电阻R=N(分支数)*60即可,如果不等距,需要根据实际情况进行匹配,星型组网一般推荐使用(CANHUB-AS4)集线器,能够有效隔离子网络的干扰,延长通讯距离。 2. 组网功能实现 选好组网的形式之后,那么我们就要考虑实际组网后的功能是否能够满足需求,接下来我就通过一个案例来跟大家简单分享一下;   图 8 组网示意图 上面的案列比较简单,中控室一般采用电脑控制,但是电脑的接口一般是PCI/CPCI/USB接口居多,需要使用相关的接口转换卡引出,接着就是传输距离和传输速率关系,一般遵循【传输距离(km)=(50000/波特率(byte))*0.8】,仅作参考,应视具体情况而定,如果你想要更长的传输距离和传输速率,以下方案可提供参考: 1) 增加中继设备(Can Bridge+),一般传输距离增加一倍; 2) 使用CAN转光纤设备(CANHub-AF2S2),光纤抗干扰能力强,传输距离一般是CAN传输距离的2倍; 3) 使用CAN转以太网(CANET-XE-U),以太网传输速率一般都是10/100/1000M,减少信号传输时间。 现在我们基本上解决组网形式和传输的问题,可能大家忽略了两个问题,一个是传输线缆的选择,到底是用多粗的线缆、是否屏蔽、双绞线还是平行线呢? 3. 总线组网线缆的选择   图 10 电缆选择和终端电阻匹配 在这里不得不说,同我接触的很多CAN总线的工程师,都会忽略这个电缆选型和终端电阻匹配问题,对于电缆选型很多工程师好像是对线缆的重视程度还不够,一般选择平行线缆带屏蔽的线缆,虽然带屏蔽了,但是CAN_H和CAN_L平行布线并不能很好的抑制共模干扰,导致总线传输总是偶发一些错误帧,导致数据重发,占用总线资源和其它数据传输,造成关键数据传输延迟,对研发工程师造成了极大的困扰,导致项目延迟; 其次就是终端电阻对总线的影响,不能只记着120欧的终端电阻,也应该根据不同长度和电缆的选择合理配。

    时间:2017-12-19 关键词: 布线 端子 总线与接口

  • 嵌入式DDR总线结构介绍及硬件信号布线分析

    嵌入式DDR总线结构介绍及硬件信号布线分析

    嵌入式DDR(Double Data Rate,双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大,实现的功能越来越多,系统的工作频率越来越高,DDR的工作频率也逐渐从最低的133 MHz提高到200 MHz,从而实现了更大的系统带宽和更好的性能。然而,更高的工作频率同时也对系统的稳定性提出了更高的要求,这需要硬件设计者对电路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。嵌入式系统使用DDR内存,可以在传统的单数据数率内存芯片上实现更好。 1 DDR总线结构 对于DDR内存,JEDEC建立和采用了一个低压高速信号标准。这个标准称为“短截线串联终结逻辑(StubSeries Terminated Logic,SSTL)”。SSTL能够改进数据通过总线传输的信号完整性,这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。 在一个典型的内存拓扑结构中,如果使用了串联匹配电阻(Rs),那么它应该放在远离DDR控制器的位置。这种方法能够节约控制器附近宝贵的电路板空间,避免布线拥塞和繁琐的引脚扇出;而且也优化了从控制器到内存芯片的信号完整性,在这些位置往往有很多地址和命令信号需要可靠地被多个内存接收。 最普通的SSTL终端模型是一种较好的单终端和并联终端方案,如图1所示。这种方案包含使用一个串联终端电阻(Rg)从控制器到内存,以及一个并联终端电阻(RT)上拉到终端电压(VTT)。这种方法常见于商用电脑的主板上,但目前的嵌入式主板上为了获得更好的信号完整性和系统稳定性,也常常使用。Rs和RT的值是依赖于具体的系统的,应该由板级仿真确定具体的值。 2 嵌入式DDR布线分析 2.1 DDR的信号完整性问题 高速总线信号的传输往往需要考虑信号完整性问题。DDR的信号线不是普通的信号线而是传输线,因而传输线上的过孔,或者连接器等不连续阻抗因素都会影响接收端的信号完整性。主要有过冲和下冲、振铃及串扰等影响,交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能。 DDR为了实现更高的信号频率,SSTL高增益差分接收器的接收电平往往是偏置在参考电平(VREF)附近,使用这样的接收器允许更小的电压摆幅、更少的信号反射、更低的电磁干扰和更短的建立时间,比LVTTL能适应更高的时钟频率。图2所示的是SSTL接口电平。交流逻辑电平是在接收器端的接收电平,在接收器处交流逻辑参数(包括建立和保持时间)都必须最佳,而直流逻辑电平则提供一个滞后的接收电平点。当输入电平穿过DC直流参考点时,接收器转变到新的逻辑电平并且保持这个新的状态,只要信号不低于门限电平。因此,SSTL总线不易于受过冲、下冲和振铃的影响。 2.2 基于布线考虑的DDR信号分组 DDR控制器包括超过130个信号,并且提供直接的信号接口连接内存子系统。这些信号根据信号的种类可以分为不同的信号组,如表1所列。其中,数据组的分组应该以每个字节通道来划分,DMO、DQSO以及DQO~DQ7为第1字节通道,DMl、DQSl以及DQ8~DQl5为第2字节通道,以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配,每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不像组内信号那样要求严格,但不同组长度差同样也有一定要求。具体布线要求见2.4小节。 2.3 信号组布线顺序 为了确保DDR接口最优化,DDR的布线应该按照如下的顺序进行:功率、电阻网络中的pin脚交换、数据信号线布线、地址/命令信号布线、控制信号布线、时钟信号布线、反馈信号布线。 数据信号组的布线优先级是所有信号组中最高的,因为它工作在2倍时钟频率下,它的信号完整性要求是最高的。另外,数据信号组是所有这些信号组中占最大部分内存总线位宽的部分也是最主要的走线长度匹配有要求的信号组。 地址、命令、控制和数据信号组都与时钟的走线有关。因此,系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑,以确保所有这些关系都能够被满足。 2.4 各组信号布线长度匹配 时钟信号:以地平面为参考,给整个时钟回路的走线提供一个完整的地平面,给回路电流提供一个低阻抗的路径。由于是差分时钟信号,在走线前应预先设计好线宽线距,计算好差分阻抗,再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线,尽量避免层到层的转换。线宽和差分间距需要参考DDR控制器的实施细则,信号线的单线阻抗应控制在50~60Ω,差分阻抗控制在100~120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻Rs值在15~33Q,可选的并联终端电阻RT值在25~68 Ω,具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组:以地平面为参考,给信号回路提供完整的地平面。特征阻抗控制在50~60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置,每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在~25 mil内(非常重要),不同字节通道的信号长度差应控制在1 000 mi内。与相匹配的DM和DQS串联匹配电Rs值为o~33 Ω,并联匹配终端电阻RT值为25~68其他DDR信号。 地址和命令信号组:保持完整的地和电源平面。特征阻抗控制在50~60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持20 mil以上。组内信号应该与DDR时钟线长度匹配,差距至少控制在25 mil内。串联匹配电阻Rs值为O~33 Ω,并联匹配电阻T,值应该在25~68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。 控制信号组:控制信号组的信号最少,只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O~33 Ω,并联匹配终端电阻RT值为25~68 Ω。为了防止串扰,本组内信号同样也不能和数据信号在同一个电阻排内。 2.5 电源部分的设计分析 通常情况下,DDR供电电压是2.3~2.7 V,典型值是2.5 V,工作频率的不同可能引起正常工作电压的不同。参考电压VREF是1.13~1.38 V,典型值是1.25 V。VTT以VREF为参考,电压范围是(VREF一O.4 V)一(VREF+O·4 V)。由于VREF只是给差分接受器端提供一个直流参考电平所以电流比较小,最大的只有3mA.VTT的电流由于上拉的缘故,在输出端输出高电平时,VTT应能流入电流,在输出端输出低电时VTT电流输出.故VTT必须能同时有流入和流出电流,电流的大小依赖于总线上同时出现的电位状态,从常用的设计来看最大可以从2.3A到3.2A. 由于VREF电压作为其他信号接收端的重要参考,故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出,但是由于使用的目的不同,走线也完全不同。VREF最好和VTT在不同平面,以免VTT产生的噪声干扰VREF。而且无论是在DDR控制器端还是DDR存储器端,VREF脚附近都应放置去耦电容,消除高频噪声。VREF的走线宽度应该越宽越好,最好为20~25 mil。 VTT电源应该单独划分一块平面来供应电流,且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉,那么最好每个排阻都添加一个0.1μF或0·01 μF的去耦电容,这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。 结 语 在带有DDR的嵌入式系统主板中,设计PCB最难的部分莫过于DDR的走线设计。好的走线就等于有了好的信号完整性和好的时序匹配,总线在高速输入/输出数据过程中就不会出错,甚至能够有更好的抗串扰和EMC能力。DDR总线并行传输且速率较高,在设计过程中如果没有按照严格的约束进行布线,在设备后期调试过程中,将会出现各种各样异常问题,甚至是系统根本无法启动。而这些问题在查找和调试中很难发现,以至于无法完成硬件的开发。最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题,在走线时就把这些规则运用进去;如果有条件,可以做一下仿真,预先验证一下设计。这样做出来的设计,系统的稳定性和可靠性才会更高。

    时间:2018-04-17 关键词: 嵌入式 布线 总线与接口 ddr总线结构

  • 部分可重配置设计流程——配置分析报告

    部分可重配置设计流程——配置分析报告

    部分可重配置(PR)设计流程一个独特的方面是有多个设计版本必须通过布局布线来实现,这些不同的“配置”具有相同的静态设计结果,但是在每个可重配置区(PR)有不同的模块,设计者必须设置时序约束和平面布局图并且考虑需要交换的不同模块,这是具有一定挑战性的。 这个PR配置分析报告比较了每个可重配置模块(RM),你可以选择任意一个作为PR设计的输入,它检查的资源使用情况、平面布局、时钟和时序等参数,帮助我们管理整个PR设计,这个PR配置分析报告采用Tcl Console或者Tcl脚本来运行,它还没有集成到Vivado IDE中用于项目模式,顶层设计(理想情况下通过opt_design进行最小化处理)必须在发出下面的命令之前打开: report_pr_configuration_analysis -cells -dcps { } 选择可以插入该单元的单个单元(RP)和多个DCPs(每个都代表一个可重配置模块)用于对该RP设计进行全面的分析,或者选择多个单元没有后续的DCPs用于静态设计和接口的顶层分析。 默认情况下会分析PR设计的三个方面,你可以选择一个或多个要点来聚焦报告的某个方面: • complexity关注于资源的使用情况,包括RP要求所需的各种资源类型的最大数量 • clocking关注时钟的使用和每个RM的负载,帮助你规划设计的整体时钟分配 • timing关注于边界接口时序的详细信息,有助于分析RM的性能瓶颈 此外,-rent会将度量标准添加到分析报告中,用于进一步的复杂度报告分析,Rent指数会计算路由复杂度并且可以指示信号阻塞情况,更多关于Rent参数的信息请查看UG906,注意这个选项在大型设计上运行会花费很长的时间。 分析操作完成后,每个RM模块都会根据提供的检查点信息进行检查,虽然可以提供后综合检查点,但是如果RM中包括耦合上下文的综合后的IP,或者需要插入调试模块,那么一些检查点的信息将会丢失,知道opt_design操作完成所有链接和扩展后才能够获得最完整的信息,我们建议你在opt_design之后通过为每个配置调用write_checkpoint –cell指令创建完整的RM检查点,然后使用这些文件运行配置分析报告。 下面是一个设计的一些分析示例,这个设计包括三个可重配置模块。 复杂度 首先是-complexity操作后生成的资源使用情况表格: 可重配置模块复杂度‘RP1’ 注意RM1需要最多的资源用于实现Slice寄存器,RM2需要最多的BlockRAM资源,RM3需要最多的Slice LUTs资源。每种资源类型的最大值汇总在MAX这一列中——这一列应用用于规划pblock资源大小,记住额外的开销是建议性的——指定可重配置分区的打包密度与完整性设计类似。 时钟 -clocking操作总结的是整个设计中用到的时钟资源,然后将时钟分布到每个可重配置模块中,同时它还提供了每个时钟区域中RM时钟负载的数量(下面表格未显示)。 静态时钟汇总 可重配置模块时钟RP1 时序分析 -timing操作会在逻辑层分析RP边界最差的接口路径,默认会检查10个最差的路径,可以使用-nworst来改变设置,下表中Logic Path显示的是逻辑层并且定义每层属于静态(S)分区还是可重配置(RM)分区,下面是三个边界路径分析示例: 可重配置模块边界时序RP1 这些信息可以帮助优化边界路径,插入流水线寄存器会打破时序所面临的挑战,甚至可以在静态区和可重配置区之间创建一个解耦点。 总结 当你完成每个可重配置模块中的逻辑之后,但是在确定设计的布局之前,运行report_pr_configuration_analysis命令生成分析报告,这个报告会帮助优化设计中可重配置分区的每个pblock,为整个设计中的时钟使用提供指导,并且在你取消某个时序信号时提供检测功能。

    时间:2018-04-26 关键词: 接口 布线 pr 总线与接口

  • PCI卡的PCB布线规则

    PCI卡的布线比较讲究,这是PCI信号的特点决定的。在常规性的高频数字电路设计中我们总是力求避免阻抗不匹配造成的信号反射、过冲、振铃、非单调性现象,但是PCI信号却恰恰是利用了信号的反射原理来传输物理信号,为使能够合理利用信号反射同时又尽力避免较大的过冲、振铃和非单调性等副作用,PCI- SIG在PCI规范中对PCB物理实现做了一些规定。 PCI-SIG推荐PCI卡使用四层PCB板,PCI-SIG规定的PCI连接器的信号分布也正是为便于四层板布线而优化定义的。PCI-SIG对PCI控制器的引脚分布也做了一个推荐性的示意图,实际上AMCC、PLX、 OXFORD等PCI控制器生产商也执行了这个推荐,在这个推荐的pin分布下,使用两层PCB板实际上也是很方便布线的,但是如果PCI卡系统硬件很复杂,需要多个电源分割层面的情况下还是多层PCB更好。 PCI卡上任何一个PCI信号仅能连接到一个负载(包括也不能另外连接到一个上拉电阻)。除了CLK,RST,INTA#~INTD#,JTAG这些pin之外,所有pin从金手指与卡座的接触点算起到负载端不得大于 1.5inch;CLK信号长度为2.5+-0.1inch,这个长度有点长,所以许多情况下需要绕弯走线以达到长度要求,这就是为什么常常在PCI卡上见到CLK的蛇形走线的原因;对其余几个pin没有特殊规定。多层PCB时信号走线不要跨越不同的电源层面(至少,存在分割电源层面的那一层应位于PCB 的另一面),这也就是为什么常常见到PCI卡上A面金手指走上来的所有信号往往都打个过孔走到B面(元件面)的原因。 每个PCI信号的特性阻抗为60~100欧姆,负载电容不得超过10pf,IC的IO Pad应能够承受-3.5V的下冲和+7.1V的信号过冲。对于AMCC、PLX、OXFORD等PCI控制器生产商来说,他们的控制器IC都满足这些规定,用户不必考虑,但是如果使用CPLD/FPGA来实现PCI控制器则必须考虑使用的型号是否满足这些规定,一般Altera、Xilinx等CPLD /FPGA厂商会在其数据手册中明确声明该型号CPLD/FPGA是否兼容PCI信号规范。 好了,普通32位33MHz PCI卡的布线还是比较简单的,主要满足长度要求就可以了。其实如果没有非常严格按照布线要求来作的话一般也不会出现问题,但是根据主板芯片组不同,一旦引发信号兼容性问题,要硬件调试PCI卡,那将是电路设计中最痛苦的经历了。

    时间:2014-04-15 关键词: PCB 电路设计 布线 pci卡

  • PCB技术利用飞线手工布局和布线

    一个印制板的布线是否能够顺利完成,主要取决于布局,而且,布线的密度越高,布局就越重要。几乎每个设计者都遇到过这样的情况,布线仅剩下几条时却发现无论如何都布不通了,不得不删除大量或全部的已布线,再重新调整布局!合理的布局是保证顺利布线的前提。 一个布局是否合理没有绝对的判断标准,可以采用一些相对简单的标准来判断布局的优劣。 最常用的标准就是使飞线总长度尽可能短。 一般来说,飞线总长度越短,意味着布线总长度也是越短(注意:这只是相对于大多数情况是正确的,并不是绝对正确);走线越短,走线所占据的印制板面积也就越小,布通率越高。在走线尽可能短的同时,还必须考虑布线密度的问题。 如何布局才能使飞线总长度最短并且保证布局密度不至于过高而不能实现是个很复杂的问题。因为,调整布局就是调整封装的放置位置,一个封装的焊盘往往和几个甚至几十个网络同时相关联,减小一个网络飞线长度可能会增长另一个网络的飞线长度。如何能够调整封装的位置到最佳点实在给不出太实用的标准,实际操作时,主要依靠设计者的经验观查屏幕显示的飞线是否简捷、有序和计算出的总长度是否最短。 飞线是手工布局和布线的主要参考标准,手工调整布局时尽量使飞线走最短路径,手工布线时常常按照飞线指示的路径连接各个焊盘。Protel的飞线优化算法可以有效地解决飞线连接的最短路径问题。 飞线的连接策略Protel提供了两种飞线连接方式供使用者选择:顺序飞线和最短树飞线。 在布线参数设置中的飞线模式页可以设置飞线连接策略,应该选择最短树策略。 动态飞线在有关飞线显示和控制一节中已经讲到: 执行显示网络飞线、显示封装飞线和显示全部飞线命令之一后飞线显示开关打开,执行隐含全部飞线命令后飞线显示开关关闭。 飞线显示开关打开后,不仅规定的网络飞线自动在屏幕上显示,而且每当你手工调整布局移动封装位置时,与该封装连接的飞线也被自动显示。另外,自动显示连接封装飞线时, 除了与该封装相连接的飞线显示外,其余所有飞线都被自动关闭。 执行"编辑/移动/移动封装"命令,如果当前飞线显示开关处于打开状态,除了与该封装相连接的飞线自动显示外,其余所有飞线都被自动关闭。 当飞线策略为"最短树"时,飞线的起始终止点是变化的。 我们知道,最短树飞线并不是按照网络表中引脚的连接顺序来显示飞线的,而是根据封装引脚的实际位置经最短树计算后再决定一个网络中封装引脚的连接顺序;当一个封装的位置发生变时,依照最短树理论计算出的连接顺序也会发生变化,也即飞线的起始和终止点会发生变化,因此,在"最短树"策略下移动封装时,与该封装引脚相连接的飞线会随着封装位置的变化而变化,这就是所谓的动态飞线。 动态飞线采用就近找点连接入网和保证整个网络连接长度最短的飞线策略,所以,动态飞线连同最短树飞线总长度为我们布局时提供了相对最佳的判断标准。 具体地说:布局时,我们通过下述方式来确保动态飞线状态下布局的有效性。 (1)在整板范围内快速移动一个封装,如果与这个封装连接的飞线不发生大的变化,说明与这个封装引脚连接的电网络中结点数少,近于一一对应的连接,这个封装的位置不能任意放置并有较高的定位优先级,参照屏幕右下角显示的飞线长度可以找到该封装的最佳放置位置。 (2)在整板范围内快速移动一个封装,如果与这个封装连接的飞线变化比较大,说明与这个封装引脚连接的电网络中结点数多,这个封装不一定非固定放置在某个位置并具有较低的定位优先级,可以按照其他一些判别准则(如布局是否美观等)并参照屏幕右下角显示的飞线长度找到该封装的相对最佳放置位置。 (3)移动封装,右下角显示的飞线长度最小时放置的位置相对最佳。 (4)如果两个封装不论怎样移动位置其间的飞线连接关系不变,说明这两个封装间具有强的约束关系,应优先放置在一起;如果一个封装不论怎样移动位置与某几个封装间的飞线连接关系不变,说明这个封装与这几个封装间具有强的约束关系,应优先放置在这几个封装的重心或相对接近重心的位置;如果一个封装移动位置时飞线可以不断变化,即总能就近找到连接结点,说明这个封装与其他所有封装间具有弱约束关系,这个封装的位置可以最后确定并且所定的位置可以比较灵活。 动态飞线无疑是一个功能强大的布局工具,但是,由于每移动一下封装都必须重新计算相关网络的最短树,这需要一定的时间。因此,在低挡PC机或大型设计上使用动态飞线时会感到移动封装不太灵活。这时,可以通过设置部分飞线模式和控制显示飞线网络的接点来解决这个问题。 动态飞线状态下移动封装时,按R键可以调整飞线的重显频率。重显频率分为5个等级,为1时飞线重显频率最高,适合于速度较快的机器;为5时飞线重显频率最低,适合于速度较慢的机器。 动态飞线采用就近找点连接入网和保证整个网络连接长度最短的飞线策略,所以,动态飞线连同最短树飞线总长度为我们布局时提供了相对最佳的判断标准。 具体地说:布局时,我们通过下述方式来确保动态飞线状态下布局的有效性。 (1)在整板范围内快速移动一个封装,如果与这个封装连接的飞线不发生大的变化,说明与这个封装引脚连接的电网络中结点数少,近于一一对应的连接,这个封装的位置不能任意放置并有较高的定位优先级,参照屏幕右下角显示的飞线长度可以找到该封装的最佳放置位置。 (2)在整板范围内快速移动一个封装,如果与这个封装连接的飞线变化比较大,说明与这个封装引脚连接的电网络中结点数多,这个封装不一定非固定放置在某个位置并具有较低的定位优先级,可以按照其他一些判别准则(如布局是否美观等)并参照屏幕右下角显示的飞线长度找到该封装的相对最佳放置位置。 (3)移动封装,右下角显示的飞线长度最小时放置的位置相对最佳。 (4)如果两个封装不论怎样移动位置其间的飞线连接关系不变,说明这两个封装间具有强的约束关系,应优先放置在一起;如果一个封装不论怎样移动位置与某几个封装间的飞线连接关系不变,说明这个封装与这几个封装间具有强的约束关系,应优先放置在这几个封装的重心或相对接近重心的位置;如果一个封装移动位置时飞线可以不断变化,即总能就近找到连接结点,说明这个封装与其他所有封装间具有弱约束关系,这个封装的位置可以最后确定并且所定的位置可以比较灵活。[!--empirenews.page--] 动态飞线无疑是一个功能强大的布局工具,但是,由于每移动一下封装都必须重新计算相关网络的最短树,这需要一定的时间。因此,在低挡PC机或大型设计上使用动态飞线时会感到移动封装不太灵活。这时,可以通过设置部分飞线模式和控制显示飞线网络的接点来解决这个问题。 动态飞线状态下移动封装时,按R键可以调整飞线的重显频率。重显频率分为5个等级,为1时飞线重显频率最高,适合于速度较快的机器;为5时飞线重显频率最低,适合于速度较慢的机器。

    时间:2014-05-25 关键词: 布局 PCB 电路设计 布线 飞线

  • 布线工程师如何充分“掌控”时钟信号?

    作者:安森美半导体公司 Billie Johnson 在数字电路设计中,时钟信号是一种在高态与低态之间振荡的信号,决定着电路的性能。在应用中,逻辑可能在上升沿、下降沿触发,或同时在上升沿和下降沿触发。由于溢出给定时钟域的案例极多,故有必要插入缓冲器树来充足地驱动逻辑。时钟树通常带有布线工程师必须满足的延迟、歪曲率、最小功率及信号完整性要求。 当电路从前工序设计人员转移到后工序布线工程师时,可以认为时钟概述与图表是必须沟通的最关键信息。多年以来,由于沟通失误,数以小时、天甚至是星期计的设计工作沦为白费,需要包括时钟树在内的全套重新合成。 在布线之前,采用极佳的时钟来用于合成及时序约束。约束的时钟定义可能出现在模块的顶层焊盘或引脚;可能出现在宏的输出,如锁延迟环(DLL) 或锁相环(PLL);或者作为产生的时钟出现在除法寄存器上。这些时钟定义可能是也可能不是布线工程师需要定义时钟树根以在不同工作模式之间获得最优延迟及平衡歪曲率的领域。前工序及布线工程师之间围绕这些信息的高级别信息沟通以及理解布线工程师怎样运用这些信息,将大幅优化物理设计流程的CTS过程。 有效CTS的设计技巧 下面的某些技巧在业界已经使用多年,但基于过去几年的经验,仍然值得重复运用。 为时钟树根使用中到大强度的驱动器。这就使时钟树能有恰当的起点。但不要使用库中最大的驱动强度,如果信号完整性(SI)分析或片上变化(VOC)分析未出现问题,能够在随后的设计中用到。。 如果时钟除法寄存器及其同步寄存器要在单独测试模式中工作,确保它们被复用逻辑有针对性地驱动。这就能够在测试模式下在输入端增加延迟,而不会影响此功能模式下所产生的时钟驱动的其他所有寄存器。 (divide-by)寄存器不会与任何下行寄存器平衡。绿色域的寄存器数量越少,越会使时钟速度比紫色域中的时钟速度快得多。   图1 寄存器时钟除法寄存器 图2显示了可能使每簇下行寄存器及除法寄存器能够通过复用的一种输入拥有极小时钟及通过复用的另一路输入拥有平衡时钟的复用机制。   图2 下行寄存器及除法寄存器复用机制 若有需要,则插入专用复位驱动器。某些情况下将使用几个寄存器来同步复位。那些寄存器可能并不需要由相同的寄存器来平衡。在图3中,由于未采用集中策略,软件将尝试平衡门控逻辑后的蓝色寄存器,而每个粉红色寄存器包含在复位同步逻辑中。   图3 平衡门控逻辑后的寄存器 如果它们在各自专用驱动器中与其他寄存器分开了的话,在布线过程中这种情况就很容易处理。图4显示了可以怎样在设计交递(hand-off)沟通过程中插入及轻易识别占位符(place-holder)或排除缓冲器,使布线工程师知道哪里可能会出现平衡问题。   图4 插入及轻易识别占位符或排除缓冲器 提供超出预期的时钟图表及大量时钟简介。当前工序设计准备好提供网表进行布线时,他们已经非常熟悉设计及时钟要求。某些情况下,初始CTS设计会提示预布线时序约束中使用的理想值在实际物理设计中不能实现的情况。如果提供了精确的时钟图以及带有时钟原理相关信息的网表交递,就能够更快地弄清导致此状况的问题。 总体图或是代表设计中所有时钟(含门控逻辑)的图非常有用。这要么是采用画图软件,要么是使用电路图捕获工具等使用软件产生的图,甚至还可以是手绘并存储为PDF文档或发送传真给布线工程师的图。此图抵得上尝试直接获得时钟格式的多次通话或电子邮件沟通过程中的千言万语。 由于图表可能会很复杂繁琐,就需要提供相应的简介文档,包括产生的时钟、任何时钟门控或复用图案的详情以及歪曲率平衡和延迟要求等方面的阐释。每种工作模式都需要这些详细信息,因为在插入时钟树期间必须应对每种模式。寄存器可能最后会提供用于功能模式的平衡,但如果我们不仔细的话,测试模式下可能极不平衡。 如果时钟使用DLL或其他宏或它通过门控逻辑,这些详细信息就在所必需了。如果有需要的话,有可能通过那些类型的宏来合成及平衡。对于门控逻辑而言,如果存在一个引脚通过一种模式来连接、但同单元的其他引脚采用另一种模式来连接的情况,走线工具将把这种情况识别为“重汇聚时钟”。虽然布线工具可以解决这些问题,但更好的解决办法可能是迫使工具在时间插入期间查看这个引脚而非其他引脚。 业界软件工具中的CTS 业界软件遵循设计人员的规格及指引,以强大的工具推动时钟树合成。源自前工序的跟时钟树根插入点、延迟、歪曲率及过渡目标相关的信息以及用于门控逻辑、通过寄存器和跨域关系的详细信息能够直接移植到CTS工具中。然后布线工程师将自已判断要使用的缓冲器类型、优化迭代及间距、屏幕和金属层等布线要求。 在插入时钟树之前,能够使用走线来确保存在旨在用于平衡的端点。还能够提示及评估门控逻辑、时钟树根排除的分支、IO端点以及重汇聚实例。 时钟树可能仅包含缓冲单元或是系列反相器。如今的大多数技术拥有特别的时钟缓冲及时钟反相单元,这些单元提供平衡的上升及下降时间,以帮助确保占空比不被损及。还可以整合其他要求,如时钟树中等级或各个时钟单元的最大扇出。 结论 除了上文探讨的所有因素,布线工程师很可能还会尝试有时钟门控意识的布局、时钟布线指引及平面布局调整。CTS替代通常在极少调整歪曲率、延迟及过渡目标的情况下运行。试错法帮助提供极佳的协调。如果前工序理解CTS如何工作且在最开始就沟通时钟结构,那么布线工程师将能够更加得心应手地接手任务。日程中原本计划用于CTS的时间就可以用于微调及改善“你的时钟”,而非简单地尝试将其插入到“我的布线”。[!--empirenews.page--]

    时间:2014-11-05 关键词: 电路设计 锁相环 布线 寄存器 时钟信号

  • 嵌入式DDR总线的布线分析与设计

    引 言 嵌入式DDR(Double Data Rate,双数据速率)设计是含DDR的嵌入式硬件设计中最重要和最核心的部分。随着嵌入式系统的处理能力越来越强大,实现的功能越来越多,系统的工作频率越来越高,DDR的工作频率也逐渐从最低的 133 MHz提高到200 MHz,从而实现了更大的系统带宽和更好的性能。然而,更高的工作频率同时也对系统的稳定性提出了更高的要求,这需要硬件设计者对电路的布局走线有更多的约束和考虑。而影响整个系统能否工作正常且稳定的最重要的部分就是DDR部分的电路设计。 嵌入式系统使用DDR内存,可以在传统的单数据数率内存芯片上实现更好的性能。DDR允许在不增加时钟频率和数据位宽的条件下,一个时钟周期内能够处理两个操作。增加的数据总线性能是由于源同步数据选通允许数据同时在选通脉冲的上升沿和下降沿被获取。 DDR虽然能够给嵌入式设计带来更好的性能,但是设计者必须比以往的SDR设计更小心地处理DDR部分的PCB布线部分,否则不仅不能实现好的性能,整个嵌人式系统的稳定性也会受到影响。DDR比传统的SDR有更短的信号建立保持时间、更干净的参考电压、更紧密的走线匹配和新的I/O口信号,并且需要合适的终端电阻匹配。这些都是要面对的新的挑战。 1 DDR总线结构 对于DDR内存,JEDEC建立和采用了一个低压高速信号标准。这个标准称为“短截线串联终结逻辑(StubSeries Terminated Logic,SSTL)”。SSTL能够改进数据通过总线传输的信号完整性,这种终端设计的目的是防止在高速传输下由于信号反射导致的数据错误。 在一个典型的内存拓扑结构中,如果使用了串联匹配电阻(RS),那么它应该放在远离DDR控制器的位置。这种方法能够节约控制器附近宝贵的电路板空间,避免布线拥塞和繁琐的引脚扇出;而且也优化了从控制器到内存芯片的信号完整性,在这些位置往往有很多地址和命令信号需要可靠地被多个内存接收。 最普通的SSTL终端模型是一种较好的单终端和并联终端方案,如图1所示。这种方案包含使用一个串联终端电阻(Rs)从控制器到内存,以及一个并联终端电阻(RT)上拉到终端电压(VTT)。这种方法常见于商用电脑的主板上,但目前的嵌入式主板上为了获得更好的信号完整性和系统稳定性,也常常使用。RS和 RT的值是信赖于具体的系统的,应该由板级仿真确定具体的值。   2 嵌入式DDR布线分析 2.1 DDR的信号完整性问题 高速总线信号的传输往往需要考虑信号完整性问题。DDR的信号线不是普通的信号线而是传输线,因而传输线上的过孔,或者连接器等不连续阻抗因素都会影响接收端的信号完整性。主要有过冲和下冲、振铃及串扰等影响,交流噪声以及直流电压的一些不准确因素也同样影响信号传输的性能。 DDR为了实现更高的信号频率,SSTL高增益差分接收器的接收电平往往是偏置在参考电平(VREF)附近,使用这样的接收器允许更小的电压摆幅、更少的信号反射、更低的电磁干扰和更短的建立时间,比LVTTL能适应更高的时钟频率。图2所示的是SSTL接口电平。交流逻辑电平是在接收器端的接收电平,在接收器处交流逻辑参数(包括建立和保持时间)都必须最佳,而直流逻辑电平则提供一个滞后的接收电平点。当输入电平穿过DC直流参考点时,接收器转变到新的逻辑电平并且保持这个新的状态,只要信号不低于门限电平。因此,SSTL总线不易于受过冲、下冲和振铃的影响。   2.2 基于布线考虑的DDR信号分组 DDR控制器包括超过130个信号,并且提供直接的信号接口连接内存子系统。这些信号根据信号的种类可以分为不同的信号组,如表1所列。   其中,数据组的分组应该以每个字节通道来划分,DM0、DQS0以及DQ0~DQ7为第1字节通道,DM1、DQS1以及DQ8~DQ15为第2字节通道,以此类推。每个字节通道内有严格的长度匹配关系。其他信号走线长度应按照组为单位来进行匹配,每组内信号长度差应该严格控制在一定范围内。不同组的信号间虽然不像组内信号那样要求严格,但不同组长度差同样也有一定要求。具体布线要求见2.4小节。 2.3 信号组布线顺序 为了确保DDR接口最优化,DDR的布线应该按照如下的顺序进行:功率、电阻网络中的pin脚交换、数据信号线布线、地址/命令信号布线、控制信号布线、时钟信号布线、反馈信号布线。 数据信号组的布线优先级是所有信号组中最高的,因为它工作在2倍时钟频率下,它的信号完整性要求是最高的。另外,数据信号组是所有这些信号组中占最大部分内存总线位宽的部分,也是最主要的走线长度匹配有要求的信号组。 地址、命令、控制和数据信号组都与时钟的走线有关。因此,系统中有效的时钟走线长度应该满足多种关系。设计者应该建立系统时序的综合考虑,以确保所有这些关系都能够被满足。 2.4 各组信号布线长度匹配 时钟信号:以地平面为参考,给整个时钟回路的走线提供一个完整的地平面,给回路电流提供一个低阻抗的路径。由于是差分时钟信号,在走线前应预先设计好线宽线距,计算好差分阻抗,再按照这种约束来进行布线。所有的DDR差分时钟信号都必须在关键平面上走线,尽量避免层到层的转换。线宽和差分间距需要参考 DDR控制器的实施细则,信号线的单线阻抗应控制在50~60 Ω,差分阻抗控制在100~120 Ω。时钟信号到其他信号应保持在20 mil*以上的距离来防止对其他信号的干扰。蛇形走线的间距不应小于20 mil。串联终端电阻RS值在15~33Ω,可选的并联终端电阻RT值在25~68 Ω,具体设定的阻值还是应该依据信号完整性仿真的结果。 数据信号组:以地平面为参考,给信号回路提供完整的地平面。特征阻抗控制在50~60 Ω。线宽要求参考实施细则。与其他非DDR信号间距至少隔离20 mil。长度匹配按字节通道为单位进行设置,每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应控制在±25 mil内(非常重要),不同字节通道的信号长度差应控制在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0~33 Ω,并联匹配终端电阻RT值为25~68Ω。如果使用电阻排的方式匹配,则数据电阻排内不应有其他DDR信号。[!--empirenews.page--] 地址和命令信号组:保持完整的地和电源平面。特征阻抗控制在50~60 Ω。信号线宽参考具体设计实施细则。信号组与其他非DDR信号间距至少保持在20 mil以上。组内信号应该与DDR时钟线长度匹配,差距至少控制在25 mil内。串联匹配电阻RS值为O~33 Ω,并联匹配电阻RT值应该在25~68 Ω。本组内的信号不要和数据信号组在同一个电阻排内。 控制信号组:控制信号组的信号最少,只有时钟使能和片选两种信号。仍需要有一个完整的地平面和电源平面作参考。串联匹配电阻RS值为O~33 Ω,并联匹配终端电阻RT值为25~68 Ω。为了防止串扰,本组内信号同样也不能和数据信号在同一个电阻排内。 2.5 电源部分的设计分析 通常情况下,DDR供电电压是2.3~2.7 V,典型值是2.5 V,工作频率的不同可能引起正常工作电压的不同。参考电压VREF是1.13~1.38 V,典型值是1.25 V。VTT以VREF为参考,电压范围是(VREF-0.4 V)-(VREF+0.4 V)。由于VREF只是给差分接收器端提供一个直流参考电平,所以电流比较小,最大只有3 mA。VTT的电流由于上拉的缘故,在输出端输出高电平时,VTT应能流入电流;在输出端输出低电平时VTT电流输出。故VTT必须能同时有流入和流出电流,电流的大小依赖于总线上同时出现的电位状态,从常用的设计来看最大可以从2.3 A到3.2 A。 由于VREF电压作为其他信号接收端的重要参考,故它的布线设计也是十分重要的。叠加在VREF电压的串扰或噪声能直接导致内存总线发生潜在的时序错误、抖动和漂移。很多电源芯片会把VREF和VTT从同一源输出,但是由于使用的目的不同,走线也完全不同。VREF最好和VTT在不同平面,以免VTT产生的噪声干扰VREF。而且无论是在DDR控制器端还是DDR存储器端,VREF脚附近都应放置去耦电容,消除高频噪声。VREF的走线宽度应该越宽越好,最好为20~25 mil。 VTT电源应该单独划分一块平面来供应电流,且最好放在DDR存储器端。如果并联终端匹配使用排阻的方式上拉,那么最好每个排阻都添加一个0.1 μF或0.01μF的去耦电容,这对于改善信号的完整性、提高DDR总线的稳定性都有很好的效果。 结 语 在带有DDR的嵌入式系统主板中,设计PCB最难的部分莫过于DDR的走线设计。好的走线就等于有了好的信号完整性和好的时序匹配,总线在高速输入/输出数据过程中就不会出错,甚至能够有更好的抗串扰和EMC能力。DDR总线并行传输且速率较高,在设计过程中如果没有按照严格的约束进行布线,在设备后期调试过程中,将会出现各种各样异常问题,甚至是系统根本无法启动。而这些问题在查找和调试中很难发现,以至于无法完成硬件的开发。最好的方法就是在设计时就充分考虑信号完整性和时序匹配的问题,在走线时就把这些规则运用进去;如果有条件,可以做一下仿真,预先验证一下设计。这样做出来的设计,系统的稳定性和可靠性才会更高。

    时间:2015-01-06 关键词: 嵌入式 电路设计 布线 ddr总线

  • PCB设计中的高频电路布线技巧

    高频电路往往集成度较高,布线密度大,采用多层板既是布线所必须,也是降低干扰的有效手段。在PCB Layout阶段,合理的选择一定层数的印制板尺寸,能充分利用中间层来设置屏蔽,更好地实现就近接地,并有效地降低寄生电感和缩短信号的传输长度,同时还能大幅度地降低信号的交叉干扰等,所有这些方法都对高频电路的可靠性有利。同种材料时,四层板要比双面板的噪声低20dB.但是,同时也存在一个问题,PCB半层数越高,制造工艺越复杂,单位成本也就越高,这就要求在进行PCB Layout时,除了选择合适的层数的PCB板,还需要进行合理的元器件布局规划,并采用正确的布线规则来完成设计。 1、高频电路器件管脚间的引线层间交替越少越好 所谓“引线的层间交替越少越好”是指元件连接过程中所用的过孔(Via)越少越好。一个过孔可带来约0.5pF的分布电容,减少过孔数能显着提高速度和减少数据出错的可能性。 2、高频电路器件管脚间的引线越短越好 信号的辐射强度是和信号线的走线长度成正比的,高频的信号引线越长,它就越容易耦合到靠近它的元器件上去,所以对于诸如信号的时钟、晶振、DDR的数据、LVDS线、USB线、HDMI线等高频信号线都是要求尽可能的走线越短越好。 3、高速电子器件管脚间的引线弯折越少越好 高频电路布线的引线最好采用全直线,需要转折,可用45度折线或者圆弧转折,这种要求在低频电路中仅仅用于提高铜箔的固着强度,而在高频电路中,满足这一要求却可以减少高频信号对外的发射和相互间的耦合。 4、注意信号线近距离平行走线引入的“串扰” 高频电路布线要注意信号线近距离平行走线所引入的“串扰”,串扰是指没有直接连接的信号线之间的耦合现象。由于高频信号沿着传输线是以电磁波的形式传输的,信号线会起到天线的作用,电磁场的能量会在传输线的周围发射,信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰(Crosstalk)。PCB板层的参数、信号线的间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。所以为了减少高频信号的串扰,在布线的时候要求尽可能的做到以下几点: (1)在布线空间允许的条件下,在串扰较严重的两条线之间插入一条地线或地平面,可以起到隔离的作用而减少串扰; (2)当信号线周围的空间本身就存在时变的电磁场时,若无法避免平行分布,可在平行信号线的反面布置大面积“地”来大幅减少干扰; (3)在布线空间许可的前提下,加大相邻信号线间的间距,减小信号线的平行长度,时钟线尽量与关键信号线垂直而不要平行; (4)如果同一层内的平行走线几乎无法避免,在相邻两个层,走线的方向务必却为相互垂直; (5)在数字电路中,通常的时钟信号都是边沿变化快的信号,对外串扰大。所以在设计中,时钟线宜用地线包围起来并多打地线孔来减少分布电容,从而减少串扰; (6)对高频信号时钟尽量使用低电压差分时钟信号并包地方式,需要注意包地打孔的完整性; (7)闲置不用的输入端不要悬空,而是将其接地或接电源(电源在高频信号回路中也是地),因为悬空的线有可能等效于发射天线,接地就能抑制发射。实践证明,用这种办法消除串扰有时能立即见效。 5、高频数字信号的地线和模拟信号地线做隔离 模拟地线、数字地线等接往公共地线时要用高频扼流磁珠连接或者直接隔离并选择合适的地方单点互联。高频数字信号的地线的地电位一般是不一致的,两者直接常常存在一定的电压差,而且,高频数字信号的地线还常常带有非常丰富的高频信号的谐波分量,当直接连接数字信号地线和模拟信号地线时,高频信号的谐波就会通过地线耦合的方式对模拟信号进行干扰。所以通常情况下,对高频数字信号的地线和模拟信号的地线是要做隔离的,可以采用在合适位置单点互联的方式,或者采用高频扼流磁珠互联的方式。 6、集成电路块的电源引脚增加高频退藕电容 每个集成电路块的电源引脚就近增一个高频退藕电容。增加电源引脚的高频退藕电容,可以有效地抑制电源引脚上的高频谐波形成干扰。 7、避免走线形成的环路 各类高频信号走线尽量不要形成环路,若无法避免则应使环路面积尽量小。 8、必须保证良好的信号阻抗匹配 信号在传输的过程中,当阻抗不匹配的时候,信号就会在传输通道中发生信号的反射,反射会使合成信号形成过冲,导致信号在逻辑门限附近波动。 消除反射的根本办法是使传输信号的阻抗良好匹配,由于负载阻抗与传输线的特性阻抗相差越大反射也越大,所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注意PCB上的传输线不能出现突变或拐角,尽量保持传输线各点阻抗连续,否则在传输线各段之间也将会出现反射。这就要求在进行高速PCB布线时,必须要遵守以下布线规则: (1)LVDS布线规则。要求LVDS信号差分走线,线宽7mil,线距6mil,目的是控制HDMI的差分信号对阻抗为100+-15%欧姆; (2)USB布线规则。要求USB信号差分走线,线宽10mil,线距6mil,地线和信号线距6mil; (3)HDMI布线规则。要求HDMI信号差分走线,线宽10mil,线距6mil,每两组HDMI差分信号对的间距超过20mil; (4)DDR布线规则。DDR1走线要求信号尽量不走过孔,信号线等宽,线与线等距,走线必须满足2W原则,以减少信号间的串扰,对DDR2及以上的高速器件,还要求高频数据走线等长,以保证信号的阻抗匹配。 保持信号传输的完整性,防止由于地线分割引起的“地弹现象”。

    时间:2015-06-01 关键词: PCB 电路设计 布线 高频电路

  • PCB设计中的高频电路布线技巧

    高频电路往往集成度较高,布线密度大,采用多层板既是布线所必须,也是降低干扰的有效手段。在PCB Layout阶段,合理的选择一定层数的印制板尺寸,能充分利用中间层来设置屏蔽,更好地实现就近接地,并有效地降低寄生电感和缩短信号的传输长度,同时还能大幅度地降低信号的交叉干扰等,所有这些方法都对高频电路的可靠性有利。同种材料时,四层板要比双面板的噪声低20dB.但是,同时也存在一个问题,PCB半层数越高,制造工艺越复杂,单位成本也就越高,这就要求在进行PCB Layout时,除了选择合适的层数的PCB板,还需要进行合理的元器件布局规划,并采用正确的布线规则来完成设计。 1、高频电路器件管脚间的引线层间交替越少越好 所谓“引线的层间交替越少越好”是指元件连接过程中所用的过孔(Via)越少越好。一个过孔可带来约0.5pF的分布电容,减少过孔数能显着提高速度和减少数据出错的可能性。 2、高频电路器件管脚间的引线越短越好 信号的辐射强度是和信号线的走线长度成正比的,高频的信号引线越长,它就越容易耦合到靠近它的元器件上去,所以对于诸如信号的时钟、晶振、DDR的数据、LVDS线、USB线、HDMI线等高频信号线都是要求尽可能的走线越短越好。 3、高速电子器件管脚间的引线弯折越少越好 高频电路布线的引线最好采用全直线,需要转折,可用45度折线或者圆弧转折,这种要求在低频电路中仅仅用于提高铜箔的固着强度,而在高频电路中,满足这一要求却可以减少高频信号对外的发射和相互间的耦合。 4、注意信号线近距离平行走线引入的“串扰” 高频电路布线要注意信号线近距离平行走线所引入的“串扰”,串扰是指没有直接连接的信号线之间的耦合现象。由于高频信号沿着传输线是以电磁波的形式传输的,信号线会起到天线的作用,电磁场的能量会在传输线的周围发射,信号之间由于电磁场的相互耦合而产生的不期望的噪声信号称为串扰(Crosstalk)。PCB板层的参数、信号线的间距、驱动端和接收端的电气特性以及信号线端接方式对串扰都有一定的影响。所以为了减少高频信号的串扰,在布线的时候要求尽可能的做到以下几点: (1)在布线空间允许的条件下,在串扰较严重的两条线之间插入一条地线或地平面,可以起到隔离的作用而减少串扰; (2)当信号线周围的空间本身就存在时变的电磁场时,若无法避免平行分布,可在平行信号线的反面布置大面积“地”来大幅减少干扰; (3)在布线空间许可的前提下,加大相邻信号线间的间距,减小信号线的平行长度,时钟线尽量与关键信号线垂直而不要平行; (4)如果同一层内的平行走线几乎无法避免,在相邻两个层,走线的方向务必却为相互垂直; (5)在数字电路中,通常的时钟信号都是边沿变化快的信号,对外串扰大。所以在设计中,时钟线宜用地线包围起来并多打地线孔来减少分布电容,从而减少串扰; (6)对高频信号时钟尽量使用低电压差分时钟信号并包地方式,需要注意包地打孔的完整性; (7)闲置不用的输入端不要悬空,而是将其接地或接电源(电源在高频信号回路中也是地),因为悬空的线有可能等效于发射天线,接地就能抑制发射。实践证明,用这种办法消除串扰有时能立即见效。 5、高频数字信号的地线和模拟信号地线做隔离 模拟地线、数字地线等接往公共地线时要用高频扼流磁珠连接或者直接隔离并选择合适的地方单点互联。高频数字信号的地线的地电位一般是不一致的,两者直接常常存在一定的电压差,而且,高频数字信号的地线还常常带有非常丰富的高频信号的谐波分量,当直接连接数字信号地线和模拟信号地线时,高频信号的谐波就会通过地线耦合的方式对模拟信号进行干扰。所以通常情况下,对高频数字信号的地线和模拟信号的地线是要做隔离的,可以采用在合适位置单点互联的方式,或者采用高频扼流磁珠互联的方式。 6、集成电路块的电源引脚增加高频退藕电容 每个集成电路块的电源引脚就近增一个高频退藕电容。增加电源引脚的高频退藕电容,可以有效地抑制电源引脚上的高频谐波形成干扰。 7、避免走线形成的环路 各类高频信号走线尽量不要形成环路,若无法避免则应使环路面积尽量小。 8、必须保证良好的信号阻抗匹配 信号在传输的过程中,当阻抗不匹配的时候,信号就会在传输通道中发生信号的反射,反射会使合成信号形成过冲,导致信号在逻辑门限附近波动。 消除反射的根本办法是使传输信号的阻抗良好匹配,由于负载阻抗与传输线的特性阻抗相差越大反射也越大,所以应尽可能使信号传输线的特性阻抗与负载阻抗相等。同时还要注意PCB上的传输线不能出现突变或拐角,尽量保持传输线各点阻抗连续,否则在传输线各段之间也将会出现反射。这就要求在进行高速PCB布线时,必须要遵守以下布线规则: (1)LVDS布线规则。要求LVDS信号差分走线,线宽7mil,线距6mil,目的是控制HDMI的差分信号对阻抗为100+-15%欧姆; (2)USB布线规则。要求USB信号差分走线,线宽10mil,线距6mil,地线和信号线距6mil; (3)HDMI布线规则。要求HDMI信号差分走线,线宽10mil,线距6mil,每两组HDMI差分信号对的间距超过20mil; (4)DDR布线规则。DDR1走线要求信号尽量不走过孔,信号线等宽,线与线等距,走线必须满足2W原则,以减少信号间的串扰,对DDR2及以上的高速器件,还要求高频数据走线等长,以保证信号的阻抗匹配。 保持信号传输的完整性,防止由于地线分割引起的“地弹现象”。

    时间:2015-12-24 关键词: PCB 电路设计 布线 高频电路

  • CSP技术遭受IC布线困扰 芯片集成方式寻求新突破

    如今的半导体布线通过制程的压缩,先进的工艺,支持更大尺寸的晶片,呈现出单芯片承载更多的功能的趋势。在数字电路方面尤其如此,其经济上的费用规模非常容易被控制:早期的CPU迅速扩张以致包含各种类型的I/O, 缓存,存储器等等。而其在模拟电路方面依然如此,比如“完全”12位D/A转换器就要求“真完全”DAC与输出缓冲器集成然后“真实完全”DAC与内置校准电压源集成。  最近在与一个主要线性IC商家的会议上,工程师们指出芯片规模封装(CSP)技术可能受到IC布线公理的困扰。  对于CSP,事实上封装就是模型本身,而且通过与更小规模级别的集成,几乎不会或没有明显的损害。在CSP中,有限功能,更小的IC将带来在尺寸,性能以及对市场的反应时间上相比于更大规模的具有独特的而美好的切入点。  只要在还没有全面的缺点之前,即在通过单功能芯片集成不大于将所有功能集于一身的单芯片时,在芯片上集成较少的功能会带来其他的好处。通过在一块芯片上仅仅集成少量模块或功能代替将所有一切集成到一起,相对于去为了实现大量功能而需要做出折衷,商家可以选择对于模块功能已经最优化的工艺的独立制造技术。比如,你可以采用最优化的低噪声前端制造技术而采用另一种技术去实现音频通道的高电压输出驱动。  具有讽刺意味的是,今天,商家常常为了更好的将各异的半导体技术(如模拟,数字,精密,快速且稳定)与对单一功能模块的需求相匹配,常常将IC芯片集成于一块普通衬底上并将其称之为混成器件。今天,这种混成器件依然在电子世界的狭缝中有其自己的小生存环境,但是非常狭小。  为了更长远的利益,每块仅有少量功能的IC芯片的市场风险将会更小。更高集成度的器件通常着眼于特定市场,甚至是特定的客户,但在其他场合的应用价值会很小,但是更小的器件对于一个较大群体的客户会有较广的应用价值,他们将可以只挑选那些他们想获得的功能而放弃不需要的。  另外,随着IC功能性的提高商家的技术风险也随之增加。  伴随着技术车轮的前进,工程师常常需要对他们已经很好的实践了多年的设想重新进行评估。随着芯片规模封装技术的发展,对于系统分区中的每一块小功能IC,我们可能会“落在时代的后面”。

    时间:2008-01-18 关键词: 方式 布线 芯片集成 csp

  • PCB布局布线规则解析

    PCB布局布线规则解析

    你知道什么是PCB吗?那你知道什么是PCB布局布线规则吗?一、元器件布局的10条规则:遵照“先大后小,先难后易”的布置原则,即重要的单元电路、核心元器件应当优先布局。布局中应参考原理框图,根据单板的主信号流向规律安排主要元器件。元器件的排列要便于调试和维修,亦即小元件周围不能放置大元件、需调试的元、器件周围要有足够的空间。 相同结构电路部分,尽可能采用“对称式”标准布局,按照均匀分布、重心平衡、版面美观的标准优化布局。同类型插装元器件在X或Y方向上应朝一个方向放置。同一种类型的有极性 分立元件也要力争在X或Y方向上保持一致,便于生产和检验。 发热元件要一般应均匀分布,以利于单板和整机的散热,除温度检测元件以外的温度敏感器件应远离发热量大的元器件。布局应尽量满足以下要求:总的连线尽可能短,关键信号线最短;高电压、大电流信号与小电流,低电压的弱信号完全分开;模拟信号与数字信号分开;高频信号与低频信号分开;高频元器件的间隔要充分。 去偶电容的布局要尽量靠近IC的电源管脚,并使之与电源和地之间形成的回路最短。元件布局时,应适当考虑使用同一种电源的器件尽量放在一起, 以便于将来的电源分隔。 二、布线 1、布线优先次序 键信号线优先:摸拟小信号、高速信号、时钟信号和同步信号等关键信号优先布线。密度优先原则:从单板上连接关系最复杂的器件着手布线。从单板上连线 最密集的区域开始布线。 注意点: 尽量为时钟信号、高频信号、敏感信号等关键信号提供专门的布线层,并保证其最小的回路面积。必要时应采取手工优先布线、屏蔽和加大安全间距等方法。保证信号质量。电源层和地层之间的EMC环境较差,应避免布置对干扰敏感的信号。有阻抗控制要求的网络应尽量按线长线宽要求布线。 2、四种具体走线方式 1 )时钟的布线: 时钟线是对EMC 影响最大的因素之一。在时钟线上应少打过孔,尽量避免和其它信号线并行走线,且应远离一般信号线,避免对信号线的干扰。同时应避开板上的电源部分,以防止电源和时钟互相干扰。如果板上有专门的时钟发生芯片,其下方不可走线,应在其下方铺铜,必要时还可以对其专门割地。对于很多芯片都有参考的晶体振荡器,这些晶振下方也不应走线,要铺铜隔离。 2)直角走线: 直角走线一般是PCB布线中要求尽量避免的情况,也几乎成为衡量布线好坏的标准之一,那么直角走线究竟会对信号传输产生多大的影响呢?从原理上说,直角走线会使传输线的线宽发生变化,造成阻抗的不连续。其实不光是直角走线,顿角,锐角走线都可能会造成阻抗变化的情况。 直角走线的对信号的影响就是主要体现在三个方面:拐角可以等效为传输线上的容性负载,减缓上升时间;阻抗不连续会造成信号的反射;直角尖端产生的EMI。 3)差分走线: 差分信号(Differential Signal)在高速电路设计中的应用越来越广泛,电路中最关键的信号往往都要采用差分结构设计。定义:通俗地说,就是驱动端发送两个等值、反相的信号,接收端通过比较这两个电压的差值来判断逻辑状态“0”还是“1”。而承载差分信号的那一对走线就称为差分走线。 差分信号和普通的单端信号走线相比,最明显的优势体现在以下三个方面:抗干扰能力强,因为两根差分走线之间的耦合很好,当外界存在噪声干扰时,几乎是同时被耦合到两条线上,而接收端关心的只是两信号的差值,所以外界的共模噪声可以被完全抵消。能有效抑制EMI,同样的道理,由于两根信号的极性相反,他们对外辐射的电磁场可以相互抵消,耦合的越紧密,泄放到外界的电磁能量越少。 时序定位精确,由于差分信号的开关变化是位于两个信号的交点,而不像普通单端信号依靠高低两个阈值电压判断,因而受工艺,温度的影响小,能降低时序上的误差,同时也更适合于低幅度信号的电路。目前流行的LVDS(low voltage differential signaling)就是指这种小振幅差分信号技术。 对于PCB工程师来说,最关注的还是如何确保在实际走线中能完全发挥差分走线的这些优势。也许只要是接触过Layout的人都会了解差分走线的一般要求,那就是“等长、等距”。等长是为了保证两个差分信号时刻保持相反极性,减少共模分量;等距则主要是为了保证两者差分阻抗一致,减少反射。“尽量靠近原则”有时候也是差分走线的要求之一。 4)蛇形线: 蛇形线是Layout中经常使用的一类走线方式。其主要目的就是为了调节延时,满足系统时序设计要求。设计者首先要有这样的认识:蛇形线会破坏信号质量,改变传输延时,布线时要尽量避免使用。但实际设计中,为了保证信号有足够的保持时间,或者减小同组信号之间的时间偏移,往往不得不故意进行绕线。 注意点: 成对出现的差分信号线,一般平行走线,尽量少打过孔,必须打孔时,应两线一同打孔,以做到阻抗匹配。相同属性的一组总线,应尽量并排走线,做到尽量等长。从贴片焊盘引出的过孔尽量离焊盘远些。 3、布线常用规则 1)走线的方向控制规则: 即相邻层的走线方向成正交结构。避免将不同的信号线在相邻层走成同一方向,以减少不必要的层间窜扰;当由于板结构限制(如某些背板)难以避免出现该情况,特别是信号速率较高时,应考虑用地平面隔离各布线层,用地信号线隔离各信号线。 2)走线的开环检查规则: 一般不允许出现一端浮空的布线(Dangling Line), 主要是为了避免产生"天线效应",减少不必要的干扰辐射和接受,否则可能带来不可预知的结果。 3)阻抗匹配检查规则: 同一网络的布线宽度应保持一致,线宽的变化会造成线路特性阻抗的不均匀,当传输的速度较高时会产生反射,在设计中应该尽量避免这种情况。在某些条件下,如接插件引出线,BGA封装的引出线类似的结构时,可能无法避免线宽的变化,应该尽量减少中间不一致部分的有效长度。 4)走线长度控制规则: 即短线规则,在设计时应该尽量让布线长度尽量短,以减少由于走线过长带来的干扰问题,特别是一些重要信号线,如时钟线,务必将其振荡器放在离器件很近的地方。对驱动多个器件的情况,应根据具体情况决定采用何种网络拓扑结构。 5)倒角规则: PCB设计中应避免产生锐角和直角, 产生不必要的辐射,同时工艺性能也不好。 6)器件去耦规则: 在印制版上增加必要的去耦电容,滤除电源上的干扰信号,使电源信号稳定。在多层板中,对去耦电容的位置一般要求不太高,但对双层板,去藕电容的布局及电源的布线方式将直接影响到整个系统的稳定性,有时甚至关系到设计的成败。在双层板设计中,一般应该使电流先经过滤波电容滤波再供器件使用。在高速电路设计中,能否正确地使用去耦电容,关系到整个板的稳定性。 7)器件布局分区/分层规则: 主要是为了防止不同工作频率的模块之间的互相干扰,同时尽量缩短高频部分的布线长度。对混合电路,也有将模拟与数字电路分别布置在印制板的两面,分别使用不同的层布线,中间用地层隔离的方式。 8)地线回路规则: 环路最小规则,即信号线与其回路构成的环面积要尽可能小,环面积越小,对外的辐射越少,接收外界的干扰也越小。 9)电源与地线层的完整性规则: 对于导通孔密集的区域,要注意避免孔在电源和地层的挖空区域相互连接,形成对平面层的分割,从而破坏平面层的完整性,并进而导致信号线在地层的回路面积增大。 10)3W规则: 为了减少线间串扰,应保证线间距足够大,当线中心间距不少于3倍线宽时,则可保持70%的电场不互相干扰,称为3W规则。如要达到98%的电场不互相干扰,可使用10W的间距。 11)屏蔽保护 对应地线回路规则,实际上也是为了尽量减小信号的回路面积,多见于一些比较重要的信号,如时钟信号,同步信号。对一些特别重要,频率特别高的信号,应该考虑采用铜轴电缆屏蔽结构设计,即将所布的线上下左右用地线隔离,而且还要考虑好如何有效的让屏蔽地与实际地平面有效结合。 12)走线终结网络规则: 在高速数字电路中, 当PCB布线的延迟时间大于信号上升时间(或下降时间) 的1/4时,该布线即可以看成传输线,为了保证信号的输入和输出阻抗与传输线的阻抗正确匹配,可以采用多种形式的匹配方法, 所选择的匹配方法与网络的连接方式和布线的拓朴结构有关。 对于点对点(一个输出对应一个输入) 连接, 可以选择始端串联匹配或终端并联匹配。前者结构简单,成本低,但延迟较大。后者匹配效果好,但结构复杂,成本较高。对于点对多点(一个输出对应多个输出) 连接, 当网络的拓朴结构为菊花链时,应选择终端并联匹配。当网络为星型结构时,可以参考点对点结构。 星形和菊花链为两种基本的拓扑结构, 其他结构可看成基本结构的变形, 可采取一些灵活措施进行匹配。在实际操作中要兼顾成本、 功耗和性能等因素, 一般不追求完全匹配,只要将失配引起的反射等干扰限制在可接受的范围即可。 13)走线闭环检查规则: 防止信号线在不同层间形成自环。在多层板设计中容易发生此类问题, 自环将引起辐射干扰。 14)走线的分枝长度控制规则: 尽量控制分枝的长度,一般的要求是Tdelay<=Trise/20。 15)走线的谐振规则: 主要针对高频信号设计而言, 即布线长度不得与其波长成整数倍关系, 以免产生谐振现象。 16)孤立铜区控制规则: 孤立铜区的出现, 将带来一些不可预知的问题, 因此将孤立铜区与别的信号相接, 有助于改善信号质量,通常是将孤立铜区接地或删除。在实际的制作中, PCB厂家将一些板的空置部分增加了一些铜箔,这主要是为了方便印制板加工,同时对防止印制板翘曲也有一定的作用。 17)重叠电源与地线层规则: 不同电源层在空间上要避免重叠。主要是为了减少不同电源之间的干扰, 特别是一些电压相差很大的电源之间, 电源平面的重叠问题一定要设法避免, 难以避免时可考虑中间隔地层。 18)20H规则: 由于电源层与地层之间的电场是变化的, 在板的边缘会向外辐射电磁干扰。称为边沿效应。解决的办法是将电源层内缩, 使得电场只在接地层的范围内传导。以一个H(电源和地之间的介质厚度)为单位,若内缩20H则可以将70%的电场限制在接地层边沿内;内缩100H则可以将98%的电场限制在内。 4、其他 对于单双层板电源线应尽量粗而短。电源线和地线的宽度要求可以根据1mm的线宽最大对应1A 的电流来计算,电源和地构成的环路尽量小。为了防止电源线较长时,电源线上的耦合杂讯直接进入负载器件,应在进入每个器件之前,先对电源去藕。且为了防止它们彼此间的相互干扰,对每个负载的电源独立去藕,并做到先滤波再进入负载。这些就是PCB的布局布线的规则,需要大家在设计的时候更加规范。

    时间:2020-03-25 关键词: PCB 布线 原理图

  • 开关电源设计要点分析

    开关电源设计要点分析

    生活中处处可见电子产品,最常见就是电源,现在我们的生活可谓是离不开电源,照明需要电源,看电视需要电源,空调需要电源……所以如果我们在装修新房子最不能忽略的东西就是电源,如果房子里没有电源,可以说什么事情都不能干。因此,我们在设计开关电源时就需要格外注意,不能让电路出现问题。那么,开关电源设计时需注意什么?下面五个方面需格外注意。 1、布线 布线的设计要求在开关电源设计中是非常严格的,要做好才能过关。要是设计师在设计前期没处理好布线的工作,那么以后的用电会存在很大的安全隐患。所以在此我建议大家在购买开关电源的时候要注意排线的实际情况,以防发生无法挽回的伤害。 2、元器布局 元器设计也有非常重要讲究的,在设计的时候一定要遵循物理设计原理,不要凭自己的想法去改变元器的位置,以防发生短路的意外。此外,设计师在购买元器的时候也要自行检查产品的质量。 3、参数 在开关电源设计里面,我们一定要明白里面的每一个构造细节,特别是记清参数,这样才能给日后的使用具体说明。详细的参数也方便后期对开关电源的测试,这样也会节省一部分的时间。 4、检查 设计完每个开关电源后还要经过严格检查才能生产,只有通过检查才能确定开关电源的可用性跟适用性,从而进行开关电源的定价。在检查的时候,首先从电路开始,检测开关电源的真实工作环境,在什么样的环境下工作运行最合适,避免在某些环境下发生电路意外,安全是我们首先要关心的,所以我们需要对开关电源进行仔细检查。 5、选择合适的功率 为了能使开关电源的寿命更久,我建议选择的时候要选用30%输出功率额定的机种。倘若系统需要一个100W的电源,那么建议就要挑选大于140W输出功率额定的机种,以此类推才能有效提高电源的寿命。 看完上面的内容介绍之后,你应该也知道了开关电源设计时需注意的事项吧。设计开关电源时一定要格外注意上面所提到的五个方面,不然设计时出了问题,对以后的电源使用可是会造成挺大影响的。以上就是电源设计时需要注意的几个方面,对于初学者来说,会有一定的帮助。

    时间:2020-03-26 关键词: 布线 开关电源设计 电源功率

首页  上一页  1 2 3 4 5 6 7 下一页 尾页
发布文章

技术子站

更多

项目外包

更多

推荐博客