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  • Windows 10 2004已经开放下载 仍提供32位

    Windows 10 2004已经开放下载 仍提供32位

    前段时间微软表示,从Windows 10 2004开始,不会向OEM提供32位系统,这意味着大家再购买品牌机的时候,不会买到预装32位Windows 10 2004及后续版本的电脑。 当然这并不影响到大家自行购买或下载32位Windows 10 2004。前几天微软提供了Windows 10 2004的镜像,大家已经可以体验了。 MSDNITELLYOU也第一时间放出了Windows 10 2004的镜像下载地址,当然大家需要登录全新升级之后的网站才能看到。Windows 10 2004镜像共有4个,分别为32&64位企业版、32&64位消费者版。 Windows 10 2004 Windows 10 2004的变化并不是特别大,新的Edge浏览器将会作为默认浏览器出现,而且大家也可以在任务管理器中查看GPU的温度,全局搜索也进行了改进,值得升级。 此外单独提一下MSDNITELLYOU,这个网站会将官方镜像或者其他软件搬运过来,方便大家下载,而且没有广告,非常良心,没有MSDN账号的朋友,可以在MSDNITELLYOU上下载Windows 10 2004。

    时间:2020-06-03 关键词: Windows 微软 10 64位 32位

  • 32位仍可以下载!Windows 10 2004开放下载

    32位仍可以下载!Windows 10 2004开放下载

    近期微软曾表示,从Windows 10 2004开始,不会向OEM提供32位系统,这意味着大家再购买品牌机的时候,不会买到预装32位Windows 10 2004及后续版本的电脑但是并不代表32位windows10不可以使用。 前几天微软提供了Windows 10 2004的镜像,大家已经可以体验了。 MSDNITELLYOU也第一时间放出了Windows 10 2004的镜像下载地址,当然大家需要登录全新升级之后的网站才能看到。Windows 10 2004镜像共有4个,分别为32&64位企业版、32&64位消费者版。 Windows 10 2004的变化并不是特别大,新的Edge浏览器将会作为默认浏览器出现,而且大家也可以在任务管理器中查看GPU的温度,全局搜索也进行了改进,值得升级。 此外单独提一下MSDNITELLYOU,这个网站会将官方镜像或者其他软件搬运过来,方便大家下载,而且没有广告,非常良心,没有MSDN账号的朋友,可以在MSDNITELLYOU上下载Windows 10 2004。

    时间:2020-05-17 关键词: 32位 windows10

  • 32位精简指令集架构的AT91M42800A的设计与应用

    32位精简指令集架构的AT91M42800A的设计与应用

    1 引言 目前,嵌入式产品逐步占领了PC市场,而其核心部分——处理器的性能则决定了产品的设计和性能。在32位嵌入式处理器中, 由ATMEL 公司生产的AT91系列芯片之一AT91M42800A是基于ARM7TDMI 处理器内核的16/32位微控制器,它除具有ARM处理器的低功耗、低成本、高性能等优点外,还具有非常丰富的片内资源,特别适合于嵌入式产品的设计开发。 2 AT91M42800A 的基本特性 AT91M42800A采用32位精简指令集(RISC)架构,因此,它既支持16位Thumb指令集,又支持32位的Arm指令集。它采用三级流水线结构,可在同一时间内,一条指令在执行,第二条指令在译码,第三条指令在取指,这样,在每个周期都有一条指令在执行,因此,指令执行速度很快。AT91M42800A的基于先进微控制器总线结构(AMBA)的模块化设计方法具有综合、快速、高性能价格比的特点。该微控制器的内部工作寄存器很多,非常适合实时控制应用。其主要特点如下:●内核电压和锁相环电压为2.7~3.6V, I/O口操作电压为2.7~5.5V; ●内部带有8kB静态RAM; ●具有完全可编程外部总线接口(EBI),且多达8个片选,寻址空间很大; ●内含8通道外设数据控制器(PDC); ●带有54个可编程I/O口; ●内含6通道16位定时/计数器; ●具有2个通用串行异步接收/发送器(USART)和2个主/从SPI接口; ●内含3个系统定时器; ●时钟可由32768 Hz 晶体和内部锁相环(PLL)电路产生,最高可编程至33MHz,也可由外部时钟信号提供; ●内置嵌入式在线仿真电路(Embedded ICE)?可通过JTAG口对AT91M42800A进行测试。 3 基本组成系统 由AT91M42800A构成的最基本的系统至少应包括以下几个部分: (1)程序存储器(ROM) 由于AT91M42800A 内部没有ROM,因此,必须外扩一片程序存储器。应当注意的是:AT91M42800A的8位总线和16位总线的FLASH接法不同,具体接法如图1所示。 (2)数据存储器?RAM? 如果设计的系统比较复杂,数据比较多,当单片机内部8kB SRAM不能满足要求时,还要外扩一片数据存储器。AT91M42800A能够支持两种“写”方式,但对8位数据总线和16位数据总线的操作也是不同的,因此,对于不同的存储器,其接法不同。对于8位总线的存储器,只需接D0~D7,将D8~D15悬空,并将其地址线对接,而单片机的NWE/NWR0接到存储器的NWE上。对于16位总线的存储器,则将其数据线对接,A1~A17接存储器的A0~A16,并将其NWE/NWR0接存储器的NWE,NUB/NWR1接存储器的NUB,NLB/A0接存储器的NLB。外扩的RAM 的接法与外扩FLASH的接法类似。 (3)时钟发生电路 AT91M42800A的时钟既可以外接晶体,也可外接时钟信号。当外接晶体时,由于其内带振荡电路,因此,外接32.768 kHz 的晶体后,可产生慢时钟(SLCK)。由于SLCK频率低,所以系统的功耗也很低。若想提高系统的工作频率,则可通过PLLA或PLLB对其倍频,以达到所要求的工作频率。如果所需频率不能通过PLL倍频得到,则可由外接时钟信号来提供。当外接时钟信号时,可直接把时钟信号接到XIN引脚上,XOUT引脚悬空。 (4)显示电路 显示电路可采用数码管显示或液晶显示,由于液晶显示的功耗低,故常采用这种显示方式。该设计选用的液晶显示模块为LCM103。 (5)电源及复位电路 AT91M42800A内部带有看门狗(WatchDog)电路,也可以外加WatchDog电路。本文中的例子采用的就是外加WatchDog电路的接法,所选用的器件是MAXIM公司生产的MAX6316LUK29CY。 4 典型应用 由于单片机AT91M42800A具有低功耗、高性能、片内资源丰富、寻址空间大等优点,所以适合现场总线产品的开发,其简要硬件原理图如图2所示。图中只给出主要器件的主要引脚接法,电源电路及其它引脚限于篇幅图中未画,读者在实际的设计过程中可自行设定。 图2 现场总线开发实例 5 存储器空间分配 在本设计中,由于ARM7TDMI处理器的地址空间非常大(可达4G字节)。因此,在重映射前,可将地址最低的4MB分配给内部存储器,最高的4M 分配给内部外设,其余中间的地址空间(从0x00400000到0xFFFCFFFF)留给外部扩展的设备,这部分设备可由AT91M42800A 的八个片选来选择。笔者选择的AT91M42800A开发环境为ADS1.1,由于在实际的嵌入式系统中,ADS1.1提供的缺省存储器映射不能满足要求,而用户的目标硬件有多个存储器设备,且位于不同的位置,如上例中,AT91M42800A的四个片选分别给了外扩FLASH、外扩的RAM、以及FB3050的内部寄存器片选和存储器片选,因此需要通过Scat-ter 文本文件来指定一段代码或数据在加载和运行时在存储器的不同位置,这个文本文件在命令行中由-scatter开关指定。在arm linker菜单的output 子菜单下有link type一项。link type 选项中,只要选择 scatter,并指定scatter.scf 文件的存储位置就可以了。在下面的例子中,FLASH中的代码和数据存储在0x04000000起始的、长度为32kB的地址空间中。 由于Start. s:汇编引导程序代码在执行重映射后,中断向量表将存放在内部RAM中,其地址范围为0x00000000到0x00000018,因此,用于存放数据的实际地址是从0x00000020开始的。存放在外扩RAM中的代码放在ext_ram.c中,以下类似。上例的scatter 文本文件代码如下: FLASH 0x04000000 0x8000 { FLASH 0x04000000 0x8000 { Start.o (Reset, +First) * (+RO) } RAM ON CHIP 0x0020 0x2000 { *(+RW,+ZI) } RAM OFF CHIP 0x8000000 0x40000 { ext ram.o(+RW,+ZI) } FB3050 SEND 0x30000000 0x00ff { sendbuf.o(+RW,+ZI) } FB3050 RECEIVE 0x30004000 0x00ff { receive buf.o?+RW?+ZI? } } 6 调试要点 在设计调试过程中,AT91M42800A还有几个特殊的引脚需要特别注意。 BMS:此引脚用来选择引导存储器的数据宽度,如果引导存储器是8位的,应将其上拉,而如果为16位则要下拉。 NTRI:此引脚用来选择三态模式。如果要进入三态模式,应使NTRI引脚在NRST上升沿到来之前保持10个慢时钟周期的低电平,否则,则应将NTRI上拉。 NWAIT:此引脚在调试AT91M42800A时,应将其上拉,否则,系统将进入等待状态。 MODE0、MODE1:这两个引脚用来选择AT91M42800A的4种操作模式,当模式改变时,必须进行复位才能有效。其设置方法如表1所列。 表1 操作模式设置 MODE0 MODE1 操 作 模 式 0 0 通用模式(时钟由片上振荡电路产生) 0 1 边界扫描模式 1 0 通用模式(时钟由外时钟信号通过XIN引脚) 1 1 保留7 结束语 AT91M42800A是一款处理能力非常强、性能价格比非常高的嵌入式微控制器,它具有32位处理器的处理能力,但却只有16位处理器的价格。它丰富的片上资源和强大的扩展能力为嵌入式系统的开发设计提供了很大灵活性。

    时间:2019-03-28 关键词: 电源技术解析 指令集 32位 at91m42800a

  • 未来MCU市场将保持高速增长,这些是背后推手!

    嵌入式控制在系统中的广泛应用、更多的传感器以及将终端应用连接到物联网(IoT)的热潮,推动了MCU的销售和设备出货量。 由于MCU出货量放缓,MCU市场,这一IC行业最初的片上系统(SoC)产品类别,在2016年的全球销售额下降了6%,但到2022年年度收入将创下历史新高。在2016年MCU消库存后,系统制造商在2017年加大了MCU的购买量,单元出货量激增22%,2018年增长持续强劲。 2018年McClean报告的年中更新数据披露,IC Insights将MCU 2018年的出货量预期提高18%,数量达到近30.6亿台。根据目前的数据预测,2018年MCU收入将增长11%,达到18.6亿美元的历史最高水平,紧接着2019年将增长9%,达到20.4亿美元。 年中更新数据还将MCU未来五年的销售增长预测提高到年复合增长率7.2%,在2022年达到近23.9亿美元,单位出货量将以每年11.1%的复合增长率增长,在预测的最后一年达到约43.8亿美元左右。 MCU平均售价跌至2017年以来历史最低点,在2018年继续以大致相同的速度下跌。然而,相对于近10年内的早些年份,过去五年的年度降幅有所减缓。MCU平均售价的最新预测显示,2017 - 2022年期间平均销售价格以-3.5%的复合年增长率下降,远低于2012 - 2017年期间的-5.8%和1997~2017年这20年里的-6.3%。 2017年MCU销量从2016年的下滑中止跌回升的一个关键因素是智能卡MCU领域的好转。目前大约有40%的MCU出货量用于智能卡应用,但这比本十年初的出货量大约下降一半左右。除智能卡MCU外,预计2018年嵌入式系统、自动控制、传感应用和物联网连接的“通用”MCU的销售额将增长11%,达到16.4亿美元,而2017年的增长率为14%。通用MCU的出货量预计在2018年增长25%,达到18.9亿台,而2017年增长为21%。通用MCU目前占MCU单位出货量的60%以上,约占MCU总收入的88%,预计到2022年将达到总量的68%,占到整个市场容量的90%。 在几乎所有MCU应用中,32位MCU的强劲增长重塑了市场,因为供应商积极推动更具功能性的设计,这些设计在8位和16位设备上具有成本优势,而这些设备通常用于消费产品和其他高端产品。在某些情况下,新的32位MCU价格低于8位MCU的成本。平均而言,2012年32位MCU的售价为整体MCU平均售价的两倍(32位为1.76美元,而整体MCU的平均售价为0.88美元)。在2018年,32位MCU的平均售价预计仅比所有MCU的平均售价高出0.09美元,到2022年,预计差异将缩小至0.05美元(32位为0.60美元,而整体MCU的平均售价为0.55美元) 。

    时间:2018-09-14 关键词: MCU 32位

  • 在扩展CAN数据帧中,紧随SOF位的是32位的仲裁字段

    在扩展CAN数据帧中,紧随SOF位的是32位的仲裁字段

    我知道,我对与电子有关的所有事情都很着迷,但不论从哪个角度看,今天的现场可编程门阵列(FPGA),都显得“鹤立鸡群”,真是非常棒的器件。如果在这个智能时代,在这个领域,想拥有一技之长的你还没有关注FPGA,那么世界将抛弃你,时代将抛弃你。本公众号作者ALIFPGA,多年FPGA开发经验,所有文章皆为多年学习和工作经验之总结。 在扩展CAN 数据帧中,紧随SOF 位的是32 位的仲裁字段。仲裁字段的前11 位为29 位标识符的最高有效位(Most Significant bit,MSb)(基本lD) 。紧随这11 位的是替代远程请求(Substitute Remote Request, SRR)位,定义为隐性状态。SRR位之后是lDE 位,该位为隐性状态时表示这是扩展的CAN 帧。     应该注意的是,如果发送完扩展帧标识符的前11 位后,总线仲裁无果,而此时其中一个等待仲裁的节点发出标准CAN 数据帧(11 位标识符),那么,由于节点发出了显性lDE 位而使标准CAN 帧赢得总线仲裁。另外,扩展CAN 帧的 SRR 位应为隐性,以允许正在发送标准CAN 远程帧的节点发出显性RTR 位。SRR和lDE位之后是标识符的其余18位(扩展lD)及一个远程发送请求位。 为使标准帧和扩展帧都能在共享网络上发送,应将29位扩展报文标识符拆成高11 位和低18 位两部分。拆分后可确保lDE 位在标准数据帧和扩展数据帧中的位置保持一致。仲裁字段之后是6 位控制字段。控制字段前两位为保留位,必须定义为显性位。其余4 位为DLC,用来指定报文中包含的数据字节数。扩展数据帧的其他部分(数据字段、CRC 字段、确认字段、帧结尾和间断)与标准数据帧的结构相同(见“标准数据帧”)。   数据帧部分   CRC校验及帧结束部分

    时间:2018-03-18 关键词: 32位 数据帧 总线与接口 扩展can sof位 仲裁字段

  • 8位还是32位,微处理器怎么选?

    正如汽车代替了马车,电子邮件代替了普通邮件一样,32位元微控制器(MCU)让8位元MCU变得黯然失色。尽管未来8位元MCU朝向32位元MCU发展将会成为现实,但目前还没那么容易实现。事实证明8位元MCU和32位元MCU仍是互补的技术,在一些方面各有千秋,而在其它方面的表现却同样出色。这其中的窍门在于厘清何种应用适合哪种MCU架构。 本文比较了8位元MCU和32位元MCU的使用案例,可作为如何选择这两种MCU架构的指南使用。 本文大部分32位元范例将关注于ARM Cortex-M装置,Cortex-M在不同MCU供应商产品组合中表现非常相似。由于8位元MCU有很多种架构,所以很难对8位元供应商之间进行类似的产品比较。为了进行比较,本文将使用广泛应用、易于理解的8051 8位元架构。 事实上,“ARM Cortex和8051哪个比较好”不是个逻辑问题,反而像是在问“吉他和钢琴哪个好”?真正要解决的问题是“哪种MCU最能帮助解决目前面临的问题?”。 不同的任务须使用不同的工具,使用者目的是要了解“如何才能善用所拥有的工具”,包括8位元和32位元装置。 对不同的装置进行比较,须要对其进行测量。有很多建构工具可供选择,本文尽量选择一些认为能够进行最公平的比较,且最能代表开发人员真实体验的情境。 以下ARM资料是透过GCC+ nanoCLibrary和-03最佳化选项所生成。 此一比较试验并不为任何一种装置的代码最佳化,只是简单实现90%开发人员都会使用的常见代码,并呈现普通开发人员所见到的结果,而不是理想状态下的结果。当然,花费诸多时间、精力和财力去调整8051代码使其表现胜过ARM是可能的,反之亦然,但一开始就选择适合该项工作的最佳工具比费尽心力做最佳化简单多了。 8位元MCU功效持续精进 在开始对架构进行比较前,要注意到并非所有的MCU都是一样,这一点非常重要。 如果将基于ARM Cortex-M0+处理器的现代MCU与30年前的8051 MCU做对比,8051 MCU在性能上当然不会胜出。幸运的是,许多供应商一直对8位元处理器持续投资。 例如芯科实验室(Silicon Labs)正持续更新基于8051核心的EFM8 MCU产品线,其效能比原始的8051架构更高,而且开发过程也已实现现代化。所以在许多应用中,8位元核心能够容易弥补比M0+或M3核心不利的地方,甚至在一些方面性能更佳。 开发工具也很重要。现代嵌入式韧体开发需要全功能IDE、现成的韧体库、丰富的范例、完整的评估和入门套件,以及助手应用,以简化硬体设定、资料库管理和量产编程之类的工作。当MCU有了现代化的8位元核心和开发环境时,在很多情况下,这样的MCU将超越基于ARM-Cortex的类似MCU。 以系统规模选择MCU 第一个一般性原则是:ARM Cortex-M核心更适用于较大的系统规模(》64KB代码),而8051装置适用于较小的系统规模(《8KB代码)。中等规模的系统可以选择两种方式,这取决于系统要执行的任务。须要注意的是,在大多数情况下,周边组合将会发挥重要作用。如果需要三个UART、一个LCD控制器、四个时脉和两个ADC,使用者可能不会在8位元MCU上找到所有的周边。 易用性与成本/尺寸之比较 对于中等规模的系统来说,使用任何一种架构都可以完成工作。但主要须考量是选择ARM核心带来的易用性,还是8051装置带来的成本和物理尺寸优势。 ARM Cortex-M架构具备统一的储存模式,并在所有常见编译器中支援完整的C99,这使得该架构非常易于写韧体。此外,还可得到一系列资料库和协力厂商代码。 当然,这种易用性的代价就是成本。对于高复杂性、上市时间较短的应用或缺乏经验的韧体开发人员来说,易用性是个重要因素。 比起32位元MCU,8位元MCU的成本颇具优势。使用者经常会发现内建2KB/512B(Flash/RAM)的小容量8位元MCU,而却很难找到低于8KB/2KB的32位元MCU。在不需要很多资源的系统中,储存容量小的MCU能够让系统开发人员获得显着的成本降低。因此,对成本极为敏感或仅需较小储存容量的应用,会更倾向于选择8051解决方案。 8位元晶片通常也具备物理尺寸上的优势。例如Silicon Labs提供的最小32位元QFN封装为4mm×4mm,而基于8051的8位元晶片的QFN封装可小至2mm×2mm。 晶片级封装(CSP)的8位元和32位元架构之间的差异较小,但却使成本增加,且组装较难。对于空间严格受限的应用来说,通常须要选择8051装置来满足限制要求。 通用代码/RAM效率易影响MCU成本 8051 MCU成本较低的主要原因之一是其使用Flash和RAM的效率通常比ARM Cortex-M核心更高,这允许系统采用更少资源实现。系统越大,这种影响就越小。 然而,这种8位元储存资源的优势并不总是如此,这一点很重要。在某些情况下,ARM核心会像8051核心一样高效或比其更高效。例如32位元运算在ARM MCU上仅需要一条指令,而在8051 MCU上则需要多条8位元指令。显然,这种代码在ARM架构上有更高的执行效率。 ARM架构在Flash/RAM尺寸较小时的两个主要缺点是代码空间效率和RAM使用的可预测性。首要也是最明显的问题是通用代码空间效率。8051核心使用1位元组、2位元组或3位元组指令,而ARM核心使用2位元组或4位元组指令。 通常情况下,8051指令更小,但这一优势因实际上花费许多时间而受到削弱,ARM核心比8051在一条指令下能做更多工作。32位元运算就是这样一个范例。以实践来说,指令宽度是能在8051上产生适度的更密集代码。 代码空间效率 在含有分散式存取变数的系统中,ARM架构的载入/储存架构通常比指令宽度更为重要。试想讯号量的实现,一个变数需要在代码周围的多个不同位置进行减量(分配)或者增量(释放)。ARM核心必须将变数载入到暂存器,对其进行操作并重新储存,这需要三条指令。另一方面,8051核心可以直接在记忆体位置上进行操作,且仅需一条指令。随着每次对变数完成工作量的增大,由载入/储存而产生的消耗就变得微不足道。但对于每次仅完成一点工作的情况来说,载入/储存能产生重要影响,让8051获得明显的效率优势。 尽管讯号量在嵌入式软体中并非常见结构,但简单的计数器和标志却广泛应用于控制导向的应用中并发挥相同的作用。许多常见的MCU代码都属于这一类型。[!--empirenews.page--] 另一个原因是ARM处理器比8051核心具有更多的自由使用堆叠。通常情况下,8051装置针对每次函式呼叫仅在堆叠上储存返回位址(2位元组),透过通常分配给堆叠的静态变数处理大量的任务。在某些情况下,这会产生问题,因为这会造成函数预设不可重入。然而,这也意味着必须保留的堆叠空间很小,且完全可预测,这在RAM容量有限的MCU中至关重要。 举个简单的例子,试验者设计了以下程式,然后测量funcB内部的堆叠深度,发现M0+核心的堆叠用了四十八个位元组,而8051核心的堆叠仅用了十六个位元组。当然,8051核心还静态配置了八个位元组的RAM,总共用了二十四个位元组。在较大的系统中,这个差异显得微不足道,但是在仅有256位元组的ARM的系统中,这就变得很重要。 架构细节之考量 假设有基于ARM和基于8051的MCU各一个,配有所需的周边,那么对于较大的系统或需要重点考虑易用性的应用来说,ARM装置是更好的选择。如果首要考量的是低成本/小尺寸,那么8051装置将是更好的选择。本文以下对于每种架构更擅长的应用进行更详细的分析,同时也划分出一般原则。 影响延时因素 两种架构的中断和函式呼叫延时存在很大差异,8051比ARM Cortex-M核心更快。 此外,高阶周边汇流排(APB)配备的周边也会影响延时,这是因为资料必须透过APB和AMBA高性能汇流排(AHB)传输。最后,当使用高频核心时脉时,许多基于Cortex-M的MCU需要分配APB时脉,这也增加了周边延时。 试验者做了个简单的实验,实验中的中断是透过I/O引脚触发的。该中断对引脚发出一些讯号,并根据引发中断的引脚更新标志,之后再量测其部分参数的变化。 8051核心在中断服务程式(ISR)进入和退出时显示出优势。但是,随着中断服务程式(ISR)越来越大和执行时间的增加,这些延迟将变得微不足道。和既有原则一致,系统越大,8051的优势越小。此外,如果中断服务程式(ISR)涉及到大量资料移转或大于8位元的整数资料运算,中断服务程式(ISR)执行时间的优势将转向ARM核心。例如,一个采用新样本更新16位元或32位元转动平均(Rolling Average)的ADC ISR可能在ARM装置上执行的更快。 8051核心的基本功能是控制代码,其中对于变数的存取是分散的,并且使用了许多控制逻辑(If、Case等)。8051核心在处理8位元资料时也是非常有效的,而ARM Cortex-M核心擅长资料处理和32位元运算。此外,32位元资料通道使得ARM MCU复制大的资料更加有效,因为它每次可以移动四个位元组,而8051每次仅能够移动一个位元组。因此,那些主要把资料从一个地方移到另一个地方(例如UART到CRC或者到USB)的资料流处理应用更适合选择基于ARM处理器的系统。 来做个简单的实验。试验者编译以下两种架构的函数(公式1),变数大小为uint8_t、uint16_t和uint32_t。 随着资料量的增加,8051核心需要越来越多的代码来完成这项工作,最终超过了ARM函数的大小。在16位元的情况下,代码大小几乎类似,在执行速度上稍优于32位元核心,因为相同代码通常需要更少周期。还有一点很重要:只有采用最佳化的ARM编译代码时,这种比较才有效。未最佳化的代码需要花费几倍长的时间。 这并不意味着有大量资料移动或32位元运算的应用不应该选择8051核心完成。 在许多情况下,其它方面的考量将超过ARM核心的效率优势,或者说这种优势是无关紧要的。举例来说,考虑使用UART到SPI桥接器时,该应用花费大部分时间在周边之间复制资料,而ARM核心会更高效地完成该任务。然而,这也是一个非常小的应用,可能放入到一个仅有2KB储存容量的晶片就足够了。 尽管8051核心效率较低,但它仍然有足够的处理能力去处理该应用中的高资料速率。对于ARM装置来说,可用的额外周期可能处于空闲回圈或“等待中断”(WFI),等待下一个可用的资料到来。在这种情况下,8051核心仍然最有意义,因为额外的CPU周期是微不足道的,而较小的Flash封装会节约成本。如果使用者要利用额外的周期去做些有意义的工作,那么额外的效率将是至关重要的,且效率越高越可能越有利于ARM核心。这个例子说明,清楚被开发系统所关注的环境中的各种架构优势是何等重要,而作出这个最佳的决定是简单但却重要的一步。 指标为8051特殊优势 8051装置不像ARM装置般统一的储存映射,而是对存取码(Flash)、IDATA(内部RAM)和XDATA(外部RAM)有不同的指令。为了产生高效的代码,8051代码的指标会说明它指向什么空间。然而,在某些情况下,使用通用指标,可以指向任何空间,但是这种类型的指标是低效的存取。例如,将指标指向缓冲区并将该缓冲区资料输出到UART的函数。如果指标是XDATA指标,那么XDATA阵列能被发送到UART,但在代码空间中的阵列,首先需要被复制到XDATA。通用指标能同时指向代码和XDATA空间,但速度较慢,并且需要更多的代码来存取。 专用区域指标在大多情况下能发挥作用,但是通用指标在编写使用情况未知的可重用代码时非常灵活。如果这种情况在应用中很常见,那么8051就失去了其效率优势。 仔细评估了解MCU使用优势 本文已经多次注意到,运算倾向于选择ARM,而控制倾向于选择8051,但没有应用仅仅着眼于计算或控制,该怎样才能定义各种应用,并计算出它的合适范围呢? 本文考量一个由10%的32位元计算、25%的控制代码和65%的一般代码构成的假定应用时,其不能明确的归成8或32位元类别。这个应用也更注重代码空间而不是执行速度,因为其并不需要所有可用的运算效能,并且必须为成本进行最佳化。 成本比应用速度更为重要的事实在一般代码情形下将为8051核心带来些微优势。此外,8051核心在控制代码中有中间等级的优势。ARM核心在32位元计算方面占上风,但是这并非是很多应用所重视的。考量到所有这些因素,这个特殊的应用选择8051核心更加合适。 如果做一个细微的改变,假设该应用更关心执行速度而非成本,那么通用代码不会倾向于哪种架构,并且ARM核心在计算代码中全面占有优势。在这种情况下,虽然有比计算更多的控制代码,但是最后结果将相当均衡。显然,在这个过程中有很多的评估,但是分解应用,然后评估每一元件的技术将能确保使用者了解,在哪种情况下哪种架构有更显着的优势。[!--empirenews.page--] 功耗影响须多方考量 当查阅资料手册时,很容易根据功耗资料得到哪个MCU更佳的结论。虽然睡眠模式和工作模式电流性能在某些类型MCU上确实更佳,但是这一评估可能会非常容易产生误导。 工作周期(在每个电源模式上分别占用多少时间)始终占据能耗的主导地位。除非两个晶片的工作周期相同,否则资料手册中的电流规格几乎是没有意义的。最适合应用需求的核心架构,通常具备更低的能耗。 假设有一个系统,在装置被唤醒后添加一个16位元ADC样本到转动平均,然后返回到休眠状态,直到获取下一个样本时才又被唤醒。该任务涉及到大量16位元和32位元计算。ARM装置将能够进行计算,并比8051装置更快返回到休眠状态,这会让系统功耗更低,即使8051具备更好的睡眠和工作模式电流。当然,如果进行的任务更适合8051装置,那么MCU能耗由于相同的原因而对系统有利。 周边特性也能够以类似的方式影响功耗。例如,大多数Silicon Labs的EFM32 32位元MCU具备低功耗的UART(LEUART),能够在低功耗模式下接收资料,而却只有两个EFM8 MCU具备此功能。此周边影响电源的工作周期,且在任何须要等待UART通讯的应用中,具备LEUART的EFM32 MCU都比缺乏LEUART的EFM8有利。遗憾的是,除了让MCU供应商的现场应用工程师利用EFM8来解决问题,没有简单的指南来评估这些周边因素。同时,系统设计人员还应了解各种MCU能耗模式下可完成的处理任务。 ARM/8051各有优缺选择合适工具为开发重点 如果考量到所有这些变数后,仍然不清楚哪些MCU架构是最好的选择,那会如何?这表示,不管是8位元或是32位元都是很好的选择,使用者使用哪种体系架构都不要紧。如果没有明确的技术优势,那么过去的经验和个人喜好在MCU架构决定中也发挥很大的作用。此外,使用者也可以利用这个机会去评估可能的未来专案。如果大多数未来专案更适合ARM装置,那么选择ARM,如果未来项目更侧重于降低成本和尺寸,那么就选择8051。 8位元MCU仍然可以为嵌入式开发人员提供许多功能,并且越来越重视物联网。当开发人员开始设计时,重要的是确保从工具箱中获得合适的工具。实际上的难题是,不能仅仅依赖于PowerPoint资料中的一两个要点就归纳出选择MCU架构的结论。然而,一旦使用者有正确的资讯,并愿意花一点时间来实际试用产品,就不难作出最佳选择。

    时间:2017-10-24 关键词: 微处理器 8位 嵌入式处理器 32位

  • iOS 11迎来里程碑,32位应用要灭绝?

     对于老玩家来说,iOS 11升级前,最好好确认下你最爱的应用是否有64位版本,因为苹果已经动用一切手段,来彻底整治32为应用了。 昨天,有统计报告公司给出的预计显示,iOS 11中有18.7万款32位应用被干掉,其中包含了38619款游戏应用,其次是教育、娱乐和生活方式应用。 对于抛弃32位应用这件事,苹果给出的表态是,iOS 11上线之后,只兼容32位系统的应用也不会马上消失,因为这将是给那些还没有更新到新系统版本中的设备提供服务。 当然了,这有一个期限,至于怎么规定要看正式版上线后,不过按照规定,如果最后期限到了开发者依然不把相应应用升级至64位版本,那么就没有商量的余地,直接封杀。 现在苹果的态度是,iOS 11要统一64位应用,而Mac系统紧跟其后,这样可以让设备更快更流畅的运行。

    时间:2017-08-29 关键词: 苹果 iOS 11 32位

  • 32位嵌入式CPU中系统控制协处理器的设计与实现

    32位嵌入式CPU中系统控制协处理器的设计与实现

    IPS体系结构中的系统控制协处理器简称CP0,它提供指令正常执行所需的环境,进行异常/中断处理、高速缓存填充、虚实地址转换、操作模式转换等操作。单从硬件的角度而言,系统控制协处理器对指令集的作用就相当于操作系统对应用程序的作用一样。 异常处理 CPU运行过程中常常需要中断正常执行的指令流程,跳转去执行某段特殊的指令段,接着再恢复原来的指令序列。MIPS体系结构中称这样的过程为异常(Exception)。所有的异常都采用统一的机制处理。 对于异常情况,需要采取以下3方面的措施: 1) 异常检测:CPU需要及时检测出哪个部件发生了什么异常;一般而言,异常检测由各个模块进行,如加法溢出由加法器在运算过程中产生,并在相应的流水段被系统控制协处理器CP0读入。因此这部分功能不属于CP0的设计范围。 2) 异常处理:CPU按照优先级选择哪个异常被处理,并进行必要的上下文切换(Context Switch),为进入异常服务子程序做准备,保证与该种异常对应的服务程序被执行,并且能够从中断处完全恢复原来的指令执行现场。 3) 异常服务:执行异常服务子程序,这部 分主要由软件(操作系统)来完成。 对异常处理机制的要求 与传统的异常/中断处理机制相比,在MIPS 4Kc体系结构下的异常处理需要特别考虑3个因素。 流水线的划分 本设计采用五段流水线设计,即每条指令的执行一般都经过IF(取指)、DE(指令译码)、EX(指令执行)、MEM(访问存储器)和WB(数据写回R.F.)五个步骤。因为指令动作被分割,所以异常源也被分割到各个流水线段。例如:加法溢出异常只能在EX被检测到。 精确异常处理机制 精确异常处理是指在发生异常时,仅仅对发生异常的指令或其后面的指令进行异常处理;而其前面的指令要保证能够正常结束。所谓“精确”,是指受到异常处理影响的只有产生异常条件的那条指令,所有在此之前的指令在异常被处理前都将被执行完成。异常处理结束后仍将从发生异常的指令开始继续执行。 操作模式切换 对于多进程操作系统,至少要区分两种进程:有特权的操作系统“核心”进程和一般程序的“用户”进程。当CPU检测到异常发生时,指令执行的正常顺序会被暂停,处理器进入核心模式。当异常服务子程序执行完后,CPU从断点中恢复现场,继续执行原指令序列。 异常处理流水线 根据上述分析可以确定,硬件异常处理流水线的主要任务有3个:更新相应的CP0寄存器,即写CP0寄存器;保存发生异常的指令地址,或当异常指令在延迟槽时,保存引起延迟槽的跳转指令地址;选择异常服务子程序的入口地址。 CP0寄存器记录了CPU当前的状态,因此,对CP0寄存器的写就是对CPU状态的改变,需要进行严格的控制。而且对寄存器的写是影响关键路径的主要因素。因此本文主要论述对CP0寄存器写操作的设计。 每个寄存器或寄存器某些位的写操作都是由一个或一组异常事件是否发生而决定的。为此每一个流水段产生并被接收的异常都将被编码,称为异常编码,并在段与段之间进行传递,直到MEM段。在MEM段,异常编码被用于产生对CP0寄存器的写使能信号,需要进行复杂的解码使MEM段变长,这成为提高整个 CPU速度的瓶颈。为了减少这个瓶颈,可增加专门用于产生写使能信号的逻辑。每一级流水线产生的异常直接产生写使能,并经过简单的优先级比较,不管它是由哪个异常类型产生的,均产生1位的写使能信号。那么,在MEM段就可以避免复杂的解码,直接产生对相关CP0寄存器的写使能信号。这一方案采用了以空间换时间的方法:纵向的执行时间减少了,而横向则需要增加写使能判别逻辑。增加逻辑功能意味着需要占用更多的芯片面积,考虑到CP0模块处于整个CPU的边缘,而且全定制物理设计可以大大缩减芯片面积,因此该方案具有可行性。 系统控制协处理器的全定制物理设计 在深亚微米级的集成电路芯片里,器件(晶体管)本身对时延的贡献已越来越小,主要延迟在于连线延迟。由于CP0功能的特殊性,它和存储管理单元 MMU、指令计数单元PC都有很多连线,这些连线很可能处于全芯片的关键路径上;而且由于CP0逻辑比较复杂,按照标准单元法自动布局布线生成的模块自身面积就很大,某些连线在CP0内部就要走很多弯路,可能造成很大的延时。所以决定采用全定制方法设计CP0的数据通路,以方便控制连线的走向和布局。 控制通路与数据通路的划分 数字电路系统的正常运作过程中存在数据流(包括一般意义上的数据、指令和地址)和控制流。而数据流和控制流是相对独立的:数据流实现的逻辑相对简单,但有很多位数据并行;而控制流的逻辑较复杂,绝大多数是1位或几位的控制信号。因此,控制通路一般不采用全定制设计;而数据通路的全定制设计就具有高性能、低功耗、低成本的优势。 协助TLB进行虚实地址转换是CP0的主要功能之一。TLB属于系统的特权资源,只有CP0有权对其进行访问,因此CP0与TLB之间的连线较多,数据交换的时延也比较关键。同时,PC模块与CP0的数据交换也非常重要。因此,CP0单元在版图上最好同时靠近TLB和PC模块。本设计将CP0中与TLB相关的逻辑与寄存器独立为CP0T,放在MMU与PC模块之间;CP0的其余部分归为CP0E,放在PC下部,也就是整块芯片的最下端。如图1所示。   图1. CP0单元与临近单元的连接示意图 电路设计 本设计中使用的电路输入工具为Cadence公司的Composer。设计时,将HDL描述转化为电路描述后输入到Composer中。然后,通过形式验证来确保所设计的电路与RTL代码一致。电路设计的好坏很大程度上要取决于设计者的经验和技巧。 电路的定制设计主要指的是,在Composer环境中手工设计晶体管级的电路。电路参数的确定由Synopsys的电路仿真工具Hspice协助完成。将从设计好的电路中抽出的网表输入到Hspice中,仿真计算出电路的时延 ,再根据时延来修改电路MOS管的参数。 为了减少全定制设计的工作量,电路设计要建立模块的微体系结构。其中CP0的基本单元确定如下:基本的CP0寄存器(时钟上沿同步寄存器) ;32位比较器;32位加法器;多选一选择器(包括2选1、3选1和4选1 MUX);驱动器(即反相器;其尺寸参数化以适应不同驱动要求)。[!--empirenews.page--] 加法器基本采用了超前进位加法器的思想,然后在整体上分成两个16位加法器的模块,模块间采用进位选择加法器的思想,从而大大提高了整个电路的速度。但其面积比全部采用超前进位加法器时要大20%左右。 设计出来的电路逻辑是否正确,时延是否满足要求,分别需要做功能验证和电路仿真。在验证了各个小模块的正确性之后,需验证小模块之间的逻辑连接正确性,最后对整个模块进行验证,进一步分析电路找出模块中的最长路径,通过仿真、更改电路、再仿真的过程,来确定该模块是否能达到预期的逻辑设计要求。 版图的全定制设计 版图设计是根据电路功能和性能的要求以及工艺条件的限制(如线宽、间距、制版设备所允许的基本图形等),设计集成电路制造过程中必需的光刻掩膜版图。版图设计与集成电路制造工艺技术紧密相连,是集成电路设计的最终目标。 在设计过程中,为了降低设计的复杂度,采用混合设计模式,即全定制和标准单元设计相结合的设计方法。这样既有利于保证电性能的要求,又能减小设计周期,是一种较为理想的设计模式。 在全定制版图中,设计过程分为两步完成,每个大单元电路总是由各种基本电路组合而成,所以第一步是绘制基本电路的版图,画完后做DRC和LVS,保证基本电路的正确性。第二步用这些基本电路来组合成大的单元。 全定制芯片设计可以根据数据通路电路的规则手工设计出合理的版图。版图设计中尽量保证各个部分的规整和对称,使其易于扩展。版图的布局中使联系较多的单元尽量靠近,从而缩短互连线的长度,减小每个单元的面积和时延,降低器件的负载电容,采取的具体措施如下: 1) 增加地与衬底、电源与阱的接触,在没有器件和走线的空白处多打接触孔,并且将其与电源或地连接,有利于收集噪声电流、稳定电位、减小干扰和被干扰; 2) 形成网状的电源地线网络; 3) 避免同层或上下两层中长金属线的平行走线,对噪声敏感的线尽量布得短; 4) 避免首尾循环的走线; 5) 在满足设计规则的前提下,尽量减小MOS管的有源区面积,以减小寄生电容,提高工作速度; 6) 在数据通路设计中,要为金属连线留下一些备用位置。 控制通路与数据通路的集成设计及验证 逻辑层次 控制部分直接用行为级的RTL代码,数据通路部分由从全定制电路导出的结构化RTL代码,得到全模块的逻辑描述。 可采用向量进行验证,与采用RTL(或C模型)进行验证的结果(trace文件)进行比对。 电路层次 电路层次控制通路与数据通路的集成可以借助Composer顺利完成。 对于延时信息的获取,数据通路或控制通路内部的路径分别采用Hspice仿真及综合来获得,分析内部是否存在关键路径。 涉及数据通路与控制通路之间的关键路径,可以由全定制部分提交数据通路部分接口的输入/输出时延信息,即该路径在其内部需要的时间。以这些信息作为外部约束,再对相关模块进行综合(按模块综合),结果文件中将得到集成后的关键路径。 版图层次 要保证版图与电路的一致性,需要做LVS验证。即将控制通路的门级网表导入Composer,与数据通路的全定制电路合成总电路,并由此提取电路级的Spice网表进行LVS验证。LVS采用的工具为Mentor Graphics 的Calibre工具。 结语 本文主要研究了基于MIPS 4Kc体系结构的系统控制协处理器的设计和实现,包括精确异常处理的实现方式和全定制的物理设计。在对精确异常处理机制的过程中通过增加写使能判别逻辑达到了缩减关键路径时延的目的,降低了控制逻辑的复杂性,同时增加了全芯片的可靠性。本文的设计通过了逻辑、电路验证,应用于32位CPU的设计中,并采用中芯国际的1P6M 0.18mm工艺成功流片。

    时间:2017-05-24 关键词: CPU 处理器 嵌入式处理器 32位

  • 具有浮点单元的32位AVR微控制器系列

    爱特梅尔公司(Atmel® Corporation)在德国慕尼黑Electronica 2010展会上宣布推出首个带有浮点单元(floating point unit, FPU)的32位AVR®微控制器(MCU)系列。新推出的AVR UC3 C MCU系列瞄准工业控制应用,具有高处理能力、真正的5V运作、高速通信和先进的安全性与可靠性的独特组合,并且采用一系列小型和微型封装供货。 IEEE 754-1985标准兼容FPU能够提高爱特梅尔AVR UC3 CPU 的计算性能、精度和动态范围。其固有的浮点计算可让设计工程师利用功能齐全的工具套件来设计传感器和控制器应用。此外,先进的数学计算有助于增强马达控制、机器人和音频等广泛应用的信号处理、滤波和噪声抑制等性能。 爱特梅尔公司AVR UC3产品市场推广总监Haakon Skar称:“相比爱特梅尔的其它微控制器产品系列,AVR UC3 C系列产品的占位面积更小,并提供更强的处理能力。全新MCU系列具有更高的性能,使得我们能够整合新的FPU,而不会增加微控制器的功耗。这些新推出的32位AVR微控制器进一步扩充了我们瞄准工业控制应用的8位AVR MCU系列产品的强大阵容。” UC3 C系列是爱特梅尔首个针对高速通信而开发的32位AVR 微控制器系列,工作电压范围设计为3.0至5.5V,能够实现真正的5V工作。5V供电电压是众多工业控制应用为获得较好的信噪比而提出的要求,尤其是那些需要很大的开关电流或非常灵敏的模拟器件的应用。UC3 C系列带有一条9层数据总线、64 + 4KB高速SRAM,以及一组混合高速通信外设,其中包括一个100Mbps以太网、双CAN 端口和一个全速USB 接口。较大型的器件还包含一个SDRAM 接口。系统设计人员利用分层数据总线和和分离式 SRAM架构,能够轻松消除高速通信冲突,从而避免数据包丢失或系统性能的降低。 UC3 C系列还整合了已于爱特梅尔UC3 L系列与8位AVR® XMEGA® 产品中采用的外设事件系统。这种事件系统允许在无需CPU干预的情况下实现外设间通信,并确保一个外设操作的完成与另一个外设操作的开始之间的延时为两个周期,从而最终消除抖动和传统CPU中断会造成的不可预测的延时。 另外,UC3 C系列还包含了FlashVault代码保护功能,这一种flash安全技术允许片上Flash进行部分编程和锁定,创建安全的片上存储空间,以保护私密代码和软件IP。存储在FlashVault 中的代码可以正常执行,但不可读取、拷贝或调试。带有FlashVault代码保护功能的器件可用于装载数学函数库或加密算法等重要软件,当软件从一个可靠地点传送到一个可能无法信赖的合作伙伴时,可避免软件被人用于开发、调试和编程其它源代码之用。 新推出的UC3C系列备有从9x9mm QFN64 到 22x22mm TQFP144 的多种封装选项。这些器件的功耗与爱特梅尔现有AVR微控制器UC3 A及B列产品相同。 供货和价格 爱特梅尔公司现可提供32位 AVR UC3 C 系列的样品,订购1万片,起价为每片5.33美元。

    时间:2017-05-22 关键词: 微控制器 嵌入式处理器 单元 32位 浮点

  • 32位单片机简介

    近年来,各个计算机生产厂家已进入更高性能的32位单片机研制、生产阶段。由于控制领域对32位单片机需求并不十分迫切,所以32位单片机的应用并不很多。  需要提及的是,单片机的发展虽然按先后顺序经历了4位、8位、16位的阶段,但从实际使用情况看,并没有出现推陈出新、以新代旧的局面。4位、8位、16位单片机仍各有应用领域,如4位单片机在一些简单家用电器、高档玩具中仍有应用,8位单片机在中、小规模应用场合仍占主流地位,16位单片机在比较复杂的控制系统中才有应用。  

    时间:2017-01-24 关键词: 单片机 32位

  • Microchip 32位PIC32MZ EF单片机系列喜添新成员, 部分器件可支持扩展级温度范围

     全球领先的整合单片机、混合信号、模拟器件和闪存专利解决方案的供应商——Microchip Technology Inc.(美国微芯科技公司)近日扩展了旗下32位PIC32MZ EF单片机(MCU)系列,增添了支持扩展级温度范围的产品和支持工业级温度范围的高速(250 MHz)产品。新器件为Microchip推出的首个汽车级PIC32 MCU产品系列。 PIC32MZ EF系列新器件拥有频率高达250 MHz的高性能内核、一个集成浮点运算单元(FPU)、丰富的外设以及包含控制器局域网(CAN)在内的各种功能卓越的连接选项。支持扩展级温度范围的新产品组合特别适用于汽车和工业领域的几种关键应用,因为这些应用都需要确保产品在更高温度条件下的可靠性能和稳定性。 此外,Microchip还选择扩充了我们支持工业级温度范围(-40至85°C)的部分产品组合,以提供更高的处理速度(250 MHz/795 CoreMark)。该系列高速器件适用于诸如高清音频等应用,这些应用往往需要稍高一些的内核性能以实现更快速的音频处理和传输。 “自从PIC32MZ EF系列产品问世以来,采用该产品的客户群一直保持着强劲的增长势头” ,Microchip MCU32产品部副总裁Rod Drake表示:“此次推出PIC32系列首个支持扩展级温度范围的产品组合并取得AEC-Q100 一级标准认证,可谓是Microchip产品发展蓝图中的一个重大里程碑。新推出的高速器件大幅提升了性能,可满足处理密集型应用的需求,这是该系列产品令人振奋的一大进步。”

    时间:2016-11-24 关键词: Microchip 32位 pic32mz ef单片机

  • 新唐科技宣布推出新一代32位NuMicro M4TK低功耗触摸单片机

    21ic讯 单片机领导厂商—新唐科技(Nuvoton Technology Corp.)宣布推出新一代具触摸按键功能 NuMicro® M4TK 系列单片机,以32位ARM® Cortex®-M4F 为核心,整合高抗干扰触摸按键,大幅简化触摸电路设计的复杂性,可增强系统稳定性及缩短研发时间,在整体成本与产品尺寸上极具优势。兼容前一代 NuMicro® M451系列之完整功能与特色,M4TK 系列单片机支持 16 组低功耗电容式触摸感应按键,每组按键在 10 Hz 频率使用下,仅需消耗6μA电量;此外,除了能够在以 5mm 的压克力为覆盖面下感应电容差异,M4TK 单片机亦可在厚达10mm的玻璃表面下正常运作。 藉由采用触摸按钮、滑条或转轮等不同配置,可使NuMicro® M4TK系列实现多种不同应用,适用于数字电子锁、仪控板、智能家电面板、家庭网关等应用。NuMicro® M4TK系列延续了NuMicro® M4 家族优异的高抗干扰性 (ESD 8KV、EFT 4KV) 以及工业级工作温度( -40℃~105℃),亦适合使用在各种需整合触摸感应按键的高性能精密应用,如工业控制、自动化系统、安全监控、车用电子与数字电源等。 NuMicro® M4TK系列单片机采用领先业界宽电压2.5V~5.5V供电,运行速度达 72 MHz,内存256 KB Flash与32 KB SRAM,支持多达5组 UART 、3组SPI与2组I2C,全温全压高精度之内部RC 振荡 (22.1184MHz ±2%),对于外挂晶振(32.768 KHz)亦提供自动校准机制,误差可小于 ±0.25%。内建电压调整接口 (Voltage Adjustment Interface, VAI),可调整I/O电压准位(1.8V~5.5V),创新设计打破业界外挂电压处理组件方式,另外I/O输入达5V容限,亦大幅提升系统整合与稳定能力。高分辨率144 MHz PWM脉宽调变,搭配驱动模拟数字转换器(ADC),并内建硬件煞车保护和脉波撷取功能,节省单片机运算负担,有效执行马达控制所需之高阶计算,在工业自动化及马达控制等应用中极具优势。在芯片安全方面,为保护客户知识产权 ,NuMicro® M4TK亦设有Flash安全锁、防窜改侦测、96位芯片唯一序号 (Unique Identification, UID) 及128位唯一客户序号(Unique Customer Identification, UCID),为开发程序提供多重保护。 开发工具支持 NuMicro® M4TK系列提供易于使用的触摸设定软件,采用直觉式的图形使用接口,大幅简化按键的灵敏度参数设定作业,异于传统厂商须透过编码或是调整电阻值设定灵敏度之方式。 封装与供货 NuMicro® M4TK全系列现已量产,产品采用LQFP48、LQFP64与LQFP100封装。

    时间:2016-05-24 关键词: 单片机 32位 新唐科技 numicro

  • 详析32位嵌入式处理器与8位处理器应用开发的三大不同

    ARM处理器在全球范围的流行,32位的RISC嵌入式处理器已经成为嵌入式应用和设计的主流。与国内大量应用的8位单片机相比,32位的嵌入式 CPU有着非常大的优势,它为嵌入式设计带来丰富的硬件功能和额外的性能,使得整个嵌入式系统的升级只需通过软件的升级即可实现。而8位处理器通常受到的 64K软件限制也不存在了,设计者几乎可以任意选择多任务操作系统,并将应用软件设计得复杂庞大,真正体现“硬件软件化”的设计思想。     什么发生了改变 目前,国内熟悉8位处理器开发的工程师非常多,开发工具和手段也很丰富,并且价格较低。而32位处理器的开发与8位处理器的开发则有着许多明显的不同。 第一,实时多任务操作系统(RTOS)引入32位嵌入式系统。 由于32位CPU的资源丰富,指令集相对庞大,而且,系统软件比较复杂,所以,通常在开发时要选用相应的RTOS来对应用软件中的各个任务进行调度。软件设计工程师需要学习全新的RTOS技术,掌握底层软件、系统软件和应用软件的设计和调试方法。这对于开发者来说是一个新的挑战。 当然,RTOS的引入,也将给嵌入式开发商带来软件的模块化和可移植化等好处,为软件的工程化管理做好准备。 第二,调试的硬件接口发生改变。 在开发8位处理器时,通常采用在线仿真器ICE(In-Circuit-Emulator),ICE通过插座或者相应的夹具替代CPU来进行仿真和开发 工作。而对于32位嵌入式处理器来说,因其过高的时钟频率(50MHZ 至400MHZ以上)和复杂的封装形式(如BGA)导致ICE很难胜任开发工具的 工作。CPU厂商借助于边界扫描接口(JTAG口)来提供调试信息,供开发者进行开发。 JTAG口通常是一个14Pin或20Pin的插座,JTAG调试器(或称JTAG仿真器)因为可直接从CPU获取调试信息而使得该产品的设计简化,从而使得价格要低于ICE。 第三,系统的开发方式产生变化。 对于一个8位的系统开发来说,设计者只需按照硬件设计及调试、软件(汇编或C语言)编程、定位引导、软件调试、系统联调等过程来进行即可,应用软件的开发通常在硬件之后,且应用软件包是不能通用的。 对于一个32位的嵌入式系统则不同。在硬件设计开发的同时,需要有实时多任务操作系统环境,软件工程师可以同时进行应用软件包的开发和调试。在硬件调试 结束时,应进行BSP(板级支持包)的设计和调试。在BSP调试通过后,方可进行系统软件和应用软件的联调。通常应用软件的开发可以单独进行。更换 CPU 或硬件平台后,应用软件包是通用的(要基于同样的RTOS)。 那么,开发一个32位的嵌入式系统需要哪些工具和环境呢? 首先需要选择一个合适的多任务操作系统。 目前,商用的RTOS比较多,如Linux、Nucleus、WinCE、VxWorkx等。用户可根据系统的技术要求和商业要求,选择合适的一种。 另外,要选择相应的编译工具和调试环境。 根据所选用的RTOS和编程语言(C或C++)来确定要使用的编译器。对于ARM系列CPU来说,比较常见的有arm公司的SDT和ADS,以及免费的GNU等。 许多厂商将编译器(Compiler)、连接器(Linker)、定位器(Locater)、模拟器(Simulator)和监控调试器 (Monitor Debugger)作为一个整体提供给用户。这通常称为集成开发环境 IDE(Integrated Development Environment)。选用IDE将给调试带来许多方便。 再者,要选择合适的JTAG仿真器。JTAG仿真器的一端通过JTAG连接电缆与目标板相连,另一端则与主机的调试环境相连。与主机的连接方式通常有三种。一是并口方 式,一是USB口方式,另一种是网口方式。这三种方式在代码下载速度、连接方便性、调试资源共享性等方面均有所不同,用户可以根据经费、技术方案要求、主 机环境等实际情况来选择。另外,JTAG的主频也是影响 JTAG仿真器速度的重要技术指标,越快速的JTAG仿真器,其JTAG主频也越高。 与ICE开发方式相似,JTAG仿真器也提供逻辑追踪功能,以确保硬件调试和软硬件联调的顺利进行。该功能需要增加额外的费用,因而建议只在进行复杂的系统级开发项目中选购。 好的JTAG仿真器还应该支持任务级调试。其调试环境除具有丰富的调试功能,良好的调试界面外,还应该能够“认识”各种不同类型的RTOS。这样,用户 在进行基于RTOS的软件调试时,能够直接对各种任务进行操作。如果JTAG仿真器不能支持任务的调试,那么,将给软件开发工程师带来诸多不便,影响开发 进度。 32位嵌入式系统的开发过程中存在其特有的技术难点,因此开发者对其要有充分的心理准备并做出相应的对策。 BSP的开发和调试 在硬件调试完成后,就需要进行实时操作系统(RTOS)的移植。其中最主要的就是BSP的开发和调试。在整个嵌入式系统中,应用软 件通过对系统软件的调用来完成各种应用功能。而系统软件则是通过BSP来完成与硬件设备的握手连接。所以,BSP的性能将影响整个系统的可靠性。 由于操作系统(RTOS)厂商提供的开发环境的建立,是基于BSP的正常工作,只有在BSP工作正常后,用户才能“看到”整个系统硬件资源。因此,在此之前,用户对BSP的调试几乎是在“盲目”中进行的。BSP的开发调试有时要花费一至两个月甚至更长的时间。 解决的办法似乎不多。一是提高工程师的水平,在CPU的掌握、目标板硬件及周边驱动设备的熟悉、深入了解操作系统(RTOS)的工作机制、系统的资源配置等方面加强学习;另外,要选用好的JTAG仿真器或其它工具。 应用软件的并行开发 由于越来越强烈的快速上市要求,嵌入式系统的开发周期越来越短。这就必然要求在硬件开发的同时,能够进行软件的开发。一方面,用户 可以在一块标准的评估板上来开发一部分软件,待实际目标板硬件和BSP完成后,再进行系统级的调试和开发。另一方面,用户可以借助实时操作系统 (RTOS)厂商提供的虚拟环境来进行软件开发调试,要开发和调试的软件几乎不受任何限制。待实际硬件平台完成后,只须重新编译连接,即可下载到目标上运 行。注意在选用RTOS时,增加该工具环境。

    时间:2016-04-11 关键词: 嵌入式开发 嵌入式处理器 32位 8位处理器

  • 详析32位嵌入式处理器与8位处理器应用开发的三大不同

    ARM处理器在全球范围的流行,32位的RISC嵌入式处理器已经成为嵌入式应用和设计的主流。与国内大量应用的8位单片机相比,32位的嵌入式 CPU有着非常大的优势,它为嵌入式设计带来丰富的硬件功能和额外的性能,使得整个嵌入式系统的升级只需通过软件的升级即可实现。而8位处理器通常受到的 64K软件限制也不存在了,设计者几乎可以任意选择多任务操作系统,并将应用软件设计得复杂庞大,真正体现“硬件软件化”的设计思想。   什么发生了改变 目前,国内熟悉8位处理器开发的工程师非常多,开发工具和手段也很丰富,并且价格较低。而32位处理器的开发与8位处理器的开发则有着许多明显的不同。 第一,实时多任务操作系统(RTOS)引入32位嵌入式系统。 由于32位CPU的资源丰富,指令集相对庞大,而且,系统软件比较复杂,所以,通常在开发时要选用相应的RTOS来对应用软件中的各个任务进行调度。软件设计工程师需要学习全新的RTOS技术,掌握底层软件、系统软件和应用软件的设计和调试方法。这对于开发者来说是一个新的挑战。 当然,RTOS的引入,也将给嵌入式开发商带来软件的模块化和可移植化等好处,为软件的工程化管理做好准备。 第二,调试的硬件接口发生改变。 在开发8位处理器时,通常采用在线仿真器ICE(In-Circuit-Emulator),ICE通过插座或者相应的夹具替代CPU来进行仿真和开发 工作。而对于32位嵌入式处理器来说,因其过高的时钟频率(50MHZ 至400MHZ以上)和复杂的封装形式(如BGA)导致ICE很难胜任开发工具的 工作。CPU厂商借助于边界扫描接口(JTAG口)来提供调试信息,供开发者进行开发。 JTAG口通常是一个14Pin或20Pin的插座,JTAG调试器(或称JTAG仿真器)因为可直接从CPU获取调试信息而使得该产品的设计简化,从而使得价格要低于ICE。 第三,系统的开发方式产生变化。 对于一个8位的系统开发来说,设计者只需按照硬件设计及调试、软件(汇编或C语言)编程、定位引导、软件调试、系统联调等过程来进行即可,应用软件的开发通常在硬件之后,且应用软件包是不能通用的。 对于一个32位的嵌入式系统则不同。在硬件设计开发的同时,需要有实时多任务操作系统环境,软件工程师可以同时进行应用软件包的开发和调试。在硬件调试 结束时,应进行BSP(板级支持包)的设计和调试。在BSP调试通过后,方可进行系统软件和应用软件的联调。通常应用软件的开发可以单独进行。更换 CPU 或硬件平台后,应用软件包是通用的(要基于同样的RTOS)。 那么,开发一个32位的嵌入式系统需要哪些工具和环境呢? 首先需要选择一个合适的多任务操作系统。 目前,商用的RTOS比较多,如Linux、Nucleus、WinCE、VxWorkx等。用户可根据系统的技术要求和商业要求,选择合适的一种。 另外,要选择相应的编译工具和调试环境。 根据所选用的RTOS和编程语言(C或C++)来确定要使用的编译器。对于ARM系列CPU来说,比较常见的有arm公司的SDT和ADS,以及免费的GNU等。 许多厂商将编译器(Compiler)、连接器(Linker)、定位器(Locater)、模拟器(Simulator)和监控调试器 (Monitor Debugger)作为一个整体提供给用户。这通常称为集成开发环境 IDE(Integrated Development Environment)。选用IDE将给调试带来许多方便。 再者,要选择合适的JTAG仿真器。JTAG仿真器的一端通过JTAG连接电缆与目标板相连,另一端则与主机的调试环境相连。与主机的连接方式通常有三种。一是并口方 式,一是USB口方式,另一种是网口方式。这三种方式在代码下载速度、连接方便性、调试资源共享性等方面均有所不同,用户可以根据经费、技术方案要求、主 机环境等实际情况来选择。另外,JTAG的主频也是影响 JTAG仿真器速度的重要技术指标,越快速的JTAG仿真器,其JTAG主频也越高。 与ICE开发方式相似,JTAG仿真器也提供逻辑追踪功能,以确保硬件调试和软硬件联调的顺利进行。该功能需要增加额外的费用,因而建议只在进行复杂的系统级开发项目中选购。 好的JTAG仿真器还应该支持任务级调试。其调试环境除具有丰富的调试功能,良好的调试界面外,还应该能够“认识”各种不同类型的RTOS。这样,用户 在进行基于RTOS的软件调试时,能够直接对各种任务进行操作。如果JTAG仿真器不能支持任务的调试,那么,将给软件开发工程师带来诸多不便,影响开发 进度。 32位嵌入式系统的开发过程中存在其特有的技术难点,因此开发者对其要有充分的心理准备并做出相应的对策。 BSP的开发和调试 在硬件调试完成后,就需要进行实时操作系统(RTOS)的移植。其中最主要的就是BSP的开发和调试。在整个嵌入式系统中,应用软 件通过对系统软件的调用来完成各种应用功能。而系统软件则是通过BSP来完成与硬件设备的握手连接。所以,BSP的性能将影响整个系统的可靠性。 由于操作系统(RTOS)厂商提供的开发环境的建立,是基于BSP的正常工作,只有在BSP工作正常后,用户才能“看到”整个系统硬件资源。因此,在此之前,用户对BSP的调试几乎是在“盲目”中进行的。BSP的开发调试有时要花费一至两个月甚至更长的时间。 解决的办法似乎不多。一是提高工程师的水平,在CPU的掌握、目标板硬件及周边驱动设备的熟悉、深入了解操作系统(RTOS)的工作机制、系统的资源配置等方面加强学习;另外,要选用好的JTAG仿真器或其它工具。 应用软件的并行开发 由于越来越强烈的快速上市要求,嵌入式系统的开发周期越来越短。这就必然要求在硬件开发的同时,能够进行软件的开发。一方面,用户 可以在一块标准的评估板上来开发一部分软件,待实际目标板硬件和BSP完成后,再进行系统级的调试和开发。另一方面,用户可以借助实时操作系统 (RTOS)厂商提供的虚拟环境来进行软件开发调试,要开发和调试的软件几乎不受任何限制。待实际硬件平台完成后,只须重新编译连接,即可下载到目标上运 行。注意在选用RTOS时,增加该工具环境。[!--empirenews.page--]

    时间:2016-02-29 关键词: 8位 嵌入式处理器 应用开发 32位

  • Marvell扩大其32位和64位ARMADA SoC系列嵌入式处理器的优势

     Marvell进一步巩固领先地位,凭借业界领先的32位和64位ARMADA SoC嵌入式处理器系列,支持全面集成的完整软件和硬件平台解决方案 美满电子科技今日宣布,32位和64位ARMADA® 单芯片系统(SoC)已拥有了强大的、涵盖各种应用的软件解决方案和合作伙伴生态系统。这个涵盖丰富应用、规模进一步扩大的生态系统为开源社区提供了强有力的支持和承诺,所提供的软件包括在开源硬件平台上运行的主流Linux内核和主流U-Boot。扩展后的Marvell 32位和64位ARMADA SoC软件生态系统包括OpenDataPlane(ODP)、OpenFastPath(OFP)、UEFI、openSUSE、SUSE Linux Enterprise、Yocto Project、OpenWrt和运营商级操作系统,这表明Marvell承诺满足客户让新产品更快上市的要求。 Marvell公司副总裁,连接、存储与基础设施事业部总经理Michael Zimmerman表示:“32位和64位ARMADA SoC系列与全功能软件解决方案及开源硬件平台相结合,可用来快速开发各种有线和无线网络解决方案。我们的客户已经可以利用Marvell成熟的ARMADA 38x系列的ARMADA SoC生态系统,也将受益于基于64位ARM® v8的ARMADA 3700 Cortex®-A53器件系列以及ARMADA 7K和ARMADA 8K Cortex-A72器件系列生态系统的扩大,这些系列的器件均基于我们的MoChi™和FLC™架构。我们非常高兴能够与全球各地的合作伙伴合作,提供值得信赖的产品选择和开源及开源社区解决方案,并助力开发大量尖端的家用和企业级应用。” 基于高性能和高度可扩展的多核CPU技术,ARMADA SoC系列可使大量企业级应用实现全新性能、集成度和效率,包括控制平面CPU、IP设备、存储网络边缘设备、路由器、安防设备、中小型企业(SME)用路由器、网络附加存储(NAS)、家用网关、IoT中心、无线路由器、Wi-Fi接入点(WAP)、监控存储以及高性能网络产品。基于64位ARMv8的ARMADA 3700 Cortex-A53器件系列以及ARMADA 7K和ARMADA 8K Cortex-A72系列采用MoChi和FLC架构,可用来实现性能和功耗得到全新优化的设备。众多软硬件合作伙伴的产品对Marvell ARMADA SoC系列起到了补充作用,这些合作伙伴包括Aricent、Avnet Memec – Silica、DENX、Enea、Free Electrons、Globalscale Technologies、Lauterbach、Media5、MontaVista、O.S. Systems、Sartura、Semihalf、SolidRun、StreamUnlimited、SUSE、Timesys、Trend Micro、Volansys和Wind River。 Marvell提供内部开发的软件解决方案,以针对每个目标应用提升和优化ARMADA SoC系列嵌入式处理器的性能。Marvell数据加速通路(ADP)解决方案面向家用网关和WAP,可显著提高CPU利用率,这对满足迅速增加的高吞吐量需求很有必要。此外,Marvell媒体处理引擎(MMP)通过与开源Asterisk解决方案集成以及与Media5公司的M5T SIP Client Engine SDK集成,可用来开发VoIP应用。M5T SIP Client Engine SDK现在已可用于ARMADA 38x SoC系列。 Media5公司产品线经理Stephane Ross表示:“与Marvell合作令我们倍感荣幸。M5T SIP解决方案在SIP和IMS环境中的互操作性已得到证实,例如VoLTE、RCS、PacketCable等环境。” Avnet Memec – Silica公司欧洲、中东与非洲区总裁Mario Orlandi表示:“我们很高兴在2016 Embedded World上展示我们的Yocto 2.0层对Marvell ARMADA 38x SoC系列的支持。Avnet与Marvell保持了长久成功的合作,并亲自见证了Marvell兑现其帮助客户快速开发和交付优质产品的承诺。我们期待继续与Marvell保持紧密合作,为客户提供世界级的设计工程服务和资源,支持创新性、高性能产品和解决方案的开发。” 可用于Marvell ARMADA 38x系列的ARMADA SoC系列嵌入式处理器的主要特性: ARMADA 38x系列强大的软件产品包括: ·Marvell Linux SDK; ·Marvell ADP软件; ·Marvell MMP软件; ·Marvell内部开发的JTAG调试程序; ·Lauterbach JTAG调试程序; ·开源社区软件,包括主流Linux内核、主流U-Boot、OpenWrt和FreeBSD; ·可用开源软件包括OpenWrt 14.07和Yocto 1.6(https://github.com/MarvellEmbeddedProcessors); ·openSUSE; ·运营商级操作系统,包括MontaVista CGE7 Linux和Wind River Linux; ·商用Linux解决方案,包括O.S. Systems Embedded Linux和TimeSys LinuxLink; ·第三方软件,包括Aricent IoT网关、Media5 M5T SIP Client Engine SDK、Sartura CPE管理解决方案、StreamUnlimited Stream SDK和Trend Micro智能家居网络解决方案; ·Google Brillo。 ARMADA 38x系列开源硬件平台包括: ·Globalscale ARMADA 38x PrimaBox(https://www.globalscaletechnologies.com/p-66-primabox.aspx); ·SolidRun ARMADA 38x ClearFog(http://solid-run.com/marvell-armada-family/clearfog/); ·Marvell Andromeda Box™ Connect (http://andromedabox.org/)。

    时间:2016-02-26 关键词: marvell SoC 64位 armada 32位

  • 32位ARM内核微处理器W90N740及其应用

    摘要:在对ARM体系结构进行分析的基础上,介绍了32位ARM核处理器W90N740的结构特点和优异性能,讨论了它的应用方法。给出了用W90N740芯片降低系统成本的实现方案。 关键词:ARM7TDMI;RISC;W90N740;片上系统;路由器 W90N740是台湾Winbond公司开发的基于32位ARM核的高性能、低功耗微处理器。W90N740采用ARM7TDMI内核,内建两个10/100Mb MACs以太网络控制器,并采用Winbond独家专利的网络地址转换加速器NAT Accelerator。该器件用硬件方式加速网络封包的转换,不仅减少了中央处理器的负担,同时也大幅提高了宽频的整体系统效能。而芯片方式集成的USB控制器则可透过USB界面连结各种电脑周边设备,以增添产品附加值。此外,W90N740内部还集成了EBI(external bus interface)控制器、系统管理器、GDMA控制器等。因而在许多应用领域,用该器件设计的系统成本比目前同类产品要低。加上ARM公司开发环境支持汇编语言、C和C++,其软件开发也十分方便。因此,W90N740虽不是主流产品,但也是许多网络电子产品的选择方案之一。 1 ARM体系结构 1.1 ARM体系的指令集 ARM体系具有ARM和Thumb两种指令集。当处理器工作在ARM状态时,执行ARM指令集;而当其工作在Thumb状态时,则执行Thumb指令集。 所有ARM指令都是32位长度。指令以字对准方式保存,这样,ARM状态指令地址的最低2位总是零。实际上,一些指令通常使用最低有效位来判定代码是转向Thumb代码还是ARM代码。   ARM指令集主要包括存储器访问指令、数据移动指令、数据处理指令、分支指令、协处理器指令、状态寄存器转移指令和异常处理指令等。 所有Thumb指令都是16位长度,这些指令可在存储器中以半字对准方式保存。因而,指令的最低有效位在Thumb状态下总为零。实际上,Thumb指令集是32位ARM指令集的功能子集。 1.2 ARM体系的编程模型 (1)ARM支持的数据类型 ARM处理器支持下列数据类型:Byte(字节),8位;Halfword(半字),16位;Word(字,必须与4字节边界对齐),32位。 (2)ARM处理器模式 ARM体系结构支持7种处理器模式:用户模式(User)、 快速中断请求(FIQ,Fast Interrupt request)、中断请求(IRQ,Interrupt ReQuest)、管理(Supervisor)、中止(Abort)、系统(System)和未定义(Undefined)。除用户模式外,其它模式统称为特权模式。大多数应用程序可在用户模式下执行。当处理器工作在用户模式时,正在执行的程序不能访问被保护的系统资源,也不能改变模式,除非发生异常。因此,开发中应适当编写操作系统来控制系统资源的使用。 (3)ARM寄存器组织 ARM处理器总共有37个寄存器?其中有31个32位的通用寄存器(包括程序计数器?PC)和6个32位的状态寄存器(但是只使用了其中的12位)。该处理器将寄存器安排成部分重叠的组,每种处理器模式使用不同的寄存器组。同时?在所有处理器模式下都可以访问当前程序状态寄存器CPSR。而CPSR则包含条件码标志、中断标志位、当前处理器模式以及其它状态和控制信息。每种异常模式都有一个程序状态保存寄存器SPSR。当异常出现时?SPSR可用于保留CPSR的状态。 (4)异常处理 异常通常由内部或外部源产生,并引起一个事件。比如,外部中断或试图执行未定义指令都会引起异常。在处理异常之前,必须保留处理器状态,以便在异常处理程序完成后,使原来的程序能够重新执行。同一时刻可能出现多个异常。ARM支持七种类型的异常。异常出现后,系统将强制从异常类型对应的固定存储器地址开始执行程序。 (5)存储器和存储器映射I/O ARM体系结构允许使用现有的存储器和I/O器件来进行各种各样的存储系统设计。ARM体系结构使用232个8位字节的单一线性地址空间。设计时可将字节地址作为无符号数看待,范围为0~232-1。而将地址空间看作由230个32位字组成。每个字的地址都是字对准的,故地址可被4整除。其存储器的存储使用了两种映射方法:小端存储系统和大端存储系统,其映射方式分别如图1(a)、(b)所示。 图2 2 W90N740的结构特点 W90N740的内部功能框图如图2所示。W90N740内核为80MHz的ARM7TDMI 32位处理器,可支持大/小模式?Big/Little-Endian mode的工作方式。该内核内置有8kB的指令高速缓冲存储器(I-Cache)和2kB 数据高速缓冲存储器(D-Cache),它们是相同类型的存储器(除容量大小不同外),可与存储器之间以块(cache line)为单位进行数据交换。每个高速缓冲存储器具有4字块大小,当其中一个高速缓冲存储器未命中时,其4字块大小的信息必须从外部寄存器中连续的获取,其替换算法采用最近最少使用算法(LRU, Least Recently Used)。当I-Cache或D-Cache被禁用时,可以通过Cache 控制寄存器把Cache设置成片上 RAM。另外,W90N740还提供了一个8字的写缓冲器(Write-Buffer).主要用来优化向主存储器的写入操作。Cache和写缓冲器的引入大大改善了W90N740存储系统的性能。 W90N740内含锁相环PLL,可用于CPU和USB 主机控制器,使用参考频率为15MHz。PLL给其它片内控制器提供的时钟频率范围为3~30MHz。 W90N740内有USB 主机控制器,该控制器兼容USB 1.1标准,支持低速率(1.5Mbps)和全速率(12Mbps)的USB 设备。同时还内置有用于实时数据传输的DMA控制器。 通过W90N740中EBI控制器提供的外部总线可访问片外SDRAM、ROM/SRAM、Flash memory和I/O设备。在内置 cache失效时,EBI控制器仍可获得与CPU核相同的工作频率以保证其处理速度。具有两个10/100Mbps以太网MAC控制器?EMC是W90N740的一大特点。MAC控制器主要应用于WAN或LAN。它内有两个MAC控制器,因而可大大增强此芯片在WAN端口与LAN端口之间的应用性能,降低系统成本。EMC采取的工作方式是半/全双工方式,每个EMC除包括IEEE802.3以太网协议引擎外,还含有DMA控制器和收/发FIFO。EMC提供有两个可选择的接口:媒质独立接口MII( Media Inde-pendent Interface)和精简媒质独立接口RMII?Reduced MII?使用时可选择任一接口,同时结合片外速率为10/100Mbps的PHY芯片接口还可以设计多种类型的应用产品。另外,EMC支持长帧(长度大于1518 字节)和短帧(长度小于64 字节)两种帧结构,而且对外部的PHY也具有站点管理功能。 NAT加速器 ?Patent Pending主要用来提供硬件加速功能,其目的是加快端口和IP地址的查寻及网络地址的转移,其中包括MAC地址的转移。同时,NAT加速器还可提供64项地址转移列表。W90N740有两个通道可用于通用直接存储器访问GDMA(General Direct Memory Access)。在CPU不干预的情况下,GMDA控制器可直接控制以下三种形式的数据传输:即存储器与存储器之间、存储器至I/O之间以及I/O至存储器之间。 基于中断操作的UART模块具有全设置的MO-DEM控制功能(CTS,RTS,DSR,DTR,RI和DCD等),其主要作用是完成来自外围设备(如MODEM等)的串并转换和来自CPU的并串转换。高级中断控制器AIC(Advanced Interrupt Controller)具有18个中断源,其中包括4个外部中断源。它们可以灵活地设置成可编程的IRQ或FIQ中断模式,并可对4个外部中断源进行可编程的边沿触发或优先级触发。同时,也可对其进行可编程的低使能或高使能。在中断嵌套时,[!--empirenews.page--]   AIC可自动检测出低优先级中断。 另外,W90N740具有两个带8 位优先级的定时器和一个可编程的24位看门狗定时器,这些定时器有短模式、周期模式和插入模式三种工作模式。同时具有21个可编程I/O接口,这些I/O接口可设置成多种功能的接口。W90N740的JTAG调试接口支持多种调试开发工具。 3 W90N740的应用 3.1 W90N740在VoIP路由器用户板中的应用 在VoIP(Voice over IP)路由器用户板的设计中,笔者选用W90N740来进行信息包解包,其系统硬件结构如图3所示。其工作过程如下: 首先将来自用户接口的语音数据经过语音处理模块处理以产生PCM语音数据,然后将其传送给DSP处理器并由DSP对该PCM语音数据进行回声抵消、语音压缩等序列处理,接着由W90N740封装控制信息打包,再由UART口传送给双端口RAM,最后送给VoIP路由器主板。与此相反,由路由器主板把从网络接收到的语音数据包经过双端RAM传送给W90N740,由其MAC进行解包处理并去除控制信息,而后得到语音压缩包,经MAC0口传送给DSP并由DSP进行语音解码等处理后,得到PCM语音数据送回到语音处理模块;最后由用户接口送给用户端。这里,W90N740与DSP芯片之间采用的工作方式是主从方式,CPU为主控设备,DSP为从设备,主要实现整个系统的控制、DSP程序的下载和语音数据包的传送等功能。 3.2 W90N740在其它领域的应用 由于W90N740内置有两个以太网 MAC和USB 主机以及32位ARM的微控制器,因此,它和W99684CBM或W99688CBM3数字相机晶片结合可组成为网络相机。这样,连上网络,使用者便可以透过电脑或彩屏手机随时监视远方场景。 W90N740在税控机、快速闪存、打印机伺服器、无线接入点、用户网关、GPS、局域网监控等系统无疑将具有广泛的用途。

    时间:2016-02-23 关键词: 内核 微处理器 嵌入式处理器 处理 32位

  • 解密32位嵌入式处理器与8位处理器的应用开发

    ARM处理器在全球范围的流行,32位的RISC嵌入式处理器已经成为嵌入式应用和设计的主流。与国内大量应用的8位单片机相比,32位的嵌入式 CPU有着非常大的优势,它为嵌入式设计带来丰富的硬件功能和额外的性能,使得整个嵌入式系统的升级只需通过软件的升级即可实现。而8位处理器通常受到的 64K软件限制也不存在了,设计者几乎可以任意选择多任务操作系统,并将应用软件设计得复杂庞大,真正体现“硬件软件化”的设计思想。 什么发生了改变 目前,国内熟悉8位处理器开发的工程师非常多,开发工具和手段也很丰富,并且价格较低。而32位处理器的开发与8位处理器的开发则有着许多明显的不同。 第一,实时多任务操作系统(RTOS)引入32位嵌入式系统。 由于32位CPU的资源丰富,指令集相对庞大,而且,系统软件比较复杂,所以,通常在开发时要选用相应的RTOS来对应用软件中的各个任务进行调度。软件设计工程师需要学习全新的RTOS技术,掌握底层软件、系统软件和应用软件的设计和调试方法。这对于开发者来说是一个新的挑战。 当然,RTOS的引入,也将给嵌入式开发商带来软件的模块化和可移植化等好处,为软件的工程化管理做好准备。 第二,调试的硬件接口发生改变。 在开发8位处理器时,通常采用在线仿真器ICE(In-Circuit-Emulator),ICE通过插座或者相应的夹具替代CPU来进行仿真和开发 工作。而对于32位嵌入式处理器来说,因其过高的时钟频率(50MHZ 至400MHZ以上)和复杂的封装形式(如BGA)导致ICE很难胜任开发工具的 工作。CPU厂商借助于边界扫描接口(JTAG口)来提供调试信息,供开发者进行开发。 JTAG口通常是一个14Pin或20Pin的插座,JTAG调试器(或称JTAG仿真器)因为可直接从CPU获取调试信息而使得该产品的设计简化,从而使得价格要低于ICE。 第三,系统的开发方式产生变化。 对于一个8位的系统开发来说,设计者只需按照硬件设计及调试、软件(汇编或C语言)编程、定位引导、软件调试、系统联调等过程来进行即可,应用软件的开发通常在硬件之后,且应用软件包是不能通用的。 对于一个32位的嵌入式系统则不同。在硬件设计开发的同时,需要有实时多任务操作系统环境,软件工程师可以同时进行应用软件包的开发和调试。在硬件调试 结束时,应进行BSP(板级支持包)的设计和调试。在BSP调试通过后,方可进行系统软件和应用软件的联调。通常应用软件的开发可以单独进行。更换 CPU 或硬件平台后,应用软件包是通用的(要基于同样的RTOS)。 那么,开发一个32位的嵌入式系统需要哪些工具和环境呢? 首先需要选择一个合适的多任务操作系统。 目前,商用的RTOS比较多,如Linux、Nucleus、WinCE、VxWorkx等。用户可根据系统的技术要求和商业要求,选择合适的一种。 另外,要选择相应的编译工具和调试环境。 根据所选用的RTOS和编程语言(C或C++)来确定要使用的编译器。对于ARM系列CPU来说,比较常见的有arm公司的SDT和ADS,以及免费的GNU等。 许多厂商将编译器(Compiler)、连接器(Linker)、定位器(Locater)、模拟器(Simulator)和监控调试器 (Monitor Debugger)作为一个整体提供给用户。这通常称为集成开发环境 IDE(Integrated Development Environment)。选用IDE将给调试带来许多方便。 再者,要选择合适的JTAG仿真器。JTAG仿真器的一端通过JTAG连接电缆与目标板相连,另一端则与主机的调试环境相连。与主机的连接方式通常有三种。一是并口方 式,一是USB口方式,另一种是网口方式。这三种方式在代码下载速度、连接方便性、调试资源共享性等方面均有所不同,用户可以根据经费、技术方案要求、主 机环境等实际情况来选择。另外,JTAG的主频也是影响 JTAG仿真器速度的重要技术指标,越快速的JTAG仿真器,其JTAG主频也越高。 与ICE开发方式相似,JTAG仿真器也提供逻辑追踪功能,以确保硬件调试和软硬件联调的顺利进行。该功能需要增加额外的费用,因而建议只在进行复杂的系统级开发项目中选购。 好的JTAG仿真器还应该支持任务级调试。其调试环境除具有丰富的调试功能,良好的调试界面外,还应该能够“认识”各种不同类型的RTOS。这样,用户 在进行基于RTOS的软件调试时,能够直接对各种任务进行操作。如果JTAG仿真器不能支持任务的调试,那么,将给软件开发工程师带来诸多不便,影响开发 进度。 32位嵌入式系统的开发过程中存在其特有的技术难点,因此开发者对其要有充分的心理准备并做出相应的对策。 BSP的开发和调试 在硬件调试完成后,就需要进行实时操作系统(RTOS)的移植。其中最主要的就是BSP的开发和调试。在整个嵌入式系统中,应用软 件通过对系统软件的调用来完成各种应用功能。而系统软件则是通过BSP来完成与硬件设备的握手连接。所以,BSP的性能将影响整个系统的可靠性。 由于操作系统(RTOS)厂商提供的开发环境的建立,是基于BSP的正常工作,只有在BSP工作正常后,用户才能“看到”整个系统硬件资源。因此,在此之前,用户对BSP的调试几乎是在“盲目”中进行的。BSP的开发调试有时要花费一至两个月甚至更长的时间。 解决的办法似乎不多。一是提高工程师的水平,在CPU的掌握、目标板硬件及周边驱动设备的熟悉、深入了解操作系统(RTOS)的工作机制、系统的资源配置等方面加强学习;另外,要选用好的JTAG仿真器或其它工具。 应用软件的并行开发 由于越来越强烈的快速上市要求,嵌入式系统的开发周期越来越短。这就必然要求在硬件开发的同时,能够进行软件的开发。一方面,用户 可以在一块标准的评估板上来开发一部分软件,待实际目标板硬件和BSP完成后,再进行系统级的调试和开发。另一方面,用户可以借助实时操作系统 (RTOS)厂商提供的虚拟环境来进行软件开发调试,要开发和调试的软件几乎不受任何限制。待实际硬件平台完成后,只须重新编译连接,即可下载到目标上运 行。注意在选用RTOS时,增加该工具环境。

    时间:2015-12-07 关键词: 处理器 嵌入式 8位 嵌入式处理器 32位

  • 32位嵌入式处理器与8位处理器应用开发三大区别

    arm处理器在全球范围的流行,32位的RISC嵌入式处理器已经成为嵌入式应用和设计的主流。与国内大量应用的8位单片机相比,32位的嵌入式CPU有着非常大的优势,它为嵌入式设计带来丰富的硬件功能和额外的性能,使得整个嵌入式系统的升级只需通过软件的升级即可实现。而8位处理器通常受到的64K软件限制也不存在了,设计者几乎可以任意选择多任务操作系统,并将应用软件设计得复杂庞大,真正体现“硬件软件化”的设计思想。 什么发生了改变 目前,国内熟悉8位处理器开发的工程师非常多,开发工具和手段也很丰富,并且价格较低。而32位处理器的开发与8位处理器的开发则有着许多明显的不同。 第一,实时多任务操作系统(RTOS)引入32位嵌入式系统。 由于32位CPU的资源丰富,指令集相对庞大,而且,系统软件比较复杂,所以,通常在开发时要选用相应的RTOS来对应用软件中的各个任务进行调度。软件设计工程师需要学习全新的RTOS技术,掌握底层软件、系统软件和应用软件的设计和调试方法。这对于开发者来说是一个新的挑战。 当然,RTOS的引入,也将给嵌入式开发商带来软件的模块化和可移植化等好处,为软件的工程化管理做好准备。 第二,调试的硬件接口发生改变。 在开发8位处理器时,通常采用在线仿真器ICE(In-Circuit-Emulator),ICE通过插座或者相应的夹具替代CPU来进行仿真和开发工作。而对于32位嵌入式处理器来说,因其过高的时钟频率(50MHZ 至400MHZ以上)和复杂的封装形式(如BGA)导致ICE很难胜任开发工具的工作。CPU厂商借助于边界扫描接口(JTAG口)来提供调试信息,供开发者进行开发。 JTAG口通常是一个14Pin或20Pin的插座,JTAG调试器(或称JTAG仿真器)因为可直接从CPU获取调试信息而使得该产品的设计简化,从而使得价格要低于ICE。 第三,系统的开发方式产生变化。 对于一个8位的系统开发来说,设计者只需按照硬件设计及调试、软件(汇编或C语言)编程、定位引导、软件调试、系统联调等过程来进行即可,应用软件的开发通常在硬件之后,且应用软件包是不能通用的。 对于一个32位的嵌入式系统则不同。在硬件设计开发的同时,需要有实时多任务操作系统环境,软件工程师可以同时进行应用软件包的开发和调试。在硬件调试结束时,应进行BSP(板级支持包)的设计和调试。在BSP调试通过后,方可进行系统软件和应用软件的联调。通常应用软件的开发可以单独进行。更换CPU 或硬件平台后,应用软件包是通用的(要基于同样的RTOS)。 那么,开发一个32位的嵌入式系统需要哪些工具和环境呢? 首先需要选择一个合适的多任务操作系统。 目前,商用的RTOS比较多,如Linux、Nucleus、WinCE、VxWorkx等。用户可根据系统的技术要求和商业要求,选择合适的一种。 另外,要选择相应的编译工具和调试环境。 根据所选用的RTOS和编程语言(C或C++)来确定要使用的编译器。对于ARM系列CPU来说,比较常见的有arm公司的SDT和ADS,以及免费的GNU等。 许多厂商将编译器(Compiler)、连接器(Linker)、定位器(Locater)、模拟器(Simulator)和监控调试器(Monitor Debugger)作为一个整体提供给用户。这通常称为集成开发环境IDE(Integrated Development Environment)。选用IDE将给调试带来许多方便。 再者,要选择合适的JTAG仿真器。JTAG仿真器的一端通过JTAG连接电缆与目标板相连,另一端则与主机的调试环境相连。与主机的连接方式通常有三种。一是并口方式,一是USB口方式,另一种是网口方式。这三种方式在代码下载速度、连接方便性、调试资源共享性等方面均有所不同,用户可以根据经费、技术方案要求、主机环境等实际情况来选择。另外,JTAG的主频也是影响 JTAG仿真器速度的重要技术指标,越快速的JTAG仿真器,其JTAG主频也越高。 与ICE开发方式相似,JTAG仿真器也提供逻辑追踪功能,以确保硬件调试和软硬件联调的顺利进行。该功能需要增加额外的费用,因而建议只在进行复杂的系统级开发项目中选购。 好的JTAG仿真器还应该支持任务级调试。其调试环境除具有丰富的调试功能,良好的调试界面外,还应该能够“认识”各种不同类型的RTOS。这样,用户在进行基于RTOS的软件调试时,能够直接对各种任务进行操作。如果JTAG仿真器不能支持任务的调试,那么,将给软件开发工程师带来诸多不便,影响开发进度。 面对开发难点 32位嵌入式系统的开发过程中存在其特有的技术难点,因此开发者对其要有充分的心理准备并做出相应的对策。 BSP的开发和调试 在硬件调试完成后,就需要进行实时操作系统(RTOS)的移植。其中最主要的就是BSP的开发和调试。在整个嵌入式系统中,应用软件通过对系统软件的调用来完成各种应用功能。而系统软件则是通过BSP来完成与硬件设备的握手连接。所以,BSP的性能将影响整个系统的可靠性。 由于操作系统(RTOS)厂商提供的开发环境的建立,是基于BSP的正常工作,只有在BSP工作正常后,用户才能“看到”整个系统硬件资源。因此,在此之前,用户对BSP的调试几乎是在“盲目”中进行的。BSP的开发调试有时要花费一至两个月甚至更长的时间。 解决的办法似乎不多。一是提高工程师的水平,在CPU的掌握、目标板硬件及周边驱动设备的熟悉、深入了解操作系统(RTOS)的工作机制、系统的资源配置等方面加强学习;另外,要选用好的JTAG仿真器或其它工具。 应用软件的并行开发 由于越来越强烈的快速上市要求,嵌入式系统的开发周期越来越短。这就必然要求在硬件开发的同时,能够进行软件的开发。一方面,用户可以在一块标准的评估板上来开发一部分软件,待实际目标板硬件和BSP完成后,再进行系统级的调试和开发。另一方面,用户可以借助实时操作系统(RTOS)厂商提供的虚拟环境来进行软件开发调试,要开发和调试的软件几乎不受任何限制。待实际硬件平台完成后,只须重新编译连接,即可下载到目标上运行。注意在选用RTOS时,增加该工具环境。

    时间:2015-09-09 关键词: 处理器 嵌入式 8位 区别 嵌入式处理器 32位

  • 32位嵌入式CPU中系统控制协处理器的设计

     MIPS体系结构中的系统控制协处理器简称CP0,它提供指令正常执行所需的环境,进行异常/中断处理、高速缓存填充、虚实地址转换、操作模式转换等操作。单从硬件的角度而言,系统控制协处理器对指令集的作用就相当于操作系统对应用程序的作用一样。 异常处理 CPU运行过程中常常需要中断正常执行的指令流程,跳转去执行某段特殊的指令段,接着再恢复原来的指令序列。MIPS体系结构中称这样的过程为异常(Exception)。所有的异常都采用统一的机制处理。 对于异常情况,需要采取以下3方面的措施: 1) 异常检测:CPU需要及时检测出哪个部件发生了什么异常;一般而言,异常检测由各个模块进行,如加法溢出由加法器在运算过程中产生,并在相应的流水段被系统控制协处理器CP0读入。因此这部分功能不属于CP0的设计范围。 2) 异常处理:CPU按照优先级选择哪个异常被处理,并进行必要的上下文切换(Context Switch),为进入异常服务子程序做准备,保证与该种异常对应的服务程序被执行,并且能够从中断处完全恢复原来的指令执行现场。 3) 异常服务:执行异常服务子程序,这部分主要由软件(操作系统)来完成。 对异常处理机制的要求 与传统的异常/中断处理机制相比,在MIPS 4Kc体系结构下的异常处理需要特别考虑3个因素。 流水线的划分 本设计采用五段流水线设计,即每条指令的执行一般都经过IF(取指)、DE(指令译码)、EX(指令执行)、MEM(访问存储器)和WB(数据写回R.F.)五个步骤。因为指令动作被分割,所以异常源也被分割到各个流水线段。例如:加法溢出异常只能在EX被检测到。 精确异常处理机制 精确异常处理是指在发生异常时,仅仅对发生异常的指令或其后面的指令进行异常处理;而其前面的指令要保证能够正常结束。所谓“精确”,是指受到异常处理影响的只有产生异常条件的那条指令,所有在此之前的指令在异常被处理前都将被执行完成。异常处理结束后仍将从发生异常的指令开始继续执行。 操作模式切换 对于多进程操作系统,至少要区分两种进程:有特权的操作系统“核心”进程和一般程序的“用户”进程。当CPU检测到异常发生时,指令执行的正常顺序会被暂停,处理器进入核心模式。当异常服务子程序执行完后,CPU从断点中恢复现场,继续执行原指令序列。 异常处理流水线 根据上述分析可以确定,硬件异常处理流水线的主要任务有3个:更新相应的CP0寄存器,即写CP0寄存器;保存发生异常的指令地址,或当异常指令在延迟槽时,保存引起延迟槽的跳转指令地址;选择异常服务子程序的入口地址。 CP0寄存器记录了CPU当前的状态,因此,对CP0寄存器的写就是对CPU状态的改变,需要进行严格的控制。而且对寄存器的写是影响关键路径的主要因素。因此本文主要论述对CP0寄存器写操作的设计。 每个寄存器或寄存器某些位的写操作都是由一个或一组异常事件是否发生而决定的。为此每一个流水段产生并被接收的异常都将被编码,称为异常编码,并在段与段之间进行传递,直到MEM段。在MEM段,异常编码被用于产生对CP0寄存器的写使能信号,需要进行复杂的解码使MEM段变长,这成为提高整个CPU速度的瓶颈。为了减少这个瓶颈,可增加专门用于产生写使能信号的逻辑。每一级流水线产生的异常直接产生写使能,并经过简单的优先级比较,不管它是由哪个异常类型产生的,均产生1位的写使能信号。那么,在MEM段就可以避免复杂的解码,直接产生对相关CP0寄存器的写使能信号。这一方案采用了以空间换时间的方法:纵向的执行时间减少了,而横向则需要增加写使能判别逻辑。增加逻辑功能意味着需要占用更多的芯片面积,考虑到CP0模块处于整个CPU的边缘,而且全定制物理设计可以大大缩减芯片面积,因此该方案具有可行性。 系统控制协处理器的全定制物理设计 在深亚微米级的集成电路芯片里,器件(晶体管)本身对时延的贡献已越来越小,主要延迟在于连线延迟。由于CP0功能的特殊性,它和存储管理单元MMU、指令计数单元PC都有很多连线,这些连线很可能处于全芯片的关键路径上;而且由于CP0逻辑比较复杂,按照标准单元法自动布局布线生成的模块自身面积就很大,某些连线在CP0内部就要走很多弯路,可能造成很大的延时。所以决定采用全定制方法设计CP0的数据通路,以方便控制连线的走向和布局。 控制通路与数据通路的划分 数字电路系统的正常运作过程中存在数据流(包括一般意义上的数据、指令和地址)和控制流。而数据流和控制流是相对独立的:数据流实现的逻辑相对简单,但有很多位数据并行;而控制流的逻辑较复杂,绝大多数是1位或几位的控制信号。因此,控制通路一般不采用全定制设计;而数据通路的全定制设计就具有高性能、低功耗、低成本的优势。   协助TLB进行虚实地址转换是CP0的主要功能之一。TLB属于系统的特权资源,只有CP0有权对其进行访问,因此CP0与TLB之间的连线较多,数据交换的时延也比较关键。同时,PC模块与CP0的数据交换也非常重要。因此,CP0单元在版图上最好同时靠近TLB和PC模块。本设计将CP0中与TLB相关的逻辑与寄存器独立为CP0T,放在MMU与PC模块之间;CP0的其余部分归为CP0E,放在PC下部,也就是整块芯片的最下端。 电路设计 本设计中使用的电路输入工具为Cadence公司的Composer。设计时,将HDL描述转化为电路描述后输入到Composer中。然后,通过形式验证来确保所设计的电路与RTL代码一致。电路设计的好坏很大程度上要取决于设计者的经验和技巧。 电路的定制设计主要指的是,在Composer环境中手工设计晶体管级的电路。电路参数的确定由Synopsys的电路仿真工具Hspice协助完成。将从设计好的电路中抽出的网表输入到Hspice中,仿真计算出电路的时延,再根据时延来修改电路MOS管的参数。 为了减少全定制设计的工作量,电路设计要建立模块的微体系结构。其中CP0的基本单元确定如下:基本的CP0寄存器(时钟上沿同步寄存器) ;32位比较器;32位加法器;多选一选择器(包括2选1、3选1和4选1 MUX);驱动器(即反相器;其尺寸参数化以适应不同驱动要求)。 加法器基本采用了超前进位加法器的思想,然后在整体上分成两个16位加法器的模块,模块间采用进位选择加法器的思想,从而大大提高了整个电路的速度。但其面积比全部采用超前进位加法器时要大20%左右。[!--empirenews.page--] 设计出来的电路逻辑是否正确,时延是否满足要求,分别需要做功能验证和电路仿真。在验证了各个小模块的正确性之后,需验证小模块之间的逻辑连接正确性,最后对整个模块进行验证,进一步分析电路找出模块中的最长路径,通过仿真、更改电路、再仿真的过程,来确定该模块是否能达到预期的逻辑设计要求。 版图的全定制设计 版图设计是根据电路功能和性能的要求以及工艺条件的限制(如线宽、间距、制版设备所允许的基本图形等),设计集成电路制造过程中必需的光刻掩膜版图。版图设计与集成电路制造工艺技术紧密相连,是集成电路设计的最终目标。 在设计过程中,为了降低设计的复杂度,采用混合设计模式,即全定制和标准单元设计相结合的设计方法。这样既有利于保证电性能的要求,又能减小设计周期,是一种较为理想的设计模式。 在全定制版图中,设计过程分为两步完成,每个大单元电路总是由各种基本电路组合而成,所以第一步是绘制基本电路的版图,画完后做DRC和LVS,保证基本电路的正确性。第二步用这些基本电路来组合成大的单元。 全定制芯片设计可以根据数据通路电路的规则手工设计出合理的版图。版图设计中尽量保证各个部分的规整和对称,使其易于扩展。版图的布局中使联系较多的单元尽量靠近,从而缩短互连线的长度,减小每个单元的面积和时延,降低器件的负载电容,采取的具体措施如下: 1) 增加地与衬底、电源与阱的接触,在没有器件和走线的空白处多打接触孔,并且将其与电源或地连接,有利于收集噪声电流、稳定电位、减小干扰和被干扰; 2) 形成网状的电源地线网络; 3) 避免同层或上下两层中长金属线的平行走线,对噪声敏感的线尽量布得短; 4) 避免首尾循环的走线; 5) 在满足设计规则的前提下,尽量减小MOS管的有源区面积,以减小寄生电容,提高工作速度; 6) 在数据通路设计中,要为金属连线留下一些备用位置。   控制通路与数据通路的集成设计及验证 逻辑层次 控制部分直接用行为级的RTL代码,数据通路部分由从全定制电路导出的结构化RTL代码,得到全模块的逻辑描述。 可采用向量进行验证,与采用RTL(或C模型)进行验证的结果(trace文件)进行比对。 电路层次 电路层次控制通路与数据通路的集成可以借助Composer顺利完成。 对于延时信息的获取,数据通路或控制通路内部的路径分别采用Hspice仿真及综合来获得,分析内部是否存在关键路径。 涉及数据通路与控制通路之间的关键路径,可以由全定制部分提交数据通路部分接口的输入/输出时延信息,即该路径在其内部需要的时间。以这些信息作为外部约束,再对相关模块进行综合(按模块综合),结果文件中将得到集成后的关键路径。 版图层次 要保证版图与电路的一致性,需要做LVS验证。即将控制通路的门级网表导入Composer,与数据通路的全定制电路合成总电路,并由此提取电路级的Spice网表进行LVS验证。LVS采用的工具为Mentor Graphics 的Calibre工具。 结语   本文主要研究了基于MIPS 4Kc体系结构的系统控制协处理器的设计和实现,包括精确异常处理的实现方式和全定制的物理设计。在对精确异常处理机制的过程中通过增加写使能判别逻辑达到了缩减关键路径时延的目的,降低了控制逻辑的复杂性,同时增加了全芯片的可靠性。本文的设计通过了逻辑、电路验证,应用于32位CPU的设计中,并采用中芯国际的1P6M 0.18mm工艺成功流片。

    时间:2015-08-25 关键词: CPU 处理器 嵌入式 嵌入式处理器 32位

  • Microchip宣布推出全新32位PIC32MX1/2单片机(MCU)系列产品

    21ic讯 Microchip Technology Inc.(美国微芯科技公司)宣布推出全新32位PIC32MX1/2单片机(MCU)系列产品,在小巧的封装中具有256 KB大容量闪存配置以及16 KB RAM。作为广受欢迎的MCU系列新成员,新器件为需要复杂算法和应用代码的低成本应用提供了灵活性。与Microchip全面的软件和工具配合使用,可支持图形、触摸传感和通用嵌入式控制等应用的设计。 全新PIC32MX1/2 MCU系列具备丰富的特性,包括高达50 MHz/83 DMIPS的性能,能支持运行先进控制应用及mTouch®电容式触摸传感。新系列还包含1个用于图形或外部存储器的增强型8位并行主端口(PMP)和1个1 Msps、13通道10位模数转换器(ADC),可支持SPI和I2S串行通信接口和USB设备/主机/OTG功能。 Microchip MCU32部副总裁Rod Drake表示: “全新32位MCU系列可以满足嵌入式控制和触摸应用设计人员对低成本、小封装的需求。其成本更优的闪存配置,高达83 DMIPS的性能,小至6x6 mm、0.5 mm间距的封装以及集成丰富的外设,可以在保持设计尺寸和低成本的基础上,提高各类应用的灵活性。” Microchip MPLAB® Harmony软件开发框架通过对许可、转售及支持Microchip和第三方的中间件、驱动程序、各种库和RTOS的整合,进一步简化了设计。具体而言,Microchip提供了完善的现成软件包,如USB协议栈、图形库和触摸库等,大大缩减了包括消费电子、工业和通用嵌入式控制在内的各种应用的开发时间。 PIC32MX1/2系列MCU可以帮助设计人员开发带有电容式触摸屏、触摸按钮或滑块以及USB设备/主机/OTG连接的消费电子产品。新系列功能丰富的外设也非常适用于同样带有触摸屏、通用嵌入式控制和连接功能的医疗和工业应用。 开发支持 全新PIC32MX1/MX2系列得到Microchip免费的MPLAB® X集成开发环境(IDE)、针对PIC32系列的MPLAB XC32编译器、MPLAB ICD 3在线调试器(部件编号:DV164035)和MPLAB REAL ICE™在线仿真系统(部件编号:DV244005)的支持。此外,用于Explorer 16开发板的PIC32MX270F256D接插模块(部件编号:MA320014)也支持新系列产品。 供货 全新PIC32MX1/2系列MCU采用28引脚QFN、SPDIP与SSOP封装以及44引脚QFN、TQFP与VTLA封装,现已开始供货。

    时间:2015-08-20 关键词: Microchip MCU 单片机 pic32 32位

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