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工业物联网采用的云端解决方案_从云端转向雾计算

工业物联网(IIoT)将原本独立编程的各种装置，全结合在同一个智能网络系统。这些系统通常具备实时运算、数据互连、资安整合、高性能、可靠、可扩充等能力。由于当前采用的云端解决方案仍有不少限制，因此有越来越多先进且高价值的IIoT使用案例，开始从云端转向雾计算(fog compuTIng)。 Embedded CompuTIng Design报导指出，IIoT的演变，根据数据互连性与人工智能(AI)程度的不同，可分为监控、优化与自主性三个层级。监控包含了等预测性维修、资产追踪等资产绩效管理工作。这个层级的数据只是从边缘流向后端云端或控制中心，彼此间并未产生互连性。人工智能与先进分析都只在后端运行。这个层级的使用案例重点，在于流程的优化，也就是利用传感器撷取的数据，监控并改进整个工业流程。随着传感器使用数量提升，为减少传输至后端的数据量，系统开始产生边缘分析的需求，而边缘分析也将持续提升流程的P2P数据互连性。如此一来，IIoT系统便具备数据互连性与分层的运算功能，而这都需有雾计算的支持。进入自主性层级的IIoT，主要利用AI管理系统，不再需要人为介入。各项决策权与控制将依据反应时间要求与数据规模，分配到IIoT系统的不同阶层。这个层级的实时数据会在各个运算节点间移动。如果没有雾计算，系统便不可能拥有自主性，而透过雾计算，业者便能开发出更有弹性、韧性的自主化系统。举例而言，离岸风力发电农场引进物联网技术后，每座风力发电机内的数据总线(databus)便可在各个运算节点的分析与控制应用间进行数据分享。当安装在某一座风力发电机的传感器侦测到风向或风力变化时，便可通知其他下风处的风力发电机做出调整，以维持整座风力发电农场的稳定输出。发电农场的数据也可在传回至后端的控制中心后，与气象、整合业务系统等其他服务结合，产生长期的预测及分析数据。监控层级的IIoT并无部署雾计算的必要，但对于优化使用案例而言，雾计算可说是十分理想的功能;对于自主性使用案例，雾计算更是关键。以Linux容器等灵活的运算框架有助于简化AI应用的部署与管理，而数据分布式服务(DDS)等连网标准，是优化与自主性使用案例达成数据互连性不可或缺的基础。

时间：2020-07-20 关键词：工业物联网人工智能 dds
RTI和SoC-e合作为分布式系统提供DDS&TSN解决方案

球领先的智能机器及应用系统软件框架提供商RTI公司近日宣布，携手领先的时间敏感网络(TSN)通信技术及解决方案供应商SoC-e，共同建立新的合作伙伴关系。两家公司将提供集成化数据分发服务(DDS™)与TSN解决方案，服务于分布式系统的通信性能优化。Connext DDS现已被集成进入DDS-TSN产品的Relyum套件，从而为关键性系统提供确定性、可靠性、可伸缩性和可用性。DDS和TSN的结合使互连网络能够集成到一个单一的商品硬件解决方案之中，用于各类数据的实时交换。旨在跨越多个部件建构应用系统，Connext DDS提供了一个标准化的数据交换机制，引入TSN之后，实时数据流就能通过同一个以太网进行传输，用户可以面向关键业务流确保实时服务质量(QoS)，从而简化了网络结构。DDS和TSN的组合也进一步提升了分布式系统中QoS的水平，支持系统管理员对数据流的可靠性、延迟预设、截止日期、耐久性要求和数据寿命以及其他因素进行定义。在时间敏感型应用中，TSN和DDS携手为工业自动化、能源、航空航天及国防等领域带来了显著的效益。对于涉及多个端点协同运作的分布式系统，DDS和TSN增强了互操作性、带宽和性能，所有这些都封装在一个全新的体系结构中，允许开发人员构建健壮的分布式系统，这些系统可以随着时间的推移而演进。 SoC-e首席执行官Armando Astarloa指出，“关键性系统在数据通信方面要求具有高可用性、互操作性、实时性和更高的数据吞吐量。DDS和TSN支持开发人员达成这些目标，同时又简化了所需基础设施。RTI和SoC-e在上述领域所具备的专业知识以及在此基础上建立的合作关系，为我们的客户应对极具挑战性的工程项目提供了可靠的一站式平台。” RTI公司首席技术官Gerardo Pardo表示，“企业需要可靠的技术生态系统，以便开发出全面协调的解决方案。RTI和SoC-e携手领先，将上述强大的数据通信能力结合起来，同时降低了客户的成本。我们期待着与SoC-e加强合作，为客户提供所需的便利性和性能，确保整个系统的实时数据都做到端到端的可靠性和验证。” RTI公司简介 RTI(Real-Time Innovations )公司是智能机器和传统既有系统软件框架的首选提供商。该公司的核心产品RTI Connext®提供实时数据共享机制从而成为智能架构的核心，让大规模的系统协同如一。 RTI公司的软件部署成功案例超过1500个，包括北美最大的发电厂、各种车辆传感互连与控制、美国海军舰艇作战管理协同、新一代医疗机器人、超级高铁和飞行汽车以及医院病患和急救伤员24/7的医疗信息系统。 RTI公司是智能互连分布式系统领域的全球最佳首选提供商。其产品与解决方案提升了医疗保健系统，使我们的道路更安全，提升了能源效率，改善了我们的生活。 RTI公司是符合Object Management Group® DDS规范的领先供应商，是一家私人控股公司，总部位于美国加州Sunnyvale市，在西班牙和新加坡设有地区分部。 SoC-eRelyum简介 SoC-e是基于FPGA技术的以太网通信解决方案的全球领先供应商，也是开发IP内核组合的先驱，这些内核实现了关键系统的前沿网络和同步技术。 SoC-e推出的Relyum 技术已应用于全球100多个项目，分布于电气、工业和航空航天等不同领域。随着OT/IT集成需求不断增加，需要进一步将以太网作为单一的解决方案来处理大容量实时流量。SoC-e致力于为客户提供最新的创新产品。自2017年以来，SoC-e一直在为互操作时间敏感网络(TSN)提供全面的解决方案，并提供超低延迟技术，以确保智能电网基础设施拥有高标准的实时流量。

时间：2020-07-07 关键词： rti dds tsn
如何进行芯片设计?手把手教你DDS芯片设计

芯片设计在芯片行业具有重要地位，对于芯片设计，大家或多或少有所耳闻。为增进大家对芯片设计的了解，本文将介绍基于模型的DDS芯片设计以及它的实现。如果你对芯片设计过程存在兴趣，不妨继续往下阅读哦。一、引言 1971 年，美国学者J.TIerncy.C.M.Rader 和B. Gold 应用全数字技术，从相位概念出发给出了直接合成波形的一种新的频率合成原理，这就是DDS ( Direct DIGITAL Synthesizer),直接数字合成技术。近几年超高速数字电路的发展尤其是大规模超高速FPGA 技术日渐成熟，以及对DDS 的深入研究，使得DDS 的最高工作频率以及噪声性能已接近并达到与锁相频率合成器相当的水平。与其它频率合成方法相比，DDS 具有频率转换时间短、频率分辨率高、输出相位连续、可编程、全数字化、易于集成等突出优点。本文提出的方法基于Xilinx 公司和它的合作者联合提出的XtremeDSP 解决方案，从系统结构设计直接映射到基于FPGA 的DSP 系统硬件实现。在这种基于模型的设计技术中，利用Simulink 的图形化界面由系统的技术条件建立系统的数学模型，通过算法对模型进行仿真优化，再转化成IP 核实现。System generator 同Simulink 模型工具结合，可以将算法参数化、最优化，并可自动从行为级的系统模型转换到FPGA 实现，不需手工重设，从而避免了繁琐的编程工作，大大节省了开发时间并降低了出错的概率。二、DDS 的基本原理三、在MATLAB 中建立的DDS 模型并在ISE 中实现 3.1 建立DDS 模型 Simulink 是一个可用于多领域动态系统仿真的平台，为动态系统提供建模和分析的方法，提供交互的图形化方框图环境带有为信号处理、通信和控制等可定制的模块集。System Generator 就是Xilinx 公司的一个专有模块集(Blockset)，它是Simulink 的一个插件，包括基本DSP 函数和逻辑算符，其中包含的预先定义好的模块可以保证FPGA 实现时位和周期的正确。用它可以自动生成VHDL 语言、测试向量等文件，还可以自动将特定的设计模块映射成高度优化的IP 核模型。在本文介绍的设计中，最后生成的工程文件中就自动映射出一个累加器核和一个单口块ROM 核。根据DDS 控制原理在MATLAB 环境中建立如下的模型(图1)：其中在存储正弦数据的RO中设定Depth 为：4096，IniTIal Value Vector 为：2047*sin(pi*(0:4095)/2048)+2047，即让System Generator 在编译过程中自动产生一个存储4096 个正弦数据的ROM。为了配合使用开发板上的D/A 模块，ROM 中的每个值设置成12 位无符号数。Accumulator 模块用来进行相位的累加，AddSub 模块将相位偏移量与相位累加值相加，作为ROM2 的地址输入。在仿真前，设置相位控制字为PWord=512,由公式算出移相后的波形应该较基准正弦波偏移 ; 设置频率控制字FWord=4，将仿真时间设置为2048，这样从理论上我们应该可以看到两个周期的完整波形输出。运行仿真，可以在Scope 中观察到如图2.1 中波形。改变控制字的值，就可以得到不同频率、不同相位的波形(图2.2)。 3.2 在ISE 中实现并仿真点击System Generator 图标中的generate 按钮，生成可综合的VHDL 代码，并在ISE 中打开。先对代码使用Synthesize-XST 进行综合，通过之后可以观察到系统RTL 级视图。然后创建一个.tbw 文件对综合后的设计进行仿真，能够得到和MATLAB 环境下一样的仿真结果(按照正弦规律变化的离散数值序列)。为了能够在实验板上实现设计，在ISE 环境中建立顶层文件，将System Generator 产生的文件与PicoBlaze 的控制程序文件结合，再进行对应的功能仿真，正确后加载约束文件，生成比特流文件。四、设计的硬件实现选择在Xilinx 公司的Spartan-3E Starter Kit 开发板上实现整个设计。在该开发板上，有一片LTC2* D/A 芯片，通过一个SPI 接口与FPGA 管脚相接，能够提供4 路独立的模拟量输出。为了便于对D/A 芯片以及各种控制接口的控制，在实现过程中使用了一个 PicoBlaze 软核。 PicoBlaze 是一个紧凑型、资源占用极少、完全嵌入式的8 位精简指令集微控制器软核。我们可以在文本编辑环境下根据PicoBlaze 的指令系统编写自己的控制代码，然后保存为.psm 格式的文件，再用Xilinx 的KCPSM3 assembler 对文件进行编译，编译通过后自动生成一个储存用户程序的ROM(VHDL 文件)。将生成的ROM 文件和KCPSM3 软核加载到工程中，并建立上层文件对各输入、输出口及中断进行配置，这样，一个PicoBlaze 软核就设计成功了。在PicoBlaze 的控制程序中采用软件中断方式控制D/A 芯片以20KHZ 的频率对数字量采样。在每个采样过程中，由PicoBlaze 软核控制向D/A 芯片发送32 位控制字，其中有12 位待转换的数字量、4 位通道选择控制字、4 位模式控制字，其余各位为0。在ISE 中对主时钟进行软件分频，将开发板上原本50MHZ 的时钟降低到100KHZ 之后再接到DDS 产生电路的输入时钟端口。这样，在FWord = 4的情况下， DDS 的输出频率输入时钟可以直接接入50MHZ 的晶振，这样，在同样频率控制字的情况下输出频率也会相应提高。这里分频只是为了配合相对低速的D/A 芯片，以使得输出波形每个周期的采样数相对多一些，以便于用示波器进行观察。将生成的比特流代码下载到目标板，板上的开关信号作为用户接口控制FWord 的值，控制不同开关的关闭和开启，模拟不同频率控制字的情况，得到不同频率的波形，用示波器观察开发板上J5 连接器的A 通道，得到如图3 的波形：观察波形，与由公式计算出的理论值吻合，证明了本文所介绍的方法的有效性、可行性。在ISE 的设计使用摘要窗口中，我们可以清楚的看到该系统所占用的芯片资源极少，由此可见，如果我们加大ROM 的深度，并且通过DCM 时钟管理提高主时钟频率的话，能够很容易的实现更高频率、更高精度的DDS 芯片。以上便是小编此次带来的“芯片设计”相关内容，通过本文，希望大家对DDS芯片的设计与实现具备一定的了解。如果你喜欢本文，不妨持续关注我们网站哦，小编将于后期带来更多精彩内容。最后，十分感谢大家的阅读，have a nice day!

时间：2020-05-26 关键词：芯片设计 dds 指数
排名前15位的标准IoT协议你知道多少

由连接设备组成的庞大的网络，在过去的20年里在全球范围内不断发展，被称为物联网。如今，我们周围有许多对象可以收集，发送和处理数据到其他服务器和其他应用程序。物联网协议就是这样一种系统，它将在线传输数据。但只有当两个连接设备之间的通信网络安全时，它才会传输数据。是什么使这种远程安全连接成为可能？有些语言是看不见的。这种语言通常允许两个或多个物理对象之间的通信。这些对象由物联网协议和标准组成。这样，物联网协议使整个工作成为可能。排名前15位的标准IoT协议我们可以将物联网协议分为两种基本类型：IoT网络协议和IoT数据协议。连接有多种选择。本文将向您解释开发人员为您提供的主要IoT协议。 1. 蓝牙蓝牙是近距离使用最广泛的无线技术之一。您可以快速获得蓝牙应用程序，为您提供与智能小工具配对的可穿戴技术。IoT协议中最近引入的Bluetooth协议是BLE或Bluetooth Low-Energy协议。它将提供传统蓝牙的范围以及更低的功耗优势。您必须记住，BLE不是为传输大文件而设计的，它可以与少量数据完美配合。这就是蓝牙引领本世纪物联网协议的原因。新发明的蓝牙核心规范4.2添加了一个创新的Internet协议支持配置文件。它允许Bluetooth Smart Sensor通过6LoAPAN直接访问Internet。 2. WiFi 对于物联网集成，WiFi是许多电子设计师青睐的选择。这是因为它所承载的基础设施。它具有快速的数据传输速率和控制大量数据的能力。 WiFi广泛的WiFi标准802.11使您能够在一秒钟内传输数百兆比特的数据。该物联网协议的唯一缺点是它可能会消耗某些物联网应用程序的过多功率。它的范围约为50 m，并且随着互联网协议标准的制定，还包括IoT Cloud基础设施访问。频率为2.4GHz和5GHz频段。 3. ZigBee 就像蓝牙一样，ZigBee拥有庞大的用户群。在物联网协议中，ZigBee的设计更多地面向工业，而针对消费者的则更少。它通常以2.4GHz的频率运行。对于通常在房屋或建筑物之间以小速率传输数据的工业站点而言，这是理想的选择。 ZigBee和流行的ZigBee Remote Control是著名的IoT安全协议，可提供安全、低功耗、可扩展的解决方案以及大量节点。ZigBee 3.0已将该协议提升为一个单一的标准。它变得更方便。 4. MQTT IoT MQTT IoT是消息协议，完整形式是Message Queue Telemetry Transport。它由Arlen Nipper（Arcom）和Andy Stanford-Clark（IBM）于1999年开发。它主要用于从IoT的远程区域进行监视。MQTT的主要任务是从众多电子设备中获取数据。它还将它们传送到It通信或基础设施。对于MQTT IoT协议，hub-and-spoke体系结构基本上是普通的。它在TCP之上工作，提供可靠而简单的数据流。这个MQTT协议由三个核心组件或机制组成：订阅者、发布者和代理。发布者的工作是在代理的帮助下生成数据并将数据传输到订阅服务器。确保安全是经纪人的工作。它通过检查并重新检查订阅者和发布者的授权来实现。该协议是基于物联网的所有设备的首选方案，并且这些设备还能够借助于低带宽和易受攻击的网络向廉价、低内存功耗和小型设备提供足够的信息路由功能。 5. CoAP CoAP或Constrained Application Protocol，一种互联网生产力和实用程序协议，主要针对受限的智能设备开发。CoAP的设计是在具有相同受限社区的设备之间使用它。它包括Internet上的常规节点和设备，以及Internet上连接的不同受限网络和设备。基于HTTP协议的IoT系统可以与CoAP IoT网络协议完美结合。它使用协议UDP来实现轻量级数据。就像HTTP一样，它也使用Restful架构。它也被用作基本程序的手机和其他社交社区内部。CoAP通过HTTP get、up、delete和placed策略帮助消除歧义。 6. DDS 在物联网协议中，物联网消息传递协议（DDS或数据分发服务）是高性能、可扩展和实时机对机通信的标准。数据分发服务DDA是由OMG或对象管理组开发和设计的。在DDS的帮助下，您可以在低占用设备和云平台上传输数据。数据分发服务包括两个重要层。这些是DCP和DLRL。DCP或以数据为中心的发布订阅通过向订阅服务器传递信息来工作。DLRL或数据本地重建层通过提供与以数据为中心的公共订阅功能的接口来完成其工作。 7. NFC 物联网协议中的NFC充分利用了安全的双向通信链接。NFC IoT通信协议适用于智能手机。 NFC或近场通信（Near Field CommunicaTIon）允许客户连接到电子设备，使用数字内容并进行非接触式支付交易。NFC的基本工作是扩展“非接触式”卡技术。通过启用设备共享信息，它可以在4厘米以内（设备之间）工作。 8. Cellular 有很多物联网应用可能需要在更长的远程距离上进行操作。这些物联网应用程序可以借助GSM / 3G / 4G等蜂窝通信功能。蜂窝是可以发送或传输大量数据的IoT通信协议之一。发送大量数据的费用也会很高。蜂窝网络不仅需要很高的成本，而且需要在多个应用中使用很高的功耗。这种物联网协议对于低带宽的基于传感器的数据项目来说是惊人的。这是因为他们可以在互联网上发送非常少量的数据或信息。它包括真正的小型CELLv1.0的低成本开发板。它还具有一系列连接板的屏蔽层（以便您可以在Arduino和Raspberry Pi平台上使用它们。）这里的关键产品是SparqEE。 9. AMQP 高级消息队列协议或AMQP是应用程序层协议。它基本上是面向消息的，并且是为中间件环境设计的。AMQP IoT消息传递协议获得了国际标准的认可。AMQP IoT协议的处理链包含3个必需组件，分别是Exchange，消息队列和绑定。 Exchange部分通过获取消息并将其放入队列来工作。消息队列的任务是存储消息，它存储信息，直到客户端应用程序安全地开发消息为止。绑定组件的工作是声明Exchange组件和消息队列组件之间的连接。 10. LoRaWAN LoRaWAN或远程广域网（Long Ranged Wide Area Network）是用于广域网的IoT协议之一。 LoRaWAN IoT网络协议专门设计用于借助数百万个低功耗设备来支持庞大的网络。智慧城市使用这种协议。包括低成本移动通信在内，LoRaWAN还以保护性双向通信而闻名于许多行业。 LoRaWAN的频率可能因网络而异。该物联网协议的数据速率介于0.3-50 kbps之间。在城市地区，LoRaWAN的范围从2公里到5公里不等。在郊区，此物联网协议的范围约为15公里。 11. RFID RFID的射频识别在无线技术的帮助下工作。它利用电磁场来识别物体。短距离射频识别大约为10厘米。但是远程射频可以达到200毫米。 ARAT或主动读卡器主动标签系统通常使用主动标签。这些活动标签被任何询问信号（来自活动读卡器的信号）唤醒。RFID物联网协议的最好部分是它们不需要任何电源。 12. Z-Wave Z-Wave IoT协议为您提供低功耗RF或射频通信。我们通常在家庭自动化应用程序中使用它们。传感器，灯控制器等是低功率射频。这项低延迟技术还具有屏蔽无线技术（例如WiFi）的更多功能。它可以在低于1GHz的频段工作。设计人员关注物联网协议的简单快速开发过程。他们正在努力简化Z-Wave IoT协议的设置。Z-Wave物联网协议的频率为900MHz，范围约为30-100m。它为您提供云接入，需要一个网桥。该协议的数据速率为40-100kbit / s。 13. Sigfox Sigfox被公认为具有蜂窝和WiFi属性的最佳替代技术之一。由于Sigfox IoT协议是为M2M应用开发和设计的，因此只能发送低级数据。通过使用UNB或超窄带，Sigfox可以保持每秒10到1000位的速度来传输低数据。它仅消耗50微瓦的功率。物联网连接协议Sigfox的频率为900MHz。在农村环境中，Sigfox IoT协议的覆盖范围为30 km至50 km。在市区，此协议的范围是3-10公里。 14. Thread 最新出现的物联网协议之一是IoT安全协议Thread。Next的发明者设计了此协议。在家庭自动化应用中，此物联网协议现在正在增加其使用范围。这是基于IP的IPv6网络协议，它基于6LowPAN。它主要用于补充家庭内部的WiFi。该协议是免版税的。该协议支持IEEE802.15.4的无线电收发器内的网状网络。它可以处理约250个节点以及加密和身份验证。Thread物联网协议的频率为2.4GHz（ISM），并且可以覆盖10-30m。 15. EnOcean 在物联网连接协议中，EnOcean有一个创新性的转变。它是一个无线传感和能量收集平台。它是设计需要在不同情况下响应的设备的理想选择，例如温度变化，光照和其他不规则情况。目前，该IoT协议的大多数应用都在交通、家庭自动化、工业自动化和物流等领域。EnOcean IoT协议的频率为315 MHZ，868 MHz和902MHz。它为您提供了在Cloud中的访问权限，其覆盖范围是室外300m和室内30m。

时间：2020-05-09 关键词： Wi-Fi 蓝牙 Zigbee dds 物联网协议
波形发生器实例篇，再析DDS波形发生器设计

波形发生器为常用器件，对于波形发生器，许多朋友存在学习兴趣。此外，针对波形发生器，小编曾带来诸多相关文章。本文对于波形发生器的讲解，基于DDS任意波形发生器。主要内容为，基于Verilog实现DDS任意波形发生器。如果你对本文内容充满兴趣，不妨继续往下阅读。 DDS是从相位的概念直接合成所需波形的一种频率合成技术。不仅可以产生不同频率的正弦波，而且可以控制波形的初始相位。本文为大家介绍基于Verilog实现的DDS任意波形发生器。一、总体方案实现及系统框图在该DDS电路组成上，包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路。频率累加器对输入信号进行累加运算，产生频率控制数据，相位累加器对代表频率的M位二进制码进行累加运算，产生后面波形存储器所需的查表地址，幅度/相位转换电路实际上就是一个波形存储器，供查表使用，读出数据送人D/A转换器和低通滤波器。系统设计原理框图如下：系统设计原理框图二、系统组成模块简介 1、顶层模块顶层模块是系统程序的主模块，它负责将fom查找表、相位累加等模块组装在一起，通过调用的关系使它们组合成为一个有机的整体。在顶层模块中，定义了参考时钟的输入，复位端口，波形输出、频率控制字等。 2、相位累加器模块相位累加器是决定系统性能的关键部分，主要是利用频率控制字和相位控制字来累加出寻址地址。相位累加器在基准频率信号clk的控制下以频率控制字data为步长进行累加运算，产生需要的频率控制数据，在时钟的控制下把累加的结果作为波形存储器ROM的地址，实现对波形存储器ROM的寻址。由于相位累加模块通过C语言实现比较容易，故我们没有单独成立一个模块，而是将它集成到了顶层模块的一个always语句块中： case(choose_wave) 2‘b00:begin sin_ena <= 1’b1; cos_ena <= 1‘b0; sawtooth_ena <= 1’b0; triangle_ena <= 1‘b0; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end 2’b01:begin cos_ena <= 1‘b1; sin_ena <= 1’b0; sawtooth_ena <= 1‘b0; triangle_ena <= 1’b0; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end 2‘b10:begin sin_ena <= 1’b0; cos_ena <= 1‘b0; sawtooth_ena <= 1’b1; triangle_ena <= 1‘b0; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end 2’b11:begin sin_ena <= 1‘b0; cos_ena <= 1’b0; sawtooth_ena <= 1‘b0; triangle_ena <= 1’b1; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end default:begin ADD_B <= 9‘b0; sin_ena <= 1’b0; cos_ena <= 1‘b0; sawtooth_ena <= 1’b0; triangle_ena <= 1‘b0; end endcase 在程序中还出现了一个变量(wave_choose)这是一个用来选择所要输出波形的一个变量，通过它可以控制输出的波形种类(正弦波，余弦波，三角波，锯齿波)。但是由于在设计的时候没有考虑到存在负值的影响，导致最后综合的结果不正确，经过询问老师知道修改方法是将rom查找表中所有采样点的电压负值全部抬高，消除负值，但是由于时间的原因没有来得及修改，也不知道方案修改的结果。 3、查找表本模块实现的是一个rom存贮器，用于存储采样的波形数据，并提供地址查找的功能。具体实现的过程： 1) 首先使用数学工具计算得到波形采样点，生成mif文件 2) 导入数据采样点，给每一个采样点分配地址，并提供外部寻址的接口，此过程可以通过Quartas Ⅱ来辅助完成由于我们组的设计时在modelsim下进行的，modelsim面向的是仿真，它不会产生所谓的“rom”这种实际的电路，所以我们没有采用这样的方法，而是简单的使用case语句来实现。虽然这样也能得到预期的效果，但是它却没有真正的生成一个“rom”，根据我组的综合结果来看，使用case语句生成的是一个与输入相关的复杂的逻辑网络，而不是rom那样有一定规则的电路结构。一下是我们使用C语言产生采样点的程序： void main(){ int i，j = 0;; FILE *fp; fp=fopen(“data.txt”，“w”); for(i=0;i<=256;i++){ //j=255*sin(2*3.14159/256*i)+0.5;//四舍五入 fprintf(fp，“i=%d，\tj=%d\n”，i，j); } fclose(fp); } 以上便是此次小编带来的“波形发生器”的相关内容，通过本文，希望大家对如何基于Verilog进行DDS任意波形发生器设计具备一定的了解。如果你喜欢本文，不妨持续关注我们网站哦，小编将于后期带来更多精彩内容。最后，十分感谢大家的阅读，have a nice day!

时间：2020-01-09 关键词：任意波形发生器波形发生器 dds
波形发生器实例篇，DDS任意波形发生器设计下篇

波形发生器在生活中不可或缺，在往期文章中，小编曾对各类型波形发生器予以介绍，如任意波形发生器、Arduino波形发生器、pwm波形发生器等。本文对波形发生器的讲解，承接于《波形发生器实例篇，DDS波形发生器设计上篇》一文，将对DDS任意波形发生器设计的后续部分加以介绍。如果你对本文即将阐述的内容存在一定兴趣，不妨继续往下阅读哦。一、固定波形输出在FPGA内部实现高速的多位数相位累加器，输出地址信号，控制读出波形存储器中存放的波形幅度数字信号。通过改变相位累加器的相位增量M，即地址间隔的改变，控制读出波形存储器一个周期正弦波幅值的数目，达到输出频率的控制。其输出的频率为，其中fclk为系统时钟频率，N为相位累加器的位数，M为相位增量--频率控制字，由公式可知fout与肘成正比，控制M就可以控制输出的频率。如要频率步进为l0Hz，则要求保证在输出最高频率输出时有32个点的波表数据输出，则要求时钟为3.2MHz。将50MHz的时钟10分频，得到5MHz的信号作为累加器的计数信号。则fclk=5MHz，2N=500000，因此，N可取20，2N=1048576。则fout=-4.77M，M=0.21fout。利用计算机输入要输出的频率，发送到单片机，单片机将对接收到的数据进行预算处理后发送给FPGA。频率输入电路如图所示，接收8位的频率字长，输出为20位。下面为STC89C52RC与EPlC3T144C8的接口程序，用控制字：二、加法器加法器为20位，自动累加，它以设定的频率控制字k作为步长来进行加法运算，当其和满时清零，并进行重新运算。电路图如下：程序如下：三、高十位寄存器实现数据输入为20位，输出为10位，实现高位截断。程序为：四、波形ROM及选择本设计使用几个8bit的ROM，存储深度为1024点，用来存储正弦波等波形数据。每个波形数据存储在一个固定的ROM里，如下图。其中SineROM为正弦波存储模块，SquareROM为方波存储模块，Triangle-ROM为三角波存储模块，SwtoothROM为锯齿波存储模块。它们通过一个使能模块控制，采取低电平有效的方式，选择性读取任意模块的波形。一般每个模块都为高电平状态，即为不工作状态。每次输出波形时，仅有单独一个ROM_T_作(即工作模块为低电平，其他模块均为高电平)，这样不仅保证可以按照需要输出固定波形，还可以避免波形输出发生非控制性的混杂。使能模块的输入端为行列式键盘，键盘中每一键单独使用，当某一键按下，则对应某一波形输入。因为4×4的键盘输出线为8位，仅为一根，因此输入端设为一根8位输入端口。通过设定，实现单键控制某～波形输出。本设计仅设定了4个固定波形ROM输出，即正弦波、方波、三角波和锯齿波，因此使能模块的选择输出线为4条，若增加新波形模块，可以更改输出端口的数量，进行扩展。五、时钟分频时钟分频电路如下，所以模块在同步时钟下协调工作，电路图如下：程序如下：六、任意波形输出关于根据需要而产生的任意波形的设计如下：因为该任意波形是由上位机下传的波形数据，由单片机控制，所以必须设计一个能随时接受数据更新的RAM。数据传至任意波形的寄存器里，然后便可实现任意波形的输出。选用的DA转换器为8位，所以RAM的字长也为8位，因此波形RAM的地址线的位数取lO位。为了实现任意波形数据的更新，波形RAM设计成为双口RAM。以上便是小编此次带来的“波形发生器”所有相关内容，通过本文，希望大家可结合小编前期带来的《波形发生器实例篇，DDS波形发生器设计上篇》内容，对DDS任意波形发生器设计的全流程有所了解。如果你对波形发生器存在浓厚兴趣，可尝试自己动手哦。最后，十分感谢大家的阅读，have a nice day!

时间：2019-12-13 关键词：任意波形发生器波形发生器 dds
波形发生器实例篇，DDS任意波形发生器设计上篇

波形发生器是当代常用器件之一，想必学习波形发生器或者对波形发生器存在一定兴趣的朋友，对波形发生器或多或少具备一定的了解。本文对波形发生器的讲解基于任意波形发生器，该类型波形发生器是现代电子测试领域应用最为广泛的通用仪器之一，它的功能远比函数发生器强，可以产生各种理想及非理想的波形信号，对存在的各种波雷达、导航、宇航等领域。形都可以模拟，广泛应用于测试、通信、雷达、导航、宇航等领域。本文主要内容是为大家介绍DDS任意波形发生器的设计，但本文仅为上篇，下篇将在后续文章中揭露。本文的目的在于提高大家对波形发生器的了解，并增强大家的动手能力，详细内容如下：一、任意波形发生器的功能任意波形发生器既具有其他信号源的信号生成能力，又可以通过各种编辑手段产生任意的波形采样数据，方便地合成其他信号源所不能生成的任意波形，从而满足测试和实验的要求。任意波形发生器的主要功能包括： (1)函数发生功能基础实验中，为了验证电路功能、稳定性和可靠性，需要给它施加理想波形，任意波形发生器能替代函数发生器提供正弦波、方波、三角波、锯齿波等波形，还具有各种调制和扫频能力。利用任意波形发生器的这一基础功能就能满足一般实验的信号需求。 (2)任意波形生成出于各种干扰的存在以及环境的变化，实际运行在实际电子环境中的设备，电路中往往存在各种信号缺陷和瞬变信号，例如过脉冲、尖峰、阻尼瞬变、频率突变等。任意波形发生器可以模拟这些特殊信号，以测试系统的实际性能。 (3)信号还原功能在一些军事、航空等领域，有些电路运行环境很难估计，在设计完成之后，在现实环境中还需要更进一步的实验验证，而有些实验的成本很高或者风险性很大(如飞机试飞时发动机的运行情况)，人们不可能重复作实验来判断所设计产品的可行性和稳定性。此时，可以利用任意波形发生器的信号还原功能。在做一些高耗费、高风险实验时，可以通过数字示波器把现实中的实际波形记录下来，再通过计算机接口下载到任意波形发生器，通过任意波形发生器还原实验中的实际做进一步的实验验证工作。二、硬件结构说明三、设计过程在本系统中，DDS是任意波形实现的技术关键，其核心为相位累加器(全加器与数字寄存器)与ROM波形查询表构成。那么我们设计DDS的框图如下建立一个模块实现从单片机接收来的频率控制字的寄存功能，作为寄存器。全加器实现20位的相位累加，通过频率控制字作为步长进行控制。由于FPGA内输出位数有限，因此建立一个模块进行高位截断，只取高十位，接收累加器输出的数据。然后再通过波形ROM完成波形的查找与输出。这部分为固定的正弦波、三角波、方波与锯齿波等常规波形的输出部分。任意波形部分，则需要一个能随时接受数据更新的RAM，其数据的写入由单片机控制，接收上位机的下传数据，其数据的读取由DDS中的地址发生器控制，这样即可产生任意波形输出。以上内容便是小编此次带来的“波形发生器”的所有相关内容，本文主要讲解了DDS任意波形发生器设计的部分内容，希望大家对本文叙述的内容有所了解。DDS任意波形发生器设计下篇，小编将在后期文章中给出。如果你对本文内容感到满意，抑或想了解DDS任意波形发生器的完整设计过程，不妨持续关注我们的网站哦。最后，十分感谢大家的阅读，have a nice day!

时间：2019-12-13 关键词：任意波形发生器波形发生器 dds
恒流源电路基础知识分享，及其最常用恒流源电路的分析与比较

恒流源电路：恒流源由信号源和电压控制电流源(VCCS)两部分组成。正弦信号源采用直接数字频率合成(DDS)技术，即以一定频率连续从EPROM中读取正弦采样数据，经D/A转换并滤波后产生EIT所需的正弦信号。本系统采用DDS集成芯片AD9830，其内部有两个12位相位寄存器和两个32位频率寄存器。在单片机的控制下对相应的寄存器置数就可以方便得到2MHz以下的任意频率和相位的输出，其中频率精度为1/ 2 32，相位分辨率为2π/2 12，输出幅度也可以在一定的范围内调节，因此能满足系统多频激励(10kHz～1MHz)的要求。恒流源电路(电流反射镜电路) 两种基本恒流源电路恒流源是输出电流保持恒定的电流源，而理想的恒流源应该具有以下特点： a)不因负载(输出电压)变化而改变; b)不因环境温度变化而改变; c)内阻为无限大(以使其电流可以全部流出到外面); 能够提供恒定电流的电路即为恒流源电路，又称为电流反射镜电路。基本的恒流源电路主要是由输入级和输出级构成，输入级提供参考电流，输出级输出需要的恒定电流。恒流源电路就是要能够提供一个稳定的电流以保证其它电路稳定工作的基础。即要求恒流源电路输出恒定电流，因此作为输出级的器件应该是具有饱和输出电流的伏安特性。这可以采用工作于输出电流饱和状态的BJT或者MOSFET来实现。为了保证输出晶体管的电流稳定，就必须要满足两个条件：a)其输入电压要稳定——输入级需要是恒压源;b)输出晶体管的输出电阻尽量大(最好是无穷大)——输出级需要是恒流源。上左图是用增强型n-MOSFET构成的一种基本恒流源电路。为了保证输出晶体管T2的栅-源电压稳定，其前面就应当设置一个恒压源。实际上，T1 MOS管在此的作用也就是为了给T2提供一个稳定的栅-源电压，即起着一个恒压源的作用。因此T1应该具有很小的交流电导和较高的跨导，以保证其具有较好的恒压性能。T2应该具有很大的输出交流电阻，为此就需要采用长沟道MOSFET，并且要减小沟道长度调制效应等不良影响。上右图是用BJT构成的一种基本恒流源电路。其中T2是输出恒定电流的晶体管，晶体管T1就是一个给T2提供稳定基极电压的发射结二极管。当然，T1的电流放大系数越大、跨导越高，则其恒压性能也就越好。同时，为了输出电流恒定(即提高输出交流电阻)，自然还需要尽量减小T2的基区宽度调变效应(即Early效应)。另外，如果采用两个基极相连接的p-n-p晶体管来构成恒流源的话，那么在IC芯片中这两个晶体管可以放置在同一个隔离区内，这将有利于减小芯片面积，但是为了获得较好的输出电流恒定的性能，即需要特别注意增大横向p-n-p晶体管的电流放大系数。因为输入级需要是恒压源，所以可以采用具有电压饱和伏安特性的器件来作为输入级。一般的pn结二极管就具有这种特性——指数式上升的伏安特性;另外，把增强型MOSFET的源-漏极短接所构成的二极管，也具有类似的伏安特性——抛物线式上升的伏安特性。在IC中采用二极管作为输入级器件时，一般都是利用三极管进行适当连接而成的集成二极管，因为这种二极管既能够适应IC工艺，又具有其特殊的优点。对于这些三极管，要求它具有一定的放大性能，这才能使得其对应的二极管具有较好的恒压性能。如果采用BJT，为了使其输出电阻增大，就需要设法减小Early效应(基区宽度调制效应)，即要尽量提高Early电压。如果采用MOSFET，为了使其输出电阻增大，就需要设法减小其沟道长度调制效应和衬偏效应。因此，这里一般是选用长沟道MOSFET ，而不用短沟道器件。在以上基本电路的基础上，还可以加以扩展其功能：一方面，在二极管恒压源(T1)的作用下，它的后面可以连接多个输出支路(与T2并联的多个晶体管)，从而能够获得多个稳定的输出电流。另一方面，在T1和T2的源极(发射极)上还可以分别串联一个电阻(设分别为R1和R2)，这就能够得到不同大小的恒定输出电流。因为这时可有I(输出)/I(参考)=R1/R2，则在这种恒流源电路中，输出的恒定电流基本上是决定于电阻以及晶体管放大系数的比值，而与电阻和放大系数的绝对大小关系不大。这种性质正好适应了集成电路制造工艺的特点，所以这种恒流源电路是模拟IC中的一种基本电路。恒流电路有很多场合不仅需要场合输出阻抗为零的恒流源，也需要输入阻抗为无限大的恒流源，以下是几种单极性恒流电路：类型1：特征：使用运放，高精度输出电流：Iout=Vref/Rs 类型2：特征：使用并联稳压器，简单且高精度输出电流：Iout=Vref/Rs 检测电压：根据Vref不同(1.25V或2.5V) 类型3：特征：使用晶体管，简单，低精度输出电流：Iout=Vbe/Rs 检测电压：约0.6V 类型4：特征：减少类型3的Vbe的温度变化，低、中等精度，低电压检测输出电流：Iout=Vref/Rs < 使用JEFT，超低噪声输出电流：由JEFT决定检测电压：与JEFT有关其中类型1为基本电路，工作时，输入电压Vref与输出电流成比例的检测电压Vs(Vs=Rs×Iout)相等，如图5所示，图5 注：Is=IB+Iout=Iout(1+1/hFE)其中1/hFE为误差若输出级使用晶体管则电流检测时会产生基极电流分量这一误差，当这种情况不允许时，可采用图6所示那样采用FET管图6 Is=Iout-IG 类型2，这是使用运放与Vref(2.5V)一体化的并联稳压器电路，由于这种电路的Vref高达2.5V，所以电源利用范围较窄类型3，这是用晶体管代替运放的电路，由于使用晶体管的Vbe(约0.6V)替代Vref的电路，因此，Vbe的温度变化毫无改变地呈现在输出中，从而的不到期望的精度类型4，这是利用对管补偿Vbe随温度变化的电路，由于检测电压也低于0.1V左右，应此，电源利用范围很宽类型5，这是利用J-FET的电路，改变Rgs 可使输出电流达到漏极饱和电流IDSS，由于噪声也很小，因此，在噪声成为问题时使用这种电路也有一定价值，在该电路中不接RGS，则电流值变成IDSS，这样，J-FET接成二极管形式就变成了“恒流二极管” 以上电路都是电流吸收型电路，但除了类型2以外，若改变Vref极性与使用的半导体元件，则可以变成电流吐出型电

时间：2019-11-21 关键词：恒流源电路电流源 dds
逐步搞定波形发生器，手把手如何实现任意波形发生器

波形发生器是当前讨论热点之一，因此诸多朋友投入波形发生器的学习大军之中。对于波形发生器，分类众多。本文主要讲解任意波形发生器，阐述基于Verilog实现的DDS任意波形发生器。如果你对本文内容存在一定兴趣，不妨继续阅读正文部分哦。 DDS是从相位的概念直接合成所需波形的一种频率合成技术。不仅可以产生不同频率的正弦波，而且可以控制波形的初始相位。一、总体方案实现及系统框图在该DDS电路组成上，包括基准时钟、频率累加器、相位累加器、幅度/相位转换电路。频率累加器对输入信号进行累加运算，产生频率控制数据，相位累加器对代表频率的M位二进制码进行累加运算，产生后面波形存储器所需的查表地址，幅度/相位转换电路实际上就是一个波形存储器，供查表使用，读出数据送人D/A转换器和低通滤波器。系统设计原理框图如下：系统设计原理框图二、系统组成模块简介 1、顶层模块顶层模块是系统程序的主模块，它负责将fom查找表、相位累加等模块组装在一起，通过调用的关系使它们组合成为一个有机的整体。在顶层模块中，定义了参考时钟的输入，复位端口，波形输出、频率控制字等。 2、相位累加器模块相位累加器是决定系统性能的关键部分，主要是利用频率控制字和相位控制字来累加出寻址地址。相位累加器在基准频率信号clk的控制下以频率控制字data为步长进行累加运算，产生需要的频率控制数据，在时钟的控制下把累加的结果作为波形存储器ROM的地址，实现对波形存储器ROM的寻址。由于相位累加模块通过C语言实现比较容易，故我们没有单独成立一个模块，而是将它集成到了顶层模块的一个always语句块中： case(choose_wave) 2‘b00:begin sin_ena <= 1’b1; cos_ena <= 1‘b0; sawtooth_ena <= 1’b0; triangle_ena <= 1‘b0; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end 2’b01:begin cos_ena <= 1‘b1; sin_ena <= 1’b0; sawtooth_ena <= 1‘b0; triangle_ena <= 1’b0; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end 2‘b10:begin sin_ena <= 1’b0; cos_ena <= 1‘b0; sawtooth_ena <= 1’b1; triangle_ena <= 1‘b0; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end 2’b11:begin sin_ena <= 1‘b0; cos_ena <= 1’b0; sawtooth_ena <= 1‘b0; triangle_ena <= 1’b1; if(ADD_B > 256) ADD_B <= 0; //关键代码，实现相位累加的功能 else ADD_B <= ADD_A + ADD_B; end default:begin ADD_B <= 9‘b0; sin_ena <= 1’b0; cos_ena <= 1‘b0; sawtooth_ena <= 1’b0; triangle_ena <= 1‘b0; end endcase 在程序中还出现了一个变量(wave_choose)这是一个用来选择所要输出波形的一个变量，通过它可以控制输出的波形种类(正弦波，余弦波，三角波，锯齿波)。但是由于在设计的时候没有考虑到存在负值的影响，导致最后综合的结果不正确，经过询问老师知道修改方法是将rom查找表中所有采样点的电压负值全部抬高，消除负值，但是由于时间的原因没有来得及修改，也不知道方案修改的结果。 3、查找表本模块实现的是一个rom存贮器，用于存储采样的波形数据，并提供地址查找的功能。具体实现的过程： 1) 首先使用数学工具计算得到波形采样点，生成mif文件 2) 导入数据采样点，给每一个采样点分配地址，并提供外部寻址的接口，此过程可以通过Quartas Ⅱ来辅助完成由于我们组的设计时在modelsim下进行的，modelsim面向的是仿真，它不会产生所谓的“rom”这种实际的电路，所以我们没有采用这样的方法，而是简单的使用case语句来实现。虽然这样也能得到预期的效果，但是它却没有真正的生成一个“rom”，根据我组的综合结果来看，使用case语句生成的是一个与输入相关的复杂的逻辑网络，而不是rom那样有一定规则的电路结构。一下是我们使用C语言产生采样点的程序： void main(){ int i，j = 0;; FILE *fp; fp=fopen(“data.txt”，“w”); for(i=0;i<=256;i++){ //j=255*sin(2*3.14159/256*i)+0.5;//四舍五入 fprintf(fp，“i=%d，\tj=%d\n”，i，j); } fclose(fp); } 以上便是小编此次带来的有关“波形发生器”的所有相关内容，通过本文，希望大家学会基于Verilog实现的DDS任意波形发生器的所有细节。最后，十分感谢大家的阅读。如果你想了解更多波形发生器相关内容，不妨在本网站进行检索哦。

时间：2019-10-28 关键词：任意波形发生器波形发生器 dds
搞不明白波形发生器?教你一文看懂任意波形发生器

波形发生器种类很多，如Arduino波形发生器、任意波形发生器等。本文中，主要为大家讲解任意波形发生器，并为大家带来详细的DDS任意波形发生器的设计流程。如果你痴迷于波形发生器，不妨继续往下看哦。任意波形发生器是现代电子测试领域应用最为广泛的通用仪器之一，它的功能远比函数发生器强，可以产生各种理想及非理想的波形信号，对存在的各种波雷达、导航、宇航等领域。形都可以模拟，广泛应用于测试、通信、雷达、导航、宇航等领域。一、任意波形发生器的功能任意波形发生器既具有其他信号源的信号生成能力，又可以通过各种编辑手段产生任意的波形采样数据，方便地合成其他信号源所不能生成的任意波形，从而满足测试和实验的要求。任意波形发生器的主要功能包括： (1)函数发生功能基础实验中，为了验证电路功能、稳定性和可靠性，需要给它施加理想波形，任意波形发生器能替代函数发生器提供正弦波、方波、三角波、锯齿波等波形，还具有各种调制和扫频能力。利用任意波形发生器的这一基础功能就能满足一般实验的信号需求。 (2)任意波形生成出于各种干扰的存在以及环境的变化，实际运行在实际电子环境中的设备，电路中往往存在各种信号缺陷和瞬变信号，例如过脉冲、尖峰、阻尼瞬变、频率突变等。任意波形发生器可以模拟这些特殊信号，以测试系统的实际性能。 (3)信号还原功能在一些军事、航空等领域，有些电路运行环境很难估计，在设计完成之后，在现实环境中还需要更进一步的实验验证，而有些实验的成本很高或者风险性很大(如飞机试飞时发动机的运行情况)，人们不可能重复作实验来判断所设计产品的可行性和稳定性。此时，可以利用任意波形发生器的信号还原功能。在做一些高耗费、高风险实验时，可以通过数字示波器把现实中的实际波形记录下来，再通过计算机接口下载到任意波形发生器，通过任意波形发生器还原实验中的实际做进一步的实验验证工作。二、硬件结构说明三、设计过程在本系统中，DDS是任意波形实现的技术关键，其核心为相位累加器(全加器与数字寄存器)与ROM波形查询表构成。那么我们设计DDS的框图如下建立一个模块实现从单片机接收来的频率控制字的寄存功能，作为寄存器。全加器实现20位的相位累加，通过频率控制字作为步长进行控制。由于FPGA内输出位数有限，因此建立一个模块进行高位截断，只取高十位，接收累加器输出的数据。然后再通过波形ROM完成波形的查找与输出。这部分为固定的正弦波、三角波、方波与锯齿波等常规波形的输出部分。任意波形部分，则需要一个能随时接受数据更新的RAM，其数据的写入由单片机控制，接收上位机的下传数据，其数据的读取由DDS中的地址发生器控制，这样即可产生任意波形输出。 1.固定波形输出在FPGA内部实现高速的多位数相位累加器，输出地址信号，控制读出波形存储器中存放的波形幅度数字信号。通过改变相位累加器的相位增量M，即地址间隔的改变，控制读出波形存储器一个周期正弦波幅值的数目，达到输出频率的控制。其输出的频率为：其中fclk为系统时钟频率，N为相位累加器的位数，M为相位增量--频率控制字，由公式可知fout与肘成正比，控制M就可以控制输出的频率。如要频率步进为l0Hz，则要求。保证在输出最高频率输出时有32个点的波表数据输出，则要求时钟为3.2MHz。将50MHz的时钟10分频，得到5MHz的信号作为累加器的计数信号。则fclk=5MHz，2N=500000，因此，N可取20，2N=1048576。则fout=-4.77M，M=0.21fout。利用计算机输入要输出的频率，发送到单片机，单片机将对接收到的数据进行预算处理后发送给FPGA。频率输入电路如图所示，接收8位的频率字长，输出为20位。下面为STC89C52RC与EPlC3T144C8的接口程序，用控制字： 2.加法器加法器为20位，自动累加，它以设定的频率控制字k作为步长来进行加法运算，当其和满时清零，并进行重新运算。电路图如下：程序如下： 3.高十位寄存器实现数据输入为20位，输出为10位，实现高位截断。程序为： 4.波形ROM及选择本设计使用几个8bit的ROM，存储深度为1024点，用来存储正弦波等波形数据。每个波形数据存储在一个固定的ROM里，如下图。其中SineROM为正弦波存储模块，SquareROM为方波存储模块，Triangle-ROM为三角波存储模块，SwtoothROM为锯齿波存储模块。它们通过一个使能模块控制，采取低电平有效的方式，选择性读取任意模块的波形。一般每个模块都为高电平状态，即为不工作状态。每次输出波形时，仅有单独一个ROM_T_作(即工作模块为低电平，其他模块均为高电平)，这样不仅保证可以按照需要输出固定波形，还可以避免波形输出发生非控制性的混杂。使能模块的输入端为行列式键盘，键盘中每一键单独使用，当某一键按下，则对应某一波形输入。因为4×4的键盘输出线为8位，仅为一根，因此输入端设为一根8位输入端口。通过设定，实现单键控制某～波形输出。本设计仅设定了4个固定波形ROM输出，即正弦波、方波、三角波和锯齿波，因此使能模块的选择输出线为4条，若增加新波形模块，可以更改输出端口的数量，进行扩展。 5.时钟分频时钟分频电路如下，所以模块在同步时钟下协调工作，电路图如下：程序如下： 6.任意波形输出关于根据需要而产生的任意波形的设计如下：因为该任意波形是由上位机下传的波形数据，由单片机控制，所以必须设计一个能随时接受数据更新的RAM。数据传至任意波形的寄存器里，然后便可实现任意波形的输出。选用的DA转换器为8位，所以RAM的字长也为8位，因此波形RAM的地址线的位数取lO位。为了实现任意波形数据的更新，波形RAM设计成为双口RAM。

时间：2019-08-29 关键词：任意波形发生器波形发生器 dds
基于内插和QLA技术的并行DDS的实现

1 引言　　直接数字频率合成技术(direel digital frequencysynthesis，dds)称为第三代频率合成技术，他利用正弦信号的相位与时间呈线性关系的特性，通过查表的方式得到信号的瞬时幅值，从而实现频率合成。这种方法不仅可以产生不同频率的正弦波，而且具有超宽的相对带宽，超高的变频速率，超细的分辨率以及相位的连续性和产生任意波形(awg)的特点。　　目前所使用的大部分dds结构，在相位累加模块和相位幅度转换模块均采用了流水线技术和某些压缩算法等，但都不能从根本上解决dds的输出频率受外部时钟频率约束的瓶颈以及波形的输出质量受查找表容量限制的问题。因此在对dds的结构进行深入研究的基础上，我们在相位累加器部分以并行结构来实现，在相位幅度转换模块的设计采用了qla(quad line approximation)技术结合改善的sunderland法，最后在fpga(field programmable gate array)中进行验证，无杂散动态范围(spur free dynamic range，sfdr)可达63 dbc，3.3 v下总功耗仅为170 mw，大大提高了输出频率和频谱纯度，降低了功耗。　　2 dds工作原理　　dds[1,2]主要由相位累加器、波形存储模块和数模转换器等组成。在外部参考时钟作用下，相位累加器以步长增加，输入到波形存储模块内，波形存储模块包含一个周期正弦波的数字幅度信息，每个地址对应正弦波中0～360°范围的一个相位点，波形存储模块把输入的地址相位信息映射成正弦波幅度的数字量信号，驱动数模转换器输出模拟量，当相位累加器累加满量时就会产生一次溢出，这样就完成了dds输出信号的一个频率周期。设相位累加器的位宽为n，时钟频率为fekn为步长，则产生信号频率为knfc/2n，可得到相位累加器的输出状态为。　　　　　　3 dds具体结构实现及优化　　3.1 相位累加器的设计　　相位累加器通常采用流水线技术来提高累加速度，但是以牺牲逻辑资源为代价。因此为能节省资源的同时又保证加法器的运算速度，本文使用了progression-ofstates技术，他可具体描述为几个加法器并行执行的结构。由累加器的输出状态am可得到相位累加器输出的连　　续4个状态：　　　　　　　其中am为加法器前一时钟周期输出的状态，km+1为每次输入的频率字。因此am+1，am+2，am+3，am+4四个连续的状态就被am和km+1两个状态表示出来。如图1所示，输入km+1首先分别被1，2，3，4相乘之后送入加法器，再和am相加后就产生4个连续的状态，每个状态之间的差值都为km+1。am+2状态和am+4状态的输出在数字电路中可用移位方法实现，即左移1位和左移2位，每个状态移位后产生的空位由低级输入的频率字最高位依次移位进行填补，考虑到am+3状态根据公式可表示为：am+3=am+3km+1=am+2km+1+km+1=am+2+km+1，因此可直接由am+2加上km+1产生。这种结构的优点是把相位累加器的内部工作时钟降低为fc/4，反过来也就是提高了4倍的时钟频率，在每输入一个频率字的状态下，4个加法器可同时输出4个连续的状态，经过多路复用器进行选通，保证了在外部每个fc的情况下都可输出一个值，这样大幅降低了流水线累加器在高速时钟信号下工作所产生的功耗，并且拉高了整个系统时钟的工作频率，提高了dds的输出频率。　　3.2 相位幅度转换模块的设计　　dds中的相位到波形的转换通常是靠rom表的查询来实现的。本文设计的是14位地址线的rom查找表，输出12位的数据，则需要214×12 b的rom空间，这不仅耗用大量的逻辑资源，还导致功耗升高和dds工作时钟的下降，因此必须压缩rom的容量。通常先根据正弦波的对称性，只储存第一周期内的波形可压缩4倍的容量，之后要进一步使用一些压缩算法。考虑到需要保证dds的高速性，最好避免乘法器的使用，我们采用了sunderland[3,4]结构，并采用内插法对其进行了改进。设相位累加器的输出θ=a+β+γ，定义a，b，c为a，β，γ)，的字长，则[0，π/2]内的波形可看为被a，b，c逐级内插分割。实际定义分割值为[4.4.4]，这样粗表内储存的取样值就可表示为：　　　　　　这样粗表容量为28×9 b，细表容量为28×4 b，比经过4倍压缩的rom提高了13.53倍，最后只要一个加法器进行重构。观察粗表量化幅度仍为9 b，进一步采用qla技术进行压缩。首先将rom中存储的正弦函数变为　　　　其次在　　　

时间：2019-04-15 关键词：技术 dds 内插技术教程 qla
基于FPGA的DDS任意波形发生器

　　目前利用专门dds芯片开发的信号源比较多，它们输出频率高、波形好、功能也较多，但它们的rom里一般都只存有一种波形（正弦波），加上一些外围电路也能产生少数几种波形，但速度受到很大的限制，因此使用不是很灵活。为了增加灵活性，可以采用fpga实现dds技术，把dds中的rom改用sram，sram作为一个波形抽样数据的公共存储器，只要改变存储波形信息的数据，就可以灵活地实现任意波形发生器。　　该系统主要由dds系统、数模转换及输出信号调理等部分组成，由单片机控制，外加键盘及显示等人－机接口部分。dds系统是设计的关键，主要由相位累加模块、地址｀总线控制模块、数据总线控制模块及波形数据存储器sram等组成。其中，相位累加模块、地址总线控制模块和数据总线控制模块都是在fpga上实现的。相位累加器是整个dds系统运转的关键，其设计的好坏直接影响到整个系统的功能，它实质上是1个带反馈的ⅳ位加法器，把输出数据作为另一路输入数据与送来的频率控制字进行连续相加，产生有规律的ⅳ位地址码。设计中可采用流水线技术实现加法器。　　在频率更新时钟上升沿时，频率控制字κ锁存于ⅳ位的频率控制字寄存器内。在参考时钟的每一个时钟脉冲到来时，控制字κ与相位累加器内容进行模2加，得到ⅳ位波形相位值。再将ⅳ位的相位码截去低b位，用高胚位（m＝n-b）作为地址对sram寻址，输出s位的波形幅度值，形成数字化的波形。数字化波形通过dac后，输出模拟的阶梯化波形，阶梯波经过低通滤波器平滑后，生成连续波形。　　该系统同时还扩展有sram波形存储器和rom波形存储器，分别用来存放所需波形抽样数据和预置标准输出波形抽样数据。系统的原理框图如图所示。波形的抽样数据存放在rom里，当要产生某种波形时，输入相应的控制信息，系统将抽样数据从rom里加载到sram里，以供fpga工作时寻址查表使用。当所需波形不是标准波形时，可以通过在线编程产生所需波形的抽样数据，直接将抽样数据存人sram，以便频率合成时使用，这样就可以产生任意波形的信号。　　用fpga设计dds电路比采用专用dds芯片更为灵活。因为只要改变sram中的数据，就可以产生任意波形，因而具有相当大的灵活性。fpga芯片还支持在线升级，将dds设计嵌入到fpga芯片所构成的系统中，并采用流水线技术，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。因此，采用fpga来设计dds系统具有很高的性能价格比。　　欢迎转载，信息来自维库电子市场网（）

时间：2019-01-16 关键词： FPGA 嵌入式开发发生器 dds 波形
FPGA的DDS调频信号研究与实现

1 引言直接数字频率合成器（DDS）技术，具有频率切换速度快，很容易提高频率分辨率、对硬件要求低、可编程全数字化便于单片集成、有利于降低成本、提高可靠性并便于生产等优点。目前各大芯片制造厂商都相继推出采用先进CMOS工艺生产的高性能和多功能的DDS芯片，专用DDS芯片采用了特定工艺，内部数字信号抖动很小，输出信号的质量高。然而在某些场合，由于专用的DDS芯片的控制方式是固定的，故在工作方式、频率控制等方面与系统的要求差距很大，这时如果用高性能的FPGA器件设计符合自己需要的DDS电路就是一个很好的解决方法，它的可重配置性结构能方便的实现各种复杂的调制功能，具有很好的实用性和灵活性。２DDS调频信号发生器框图设计 3 DDS调制信号发生器FPGA电路设计图2给出了DDS调制信号发生器核心单元的FPGA电路设计图。其设计方案采用ALTERA公司的Cyclone系列EP1C6T144C6芯片，加法器为12位，调制信号波形存储器为4096×12BIT，载波信号波形存储器为4096×12BIT，系统时钟为80MHz；设计性能参数：载波频率可达10MHz（为确保波形不失真，一周期至少取8点），调制频率范围0~100K，调频深度0~10。外部电路输入有调制信号频率控制字Kh[11..0]，载波信号频率控制字Kc[11..0]，频偏控制字Kx[11..0]，调制信号系统时钟TZCLK，载波信号系统时钟ZBCLK。Kh[11..0]经累加器A输出累加相位ADDA[11..0]作为调制信号查找表的地址，波形数据Qa[11..0]和Kx[11..0]和Kc[11..0]经过数值变换后输出调频控制字K[11..0]。K[11..0]经累加器B输出累加相位ADDB[11..0]作为调频信号查找表的地址，波形数据Qb[11..0]经外部DAC转换和低通滤波得到调频信号波形。其中，在两个累加器后相连的DFF缓冲器有助于消除毛刺的影响，进一步确保系统的稳定性和可靠性。4仿真及实验取载波系统时标频率1MHz，调制信号系统时标频率100KHz，相位累加器位数8位，两个波形存储器地址位数和数据位数都为8位。用QUERTUS Ⅱ 3.0 仿真，见图3；用matlab 6.5仿真见图4；用AEDK-EDA实验箱下载（其FPAG芯片为EPF10K10TC144-4），D/A转换及单极性输出电路用ispPAC20芯片实现，通过Tektronix TDS3054B示波器观察波形，结果见图５。其中D/A位数为8，测量范围-4-+4V，载波信号峰值1．414V，由图4和图5频率调制解调波形数据可得载波频率为14.2kHz，误差-3．06％；调制频偏为480Hz,误差-1．69％；调制度为M＝10．21％，误差2．1％,调制频率为4.82kHz，误差-1．23％。从实验结果可以看出本文提供的设计理论及设计电路的不但正确、可行，并具有良好的性能参数。所有设计、仿真及实验结果的一致，为DDS调频信号发生器FPGA实现提供了优良的设计方案。图3 DDS调频波仿真图（QUERTUS II）图4 DDS调频波仿真图（matlab）　　图5 DDS调频波实验结果图　5 总结用FPGA实现DDS调频信号电路较采用专用DDS芯片更为灵活，只要改变FPGA中ROM内的数据和控制参数，DDS就可以产生任意调制波形，且分辨率高，具有相当大的灵活性。相比之下，DDS的功能完全取决于设计需求，可以复杂也可以简单，而且FPGA芯片还支持在系统现场升级。另外，将DDS设计嵌入到FPGA芯片所构成的系统中，其系统成本并不会增加多少，而购买专用芯片的价格则是前者的很多倍。所以采用FPGA来设计DDS系统具有很高的性价比。

时间：2019-01-16 关键词： FPGA 信号嵌入式开发 dds
AD9959简化测控通信系统中多路DDS之间信号同步设计

引言近年来，为了提高信息传输速率，增强通信抗干扰能力，飞行器测控通信系统巳从统一载波体制向扩频统一测控通信体制发展。但是，这种宽带扩频测控技术的应用使得同步设计成为系统实现的难点，尤其对于多频率源系统，信号之间的严格同步更为困难。一般情况下，为了获得多路DDS的同步，设计者往往会使用多种手段对参考时钟、数据刷新、锁相倍频等步骤小心处理，这样不但耗费了大量的精力物力，而且效果往往不尽如人意。美国ADI公司推出的高性能4通道直接数字式频率合成器AD9959，在单芯片上集成了4个独立的DDS核，通过一个公用参考频率内部同步4个DDS通道，避免了多个DDS同步过程中由于器件特性差异造成同步困难的问题，在降低同步设计难度的同时，还提供了灵活的控制能力。 AD9959 AD9959是美国ADI公司的多通道DDS器件，内部包含4个同步的10bit 500MHz DDS。每个DDS通道拥有独立的32bit频率分辨率控制、14bit相位偏移控制及10bit输出幅度控制，输出绛过10bitDAC转化为标准正弦信号。采用这种独立控制方式便于校正模拟滤波、放大或PCB布线引起的I／Q信号失配。AD9959拥有16级幅度、频率或相位调制(ASK、FSK、PSK)，支持线性扫频、扫相、扫幅等功能，具有良好的宽带、窄带无杂散噪声(SFDR)性能。高速串行I／O端几兼容早期ADIDDS产品的SPI串行通信方式，通过4个串行数据引脚SDIO[3..O]可方便对芯片进行编程操作，具有良好的多通道同步性能。亦可采用菊花链方式用一个主控芯片(DSP或FPGA)同步多个AD9959器件以获得更多同步DDS通道。AD9959内部结构如图1所示。 AD9959内部的每个DDS通道部拥有独立的32bit相位累加器和相位-幅度转换器。当相位累加开始计时并且相位增量(频率调谐字FTW)大于0时，相位累加器的输出数据作为波形存储器的取样地址，输出数字化的正弦波形(梯形正弦波)。相位一幅度装换器同时将相位信息通过运算转化为幅度信息。每个通道的输出频率(fo)是相位累加器翻转率的函数。频率、相位及幅度关系由下面的公式表示： fs表示系统的时钟频率，FTW为频率调谐字，232表示相位累加器的容量。 AD9959具有多种工作模式：单频(SingleTone)、调制(Modulation)和线扫(Linear Sweep)3种模式。AD9959串行I／O提供多种配置工作方式，串口兼容ADI早期DDS采用的SPI串行方式。 AD9959的运行是主控芯片(单片机、DSP或可编程逻辑)通过串行I／O改写其内部寄存器值来实现的。因此，寄存器是AD9959的控制核心。控制寄存器主要完成通道选择，多设备同步及相位累加器清零等功能；通道控制寄存器主要完成各通道功能的选择，频率、相位、幅度的设置。各寄存器的使用是通过不同地址的8位数据值来决定。 AD9959在测控通信系统中的应用多进制正交扩频信号产生在测控通信系统的设计中系统的可靠性尤为重要，特别是同步不好轻则误码率高，重则系统无法正常工作。如图2所示，在以往的设计中，要成功地同步各路DDS首先要将参考时钟的相位差最小化，且时钟边沿要足够的陡，以免增加时钟的相位误差。其次，数据刷新时钟(I／O_Update)决定了DDS内部寄存器值的改变时间，多路DDS必须同步改变工作寄存器的值。再次，DDS所需频率由频率源经过倍频锁相后提供，但这样会带来倍频锁相后时间信号相位延迟等问题。此外，由于滤波器特性的不一致，也往往会造成已经同步的DDS输出信号经过滤波平滑处理后进入调制器的信号却发生失配。因此需要不断地对FPGA中的控制时序做反复调整。但由于器件之间的差异性与温度特定的不同，调整好的时序控制程序往往不适用于另一个同样的电路。诸多因素为信号同步带来很多麻烦在新方案中，由于单片AD9959集成了4个DDS通道，无需4片AD9852及其外部电路，大大减小了PCB面积。单片AD9959由一组共享的参考时钟频率在内部同步4个独立的DDS通道，在线可编程的通道控制信号随时调整由外部路径产生的不均衡性。I、Q数据流可实现良好的正交。即时正交关系和幅度匹配发生轻微的变化，由于其14bit的相位调整和32bit的幅度调整，误差将保持在很小的可容许的范围内。上电后FPGA从配置芯片中加载程序，完成发送时序及系统的控制，PN码和Walsh函数的产生也是由FPGA实现。在FPGA的控制下，4路DDS输出同步正交信号到专用调制芯片，可产生QPSK、16QAM等多种调制信号，各项指标满足系统要求，性能稳定。基于正交信号的上变频如图3所示，虽然DDS具有良好的频率特性和相位特定，但在测控通信系统中设备往往工作在VHF、UHF、L／S／C等频率较高的频段，而DDS无法直接满足UHF频段以上的频率要求，必须进行上变频。通常用锁相环(PLL)反馈环路中的DDS进行上变频，但受到PLL的锁定时间及带宽的影响，这种方式不适合频率高速变化的场合。此时，采用AD9959，对两个正交的DDS通道进行单边带上变频，其中两路DDS作为I／Q通路，另两路DDS作为相位相差90度的本振信号源，这种方法非常适合快速跳频系统，不但保证了本振与I／Q数据的同步而且有效地抑止了冗余边带的产生。由于冗余边带的显著减小，滤波器设计难度也大大降低。图4比较了采用DDS正交上变频方案与PLL上变频的冗余边带抑制能力。结语以4通道DDS芯片AD9959为核心的测控通信电路已应用于某无人机测控通信系统中，无论是正交扩频中还是DDS上变频都有出色的性能表现。4个DDS核天生同步的特性不仅降低了系统的成本，减小了PCB面积，而且大大简化了系统同步设计的复杂度，缩短了研发周期。

时间：2018-12-14 关键词：通信系统信号多路 dds 总线与接口
DDS芯片AD9850与单片机的接口分析

　　DDS是直接数字式频率合成器（Direct Digital Synthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。　　随着数字技术的飞速发展，用数字控制方法从一个参考频率源产生多种频率的技术，即直接数字频率合成（DDS）技术异军突起。美国AD公司推出的高集成度频率合成器AD9850便是采用DDS技术的典型产品之一。　　AD9850采用先地蝗CMOS工艺，其功耗在3.3V供电时仅为155mW，扩展工业级温度范围为-40～80℃，采用28脚SSOP表面封装形式。AD9850的引脚排列如图1所示，图2为其组成框图。图2中层虚线内是一个完整的可编程DDS系统，外层虚线内包含了AD9850的主要组成部分。　　AD9850内含可编程DDS系统和高速比较器，能实现全数字编程控制的频率合成。一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据dds频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。　　相位寄存器每过2N/M个外部参考时钟后返回到初始状态一次，相位地正弦查询表每消费品一个循环也回到初始位置，从而使整个DDS系统输出一个正弦波。输出的正弦波周期To=Tc2N/M，频率fout=Mfc/2N，Tc、fc分别为外部参考时钟的周期和频率。　　AD9850采用32位的相位累加器将信号截断成14位输入到正弦查询表，查询表的输出再被截断成10位后输入到DAC，DAC再输出两个互补的电流。DAC满量程输出电流通过一个外接电阻RSET调节，调节关系为ISET=32（1.148V/RSET），RSET的典型值是3.9kΩ。将DAC的输出经低通滤波后接到AD9850内部的高速比较器上即可直接输出一个抖动很小的方波。其系统功能如图3所示。　　AD9850在接上精密时钟源和写入频率相位控制字之间后就可产生一个频率和相位都可编程控制的模拟正弦波输出，此正弦波可直接用作频率信号源或经内部的高速比较器转换为方波输出。在125MHz的时钟下，32位的频率控制字可使AD9850的输出频率分辨率达0.0291Hz；并具有5位相位控制位，而且允许相位按增量180°、90°、45°、22.5°、11.25°或这些值的组合进行调整。　　2 AD9850的控制字与控制时序　　AD9850有40位控制字，32位用于频率控制，5位用于相位控制。1位用于电源休眠（Power down）控制，2位用于选择工作方式。这40位控制字可通过并行方式或串行方式输入到AD9850，图4是控制字并行输入的控制时序图，在并行装入方式中，通过8位总线A0…D7将可数据输入到寄存器，在重复5次之后再在FQ-UD上升沿把40位数据从输入寄存器装入到频率/相位数据寄存器（更新DDS输出频率和相位），同时把地址指针复位到第一个输入寄存器。在串行输入方式，W-CLK上升沿把25引脚的一位数据串行移入，当移动40位后，用一个FQ-UD脉冲即可更新输出频率和相位。　　AD9850的复位（RESET）信号为高电平有效，且脉冲宽度不小于5个参考时钟周期。AD9850的参考时钟频率一般远高于单片机的时钟频率，因此AD9850的复位（RESET）端可与单片机的复位端直接相连。图5是相应的控制字串行输入的控制时序图。　　值得一提的是：用于选择工作方式的两个控制位，无论并行还是串行最好都写成00，并行时的10、01和串行时的10、01、11都是工厂测试用的保留控制字，不慎使用可能导致难以预料的后果。　　3 单片机与AD9850的接口　　AD9850有两种与微机并行打印口相连的评估版，并配有Windows下运行的软件，可以作为应用参考，但运用单片机实现对DDS的控制与微机实现的控制相比，具有编程控制简便、接口简单、成本低，容易实现系统小型化等优点，因此普遍采用MCS51单片机作为控制核心来向AD9850发送控制字。　　单片机是一种集成在电路芯片，是采用超大规模集成电路技术把具有数据处理能力的中央处理器CPU随机存储器RAM、只读存储器ROM、多种I/O口和中断系统、定时器/计时器等功能（可能还包括显示驱动电路、脉宽调制电路、模拟多路转换器、A/D转换器等电路）集成到一块硅片上构成的一个小而完善的计算机系统。单片微型计算机简称单片机，是典型的嵌入式微控制器（Microcontroller Unit），常用英文字母的缩写MCU表示单片机，它最早是被用在工业控制领域。单片机由芯片内仅有CPU的专用处理器发展而来。最早的设计理念是通过将大量外围设备和CPU集成在一个芯片中，使计算机系统更小，更容易集成进复杂的而对体积要求严格的控制设备当中。INTEL的Z80是最早按照这种思想设计出的处理器，从此以后，单片机和专用处理器的发展便分道扬镳。　　3.1 I/O方式并行接口　　I/O方式的并行接口电路比较简单，但占用单片机资源相对较多，图8是I/O方式并行接口的电路图，AD9850的数据线D0～D7与P1口相连，FQ-UD和W-CLK分别与P3.0（10引脚）和P3.1（11引脚）相连，所有的时序关系均可通过软件控制实现。　　将DDS控制字从高至低存放于30H至34H中，发送控制字的程序清单如下：　　在程序中，每将一字节的数据送到P1口后，必须将P3.1（W-CLK）置高。在其上升沿，AD9850接收到P1口相连的数据线上的数据，然后将P3.1置低，并准备下一字节的发送，连续发送5个字节后，须将P3.0（FQ-UD）再次置高，以使AD9850根据则输入的控制字更改频率和相位输出，随后再置P3.0为低，准备下一组发送。单片机的P3.0、P3.1引脚为串行口，当被占用时，W-CLK和FQ-UD引脚也可与其它I/O脚相连，这时需要修改相应的发送程序。　　3.2 总线方式并行接口　　总线方式并行接口占用的单片机资源较少，在这种方式下，AD9850仅作为一扩展芯片而占用RAM的一段地址，必须时也可以只占用一个地址。图7是总线方式并行接口的电路原理图。同样将DDS控制字从高至低存放于30H至34H中，发送控制字的程序清单如下：　　AD9850的W-CLK和FQ-UD信号都是上升沿有效，用MOVX @DPTR，A指令向AD9850传送控制字时，由74F138将高八位地址的低三位译码，其输出经反相并与反相后的信号相与得到一上升沿送至AD9850的W-CLK脚，此时已送到总线上的数据将被AD9850接收，连续五次将40位的控制字全部发送以后，用MOVA A，@DPTR指令产生FQ-UD信号，使AD9850更改输出频率和相位，此时读入到单片机内的数据实际上无任何意义。图7中AD9850的地址为0700H。　　上述两种接口方式经实际应用证明：工作可靠，效果良好。单片机与AD9850的串行接口可参照有关资料进行设计。上述接口电路和程序也适用于与AD9850脚对脚兼容的AD9851，值得注意的是：AD9851的控制字与AD9850控制辽中别位的定义稍有区别，编程时应予以注意。

时间：2018-10-31 关键词：芯片接口单片机 dds 总线与接口
一种基于AD9857的信号发生器的设计

1 引言电路系统设计、测试需要多种信号源，信号源是电路实验的基本组成模块。当前电路设计、测试中使用的信号发生器通常由硬件电路模块组成。这类信号发生器不仅成本高。硬件规模大、功能扩展困难，不能满足系统设计、测试和复杂实验需求。为此需要设计硬件规模小、扩展功能丰富、适用性强的信号发生器。AD9857可工作于正交调制、单音、内插DAC等3种模式，集成有DDS、DAC等功能，可实现信号发生的基本硬件功能。因而灵活运用AD9857的3种工作模式，利用其集成的硬件功能，采用较少硬件就可产生多种信号。基于AD9857的信号发生器符合系统硬件规模小、扩展功能丰富、适用性强的要求，满足系统设计和测试阶段信号源多样的要求，并满足多种不同层次电路实验对信号源的需求。这里以AD9857为核心，设计一种基于计算机和基本硬件电路的信号发生器。 2 信号发生器的系统构成计算机设置信号发生器的工作模式，并根据系统设计需求，利用软件编程设置产生信号的调制样式和参数，通过软件运算生成产生信号的数据，并通过端口将这些数据传递给信号发生器的硬件电路，从而产生具体的信号波形。当需要生成新的信号时，调用计算机内的信号数据库或改变信号发生器的工作模式，利用通用的外部硬件电路完成信号变换。当信号数据库中不包含所需要生成的信号时，则通过软件运算产生所需数据，实现发生信号的扩展。信号发生器的构成原理框图如图1所示。语音、图像、传真、数据等基带信号在计算机中经软件编程，生成相对一致的数据格式，并存储在计算机，从而构成生成信号的数据库。当选定生成的信号后，数据在控制信号作用下向计算机端口发送并由外部硬件电路生成模拟信号。该设计的核心是外部硬件电路生成模拟信号模块部分。 3 AD9857结构与功能描述 AD9857是美国模拟器件公司生产的一款14 bit高性能的数字上变频器，其内部时钟速率达200 MHz，具有优异的动态特性，可实现4倍到20倍可编程的参考时钟倍频；内部集成一个32 bit正交DDS，实现8 bit的输出幅度控制；AD9857由3．3 V单电源供电，具有简单的控制接口，其功能框图如图2所示。图2中，AD9857由I、Q数据分离、级联积分梳状CIC(cascaded integrator comb)滤波、可编程内插、正交调制器、DDS核、输出滤波、DAC模块、时钟控制模块、定时和控制等部分构成。该器件可工作于正交调制、单音及内插 DAC 3种工作模式，选择不同的丁作模式其内部相应部分电路发生作用。当AD9857 工作于正交调制模式时，并行数据端口输入的I、Q数据在其分离模块中分离为I、Q两路数据。这两路数据经反CIC、4倍内插、可编程CIC后，与DDS核送来的正弦、余弦信号正交调制，并由 DAC模块输出；当AD9857 工作于单音模式下，DDS核由软件设定控制字后产生相应频率的采样值，并经DAC模块输出所需模拟信号。当AD9857 工作于内插DAC模式时，仅有I通道工作。这时，来自并口的14bit数据经滤波和内插处理后，由DAC模块输出模拟信号。在设计信号发生器时，可根据所需产生的信号，通过软件选择相应的工作模式。 4 利用AD9857设计信号发生器翻根据图1信号发生器的原理框图可知，其外部硬件电路生成模拟信号，这样，信号发生器是由AD9857与相关的外围电路共同实现中频信号，其核心电路如图3所示。图3中，利用CON_DATA端口输入的数据定义AD9857串口编程控制寄存器组中地址为01H寄存器的状态，由此决定信号发生器的工作模式。当01H 寄存器设置为00H时，信号发生器工作于正交调制模式；设置为01H时，工作于单音模式；设置为02H时，工作于内插DAC模式。信号发生器工作在正交调制模式，来自DATA_INPUT端口的14 bit并行数据在PDCLK时钟的同步下，首先在AD9857内进行I、Q通道的数据分离，并经反CIC和内插处理后与DDS核送来的相差为90°的两路载频信号正交相乘并相加，所形成的数据经DAC模块则生成需要的信号。在该工作模式下，由DA-TA INPUT端输入的数据应事先设置为I、Q数据交替的形式，通常情况下可由计算机预先生成，并存储在生成信号的数据库中。当信号发生器工作在单音模式下，AD9857内部I和Q两通道不能由并口获取数据，AD9857的输出由DDS的余弦部分决定，DDS的输出频率则由异步串口设置AD9857的频率转换字来设定。当信号发生器工作在内插DAC模式下，DDS不工作，仅AD9857的I通道工作。这时，经DATA_INPUT端口输入的数据串中仅I组数据作用，经AD9857的内捅处理后由DAC模块转换为模拟输出信号。 AD9857工作在不同工作模式下，所涉及的控制寄存器组是由CON_DATA端口输入的数据连接到PS0、PS1两个引脚共同决定。 5 讨论本设计方法根据所生成信号的要求，由计算机通过CON_DATA端口的控制位设定AD9857串口控制字，灵活选择相应的工作模式，从而产生所需的单音信号、常用窄带通信信号，较为复杂和无规律的信号，因而具有较大灵活性。通常情况下，为减少功耗， AD9857工作时应尽可能选择较低的内部时钟频率。在DDS的典型应用时，系统时钟频率应是最高输出频率的2．5倍。由于AD9857是模拟和数字混合电路器件，因此电路布局应注意模拟电路地线和数字电路地线的设置与连接。一般情况下，模拟电路地线和数字电路地线应尽可能短并设置为一点，这样可避免引入不必要的噪声而影响模拟电路部分的工作，降低系统性能。 6 结论利用基本的硬件设计和软件编程相结合实现信号发生器设计。该设计充分应用AD9857的功能特点，在软件编程控制下，硬件电路可产生不同信号。与单片机控制的信号发生器设计相比，该设计主控模块由计算机构成，界面更友好，具有更大的灵活性和软件扩展空间，特别是当在网络环境下进行电路实验时，可用一台计算机作为主控机设置、控制多个信号发生器，从而构成一个局部的电磁环境空间，拓展信号发生器的应用范围。

时间：2018-10-22 关键词：信号发生器 dac 电源技术解析 dds ad9857 异步串口
FPGA和DDS在信号源中的应用

1 DDS同DSP（数字信号处理）一样，是一项关键的数字化技术。DDS是直接数字式频率合成器（DirectDigitalSynthesizer）的英文缩写。与传统的频率合成器相比，DDS具有低成本、低功耗、高分辨率和快速转换时间等优点，广泛使用在电信与电子仪器领域，是实现设备全数字化的一个关键技术。在各行各业的测试应用中，信号源扮演着极为重要的作用。但信号源具有许多不同的类型，不同类型的信号源在功能和特性上各不相同，分别适用于许多不同的应用。目前，最常见的信号源类型包括任意波形发生器，函数发生器，RF信号源，以及基本的模拟输出模块。信号源中采用DDS技术在当前的测试测量行业已经逐渐称为一种主流的做法。但DDS专用器件价格较贵，输出波形单一，使用受到一定限制，特别不适合于输出波形多样化的应用场合。随着高速可编程逻辑器件FPGA的发展，电子工程师可根据实际需求，在单一FPGA上开发出性能优良的具有任意波形的DDS系统，极大限度地简化设计过程并提高效率。本文在讨论DDS的基础上，介绍利用FPGA设计的基于DDS的信号发生器。2 DDS技术工作原理一块DDS芯片中主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分（如Q2220）。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码；而相位累加器根据频率控制码在每个时钟周期内进行相位累加，得到一个相位值；正弦计算器则对该相位值计算数字化正弦波幅度（芯片一般通过查表得到）。DDS芯片输出的一般是数字化的正弦波，因此还需经过高速D/A转换器和低通滤波器才能得到一个可用的模拟频率信号。DDS信号发生器，主要由相位累加器、相位寄存器、波形存储器、D/A转换器和模拟低通滤波器组成如图1所示。fR为参考时钟，K为输入频率控制字，其值与输出频率相对应，因此，控制输入控制字K,就能有效控制输出频率值。通常情况下，K值由控制器写入。由图1可知，在参考时钟fR的控制下，频率控制字K与相位寄存器的输出反馈在相位累加器中完成加运算，并把计算结果寄存于相位寄存器，作为下一次加运算的一个输入值。相位累加器输出高位数据作为波形存储器的相位抽样地址值，查找波形存储器中相对应单元的电压幅值，得到波形二进制编码，实现相位到电压幅值的转变。波形二进制编码再通过D/A转换器，把数字信号转换成相应的模拟信号。低通滤波器可进一步滤除模拟信号中的高频成分，平滑模拟信号。在整个过程中，当相位累加器产生一次溢出时，DDS系统就完成一个周期输出任务。频率控制字K与输出波形频率的函数表达关系式为：f0=（K/2N）fR （1）式中，K为频率控制字；fR为参考时钟，N为累加器的位宽值。当K=l时，可得DDS的最小分辨率为：fmin=fR/2 （2）为了得到较小分辨率，在实际工程设计中，N一般取得较大值，该系统是N取32位设计的。3 关键器件选型本设计所用到的关键器件主要是可编程逻辑器件（FPGA）和D/A转换器。考虑设计成本等因素，FPGA采用Altera公司的低成本Cyclone系列EPlC6Q240C8.该器件采用逻辑阵列模块（LAB）和查找表（LUT）结构，内核采用1.5 V电压供电，是低功耗元件。此外，Cyclone系列EPlC60240C8内部资源丰富，其内部内嵌5 980个逻辑单元（LE），20个4 KB双口存储单元（M 4 KB RAM block）和92 160 bit普通高速RAM等资源，因此，能较好满足该系统设计要求。而D/A转换器则采用National Semiconductor公司的DAC0832.4 DDS的FPGA实现4.1 相位累加器与相位寄存器的设计VerilogHDL是一种硬件描述语言（HDL:HardwareDiscriptionLanguage），是一种以文本形式来描述数字系统硬件的结构和行为的语言，用它可以表示逻辑电路图、逻辑表达式，还可以表示数字逻辑系统所完成的逻辑功能。VerilogHDL和VHDL是目前世界上最流行的两种硬件描述语言，都是在20世纪80年代中期开发出来的。前者由GatewayDesignAutomation公司（该公司于1989年被Cadence公司收购）开发。两种HDL均为IEEE标准。相位累加器与相位寄存器主要完成累加，实现输出波形频率可调功能。利用Quartus II可编程逻辑器件系统开发工具进行设计。首先，打开Quartus II软件，新建一个工程管理文件，然后在此工程管理文件中新建一个Verilog HDL源程序文件，并用硬件描述语言Verilog HDL编写程序实现其功能。在设计过程中，可在一个模块中描述。一个参考的Verilog HDL程序如下： 4.2 基于1/4波形的存储器设计为了提高系统的分辨率和降低FPGA资源的利用率，采用基于1/4波形的存储器设计技术。利用正弦波对称性特点，只要存储[O~π/2]幅值，通过地址和幅值数据变换，即可得到整个周期内的正弦波，其设计原理如图2所示。用相位累加器输出高2位，作为波形区间标志位。当最高位与次高位都为"0"时，表示输出正弦波正处在[0~π/2]区间内，这时，地址与输出数据都不需要变换；当最高位为"0",次高位为"l"时，输出正弦波正处在[π/2~π]区间内，这时，地址变换器对地址进行求补操作，而输出数据不变；当最高位为"l",次高位为"0"时，输出正弦波正处在[π~3π/2]区间内，这时，地址不变，而输出变换器对输出数据进行求补操作；当最高位与次高位都为"l"时，输出正弦波正处在[3π/2~2π]区间内，这时，地址和输出数据都进行求补操作。5 D/A转换电路数据转换器输出的数据是数字形式的电压值，为实现数字电压值与模拟电压值之间的转换，系统还专门设计D/A转换电路，其D/A转换电路原理图如图3所示。为降低设计成本，采用8位廉价DAC0832作为转换器。该器件是倒T型电阻网络型D/A转换器，因其内部无运算放大器，输出为电流，所以要外接运算放大器，本文采用LM324型运算放大器。DAC0832可根据实际情况接成双缓冲、单缓冲和直冲3种形式，这里采用第3种连接形式，即引脚1、引脚2、引脚17、引脚18接低电平，引脚19接+5 V.引脚8为参考电压输入端口。接至+1O V的电源，当数字输入端全为高电平时，模拟输出端为+10 V.6 验证结果为验证本系统的设计正确性，利用Ouarlus II软件的嵌入式逻辑分析仪分析信号的波形。在工程管理文件中，首先新建一个SignalTap文件，并在SignalTap文件中添加要验证的信号引脚和设置相关的参数，然后保存、编译和下载到EPlC6Q240C8中，再启动嵌入式逻辑分析仪就可实时观察到相应的引脚波形，图4为在硬件环境中应用嵌入式逻辑分析仪观察到的波形。其中，图4a为由DDS硬件合成的正弦波形；图4b为由DDS硬件合成的矩形波形；图4c为由DDS硬件合成的三角波形。观察结果表明，该系统输出的各种波形稳定，与设计要求一致，从而有效验证了该设计的正确性。7 结论直接数字频率合成（DDS）技术属第三代频率合成技术，与第二代基于锁相环频率合成技术相比，利用DDS技术合成的输出波形具有良好的性能指标。本文在DDS技术工作原理的基础上，介绍基于FPGA实现DDS的设计方法，并给出该系统合成的波形，从测试结果可看出，该系统工作稳定、可靠，并具有较好的参考与实用价值。QICK

时间：2018-10-09 关键词： FPGA 信号源嵌入式开发 dds
基于FPGA的DDS励磁恒流源设计

目前励磁电源信号发生部分通常采用直接频率合成技术，主要功能电路由压控振荡器(VCO)、倍频器、分频器、混频器和滤波器等构成，整个系统采用开环控制，即输入设定值→频率合成→功率放大→输出励磁电流。这种结构给励磁电源带来以下不足：(1)由于采用外部压控振荡器，励磁信号的频率范围受到限制，一般约为50 kHz。(2)系统使用开环控制，系统精度依赖于各组件的精度和稳定性，使得励磁电流的幅度精度和稳定性较差，仪器抗干扰性不强。(3)采用直接频率合成技术，系统中有大量模拟电路，导致系统体积大、重量大、耗电高、可靠性差。随着信息技术的发展，磁性材料广泛运用于通信、电力、信息、交通等领域中。磁滞回线是磁性材料中重要的磁性参数之一，是铁磁材料的本质特征。通常运用于与磁性材料有关的计算和研究中，对工业生产和科学研究具有重要的指导意义。　　文中提出一种基于FPGA的DDS信号发生器。信号发生电路采用直接数字频率合成技术，即DDS(Direct Digital Frequency Synth-esis)。它是以全数字技术，从相位概念出发，直接合成所需波形的一种新的频率合成技术。是将先进的数字处理技术和方法引入信号合成领域，把一系列数字量形式的信号通过数／模转换器转换成模拟信号，在时域中进行频率合成。直接数字频率合成器的主要优点是：输出信号频率相对带宽较宽；频率分辨力好、转换时间快；频率变化时相位保持连续；集成度高，体积小，控制方便等。整个信号源系统采用数字闭环控制，通过对励磁电流瞬时值经PID闭环控制，使得励磁电流可瞬时跟踪给定幅值，加快系统动态响应，提高非线性负载适应力，其较传统的信号源能更好地满足磁性测试设备的需求。　　1 DDS的工作原理　　DDS的工作原理如图1所示。主要有以下基本部件：相位累加器；相位-幅度变换器，即正弦查表ROM；D／A转换器和适当的滤波器等滤波器。相位累加器是DDS系统的核心是相位累加器，它由一个加法器和一个相位寄存器组成，相位累加器在参考时钟的作用下，按频率控制字为步长不断累积，累加结果产生递增的传递给正弦查表ROM。正弦查询表中存储了一个周期正弦波在各相位点对应数字幅度信息。由于相位累加器的输出连接在波形存储器(ROM)的地址线上，因此其输出的改变就相当于进行查表。这样就可把存储在波形存储器内的波形抽样值经查找表查出，然后送至D／A转换器，经D／A转换器产生一系列以时钟脉冲为抽样速率的电压阶跃。滤波器则进一步平滑D／A转换器输出的近似正弦波的锯齿阶梯波，同时衰减不必要的杂散信号，使输出为要求的光滑波形。　　由于相位累加器字长的限制，相位累加器累加到一定值后，其输出将会溢出，这样波形存储器的地址就会循环一次，即意味着输出波形循环一周。故当频率字取不同值，就可以改变相位累加器的溢出时间，从而在时钟频率不变的条件下改变输出频率。　　设频率控制字为K，系统参考时钟为fc，相位累加器位数为N，输出频率为fo，则可以得到输入与输出的关系为　　　　当K=1时，可以得到DDS的频率分辨率　　　　2 励磁恒流源的硬件设计　　励磁信号发生器电路系统主要由基于FPGA的DDS电路、MCU控制电路、DAC电路、低通滤波器(LPF)、人机接口、系统时钟和系统电源构成。系统框图，如图2所示。　　2．1 基于FPGA的DDS电路　　2．1．1 相位累加器　　对于利用FPGA设计DDS信号源，相位累加器是决定DDS电路性能的一个关键部分。相位累加器是由N位累加器和N位寄存器级联构成，每来一个时钟脉冲，相位寄存器采样上个时钟周期内相位累加器的值与频率控制字K之和，并作为相位累加器在这一时钟周期的输出。由式(2)可知，相位累加器的位数N越大，得到的频率分辨率越小，但在较高的工作频率下，会产生较大的延时不能满足速度的要求。在时序电路中，通常采用流水线技术来提高速度，代价是增加寄存器的数量，多占了FPGA的资料。综合考虑，采用32位累加器，四级流水线结构。　　2．1．2 相位-幅度变换器　　相位-幅度变换器是由ROM构成，它把相位累加器的输出的数字相位信息变换成正弦波值。在FPGA中，ROM一般是由EAB来实现，并且ROM表的尺寸与地址位数或数据位数成指数增加的关系，因此相位-幅度转换器的设计是影响DDS性能的另一个关键，在满足信号设计指标要求的前提下，主要在于减少资源开销。考虑到本设计只需要输出正弦信号，正弦波信号关于点(π，0)奇对称，只需存储1／2周期的波形数据，又根据在左半周期内，波形关于直线x=π／2成偶对称，因此只需要存储1／4周期的正弦函数值，就可以通过适当的变换得到整个正弦码表，这样可以节约3／4的资源。关键字：DDS 励磁恒流源 2. 2 低通滤波模块　　DDS有一个明显的缺点，即输出频率越接近Nyquist带宽的高端，采样点数越少，其输出的杂散干扰就越大。输出波形具有大量的谐波分量和系统时钟干扰。为得到所需频段内的信号，需要在DDS输出端加一滤波器来实现，而低通滤波器能较好地滤除杂波，平滑信号，所以低通滤波器的设计尤为重要，滤波特性的优劣对输出信号的性能起重要的影响。　　为取得较好的滤波效果，滤波器采用了由四选一模拟开关和精密运算放大器分段滤波的方式：采用巴特沃斯有源低通滤波器，该滤波器通带内幅度很平坦，滤波电路为二阶巴特沃斯低通滤波电路，滤波器频段参数的选择由FPGA输出的控制信号nINH，S0，S1控制模拟开关的选通实现。　　2．3 幅度控制　　本设计幅度控制电路采用调节DAC参考电压的数字化控制方法，采用两个D／A级联的方式，数模转换器DAC2采用外部可变基准源，通过改变基准源的值来改变输出的满幅度电流值，该可变基准源通过DAC1产生。DAC1的基准电压采用输出电压为1．25 V精密电压基准芯片提供，设DAC1的幅度输出字为N1，则DAC1的参考电压为　　　　设DAC2的数字输入字为N2，则经电流／电压转换后的输出电压为　　　　2．4 人机交互　　为方便快捷地控制DDS的频率字输入和幅度控制，本设计采用单片机来实现对DDS信号发生器的控制。DDS的频率字和幅度数据字位较多，而单片机输出端口位数有限，所以单片机与FPGA之间的通信采用SPI(Serial Peripheral Interface，串行外设接口)方式，单片机将控制命令字传送给FPGA。同时，为了输入控制方便，添加了键盘和显示系统。　　3 数字闭环控制系统的实现　　设计的励磁恒流源主要为磁性测量仪器提供激励电源，因而对其精度和稳定性要求高，采用电流控制型的控制策略进行闭环控制，结构框图如图3所示。励磁电流幅度调整时，首先对励磁电流进行多周期采样，然后计算其有效值，并与输入设定值相比较，若误差ε在允许范围之外，则根据误差的实际情况，通过单片机内增量式PID算法得出了一个新的控制量，传送给FPGA控制幅度调节经低通滤波器滤去高频成分，再经功率放大，得到高精度的励磁电流。　　4 系统仿真与验证分析　　在Altera公司的QuartusⅡ环境下编译完成，采用自上而下的设计方法，即先从系统总体要求出发将设计内容细化，最后完成系统硬件的整体设计。完成DDS设计后，通过编写Testbench在Modelsim进行仿真。在QuartusⅡ中，设定输出信号频率为1 MHz，经过50 μs后改变为500 kHz进行仿真，其仿真结果如图4所示。在Modelsim中生成的仿真数据经验证完全正确，满足设计需求。　　在对励磁信号源做硬件系统测试时，首先完成系统硬件连接，并加载程序，设定输出信号频率为1 MHz，示波器测得实际输出波形如图5所示。在Modelsim环境下仿真和在硬件平台上测试，结果表明励磁信号源可获得较好的设置波形，可以应用于磁性材料的测试中。　　5 结束语　　运用Verilog硬件编程语言结合DDS技术，利用FPGA器件强大的硬件功能，提高了系统集成度，实现了输出信号相对带宽宽、稳定性好；其相位累加器在一定系统时钟和累加器位宽条件，输出信号分辨率越小，频率控制字的传输时间以及器件响应时间都很短，使输出信号频率切换时间较短，可以达到ns级，且频率变化时，相位保持连续，系统采用闭环控制，励磁电流输出精度高，调节速度快。对磁性材料测量仪所要求的励磁信号源而言，本设计不但满足所有技术指标，而且集成度高、体积小、显著地降低了成本。

时间：2018-10-08 关键词： FPGA 恒流源励磁 dds
基于DDS+PLL的LFM探地雷达信号产生器设计与实现

摘要：介绍了一种宽带线性调频(LFM)雷达信号产生的方法与实现，结合直接数字合成（DDS）+锁相环（PLL）的方式，采用DDS芯片AD9852和集成锁相芯片ADF4360-7完成了设计所需求的宽带线性调频信号。详细说明了该方案设计的构架、各单元电路的设计与实现以及各芯片参数的设定情况。实测结果表明，该频率合成器输出功率>-4 dBm, 环路锁定时间为 14 μs，输出信号相位噪声优于-90 dBc/Hz@1 kHz，输出信号达到了所需指标要求。关键词： DDS；PLL；线性扫频；FPGA 雷达技术的迅速发展，促使雷达性能不断提高，雷达信号已由传统的模拟技术向数字技术方向发展。传统的雷达信号只有连续波和矩形包络射频脉冲两种形式。技术虽然成熟，但采用此信号的雷达，目标参数的测量能力和精度均受到限制,远不能适应现代雷达发展的要求[1]。频率合成技术是现代电子系统的重要组成部分，是决定电子系统性能的关键。随着雷达、电子对抗、卫星通信、航空航天等技术的发展，各种系统对频率合成器的频谱纯度、频率稳定度、频率分辨率和工作带宽等指标也提出了越来越高的要求。低相位噪声、高纯频谱、高速捷变和高输出频段的频率合成器已成为频率合成发展的主要趋势，传统的单一合成方式很难兼顾上述各项性能指标,达到现代通信系统对频率合成器的要求[2]。基于这一点，本文采用DDS+PLL相结合的方式，通过外部FPGA的控制，产生高频率、高分辨率、变频时间短的信号。1 方案设计为了产生频带宽、工作频率高、频率变换时间短的宽带雷达信号，本文采用DDS+PLL的混合方式。DDS产生输出小步进信号作为锁相环的参考频率源，由 PLL将产生的频率倍频到所需要的频率范围。频率合成器的输出频率的具体公式如下：设计采用DDS激励PLL的方案实现。外部通过FPGA对DDS实现控制，使得DDS完成频率为10 MHz～11 MHz、步进为10 kHz的信号，通过PLL的倍频合成，信号达到850 MHz~935 MHz的输出范围。2 单元电路的设计与仿真2.1 基本方案设计本方案要求输出850 MHz～950 MHz的扫频信号，相位噪声优于-90 dBc/Hz@1 kHz，杂散抑制大于-50 dBc，输出功率＞-5 dBm，频率步进850 kHz，环路锁定时间小于30 μs。信号采用DDS激励PLL的模式输出，DDS部分选用AD公司的直接数字合成AD9852芯片，锁相环采用ADF4360-7芯片进行设计。从AD9852芯片资料上可知，DDS输出频率为10 MHz，参考频率为100 MHz时，相位噪声约为-140 dBc/Hz@1 kHz[4]。因为锁相环的鉴相频率由DDS提供，而DDS输出频率需要参考鉴相器分频比的数值，所以从相位噪声的角度考虑，本文选择DDS输出频率参照芯片资料的参考值为10 MHz～11 MHz。由于本设计所要求的频率不高，所以锁相环选用集成VCO的ADF4360-7芯片。该芯片输出频率可由外部电感的设置进行改变，频率的输出范围为350 MHz～1 800 MHz，内部集成的二分频器可对输出频率二分频，即输出范围可在175 MHz～900 MHz间调整[4]，满足本设计输出要求。整个系统的原理结构如图1所示。为了使锁相环路尽快进入锁定状态，缩短频率合成

时间：2018-09-21 关键词： pll 信号产生器 dds
DSP和DDS的三维感应测井高频信号源实现

高频信号源设计是三维感应测井的重要组成部分。三维感应测井的原理是利用激励信号源通过三个正交的发射线圈向外发射高频信号，再通过多组三个正交的接收线圈，得到多组磁场分量，从而准确测量地层各向异性电阻率。在测井过程中，要求信号源的频率为高频，并且要求信号的频率有很高的稳定性。产生信号的方法很多，可以采用函数发生器外接分立元件来实现，通过调节外接电容或电阻来设置输出信号频率。但输出信号受外部分立器件参数影响很大，且输出信号频率不能太高，同时无法实现频率步进调节。另外，采用FPGA可实现信号发生器的设计。但当输出高频信号时，需要高速D/A 来配合工作。本文采用数字直接合成技术，采用专用集成芯片AD9834作为信号产生模块，由ADSP21992来作为控制器来完成整个系统的设计。利用此方法不仅克服了外搭分立元件的干扰，而且AD9834内部有D/A转换器，缩小了信号源的体积，从而满足了测井仪器的要求。信号源系统设计系统总体框图如图1所示。系统选ADSP21992作为主控制器，通过键盘显示与控制芯片7279来接收功能设置和参数设置等信息，并将输出信号等信息送到数码管显示。同时，控制器将读取的按键信息转换成控制命令通过串行接口送给AD9834，由AD9834产生正弦信号，再经过信号调理，使信号达到设计的要求。图1 信号源整体设计框图ADSP21992控制DDS模块本设计采用ADSP21992作为控制器件，它的最高工作时钟频率达到150MHz，提供一个独立的、标准的串行外设接口SPI，在此主要利用SPI总线向AD9834发送频率控制字，使AD9834产生符合要求的高频信号。串行外设接口SPI提供了一个4线、全双工串行总线的能力，本设计中SPI器件不需要接收数据，因此将它配置为主器件。SPI使用4个信号：主出从入（MOSI）、主入从出（MISO）、串行时钟（SCLK）、从选择（SPISS)。其中串行时钟频率最高可以是外设时钟频率的1/4。AD9834的电源电压在2.3V到 5.5V范围内可选，ADSP21992的电源电压为3.3V，所以在连接时无需电平转换。由于ADSP21992只向AD9834发送数据，不需要接收数据，因此要将ADSP21992的SPI设置为主器件。具体接口电路如图2所示。图2 ADSP21992与AD9834的接口DDS电路设计DDS电路设计主要包括接口电路、DDS芯片及信号调理电路等，接口电路主要对DSP发送来的信号进行接收，接收DSP的控制命令，DDS根据收到的DSP控制命令及接收到的频率控制字，生成符合频率要求的信号并输出。由于DDS的输出为电流信号，因此，必须将电流信号通过负载转换为电压信号，将得到的电压信号进行调理即可得到所需的正弦信号。DDS电路设计的原理框图如图3所示。图3 DDS电路设计的原理框图DDS模块直接数字合成（DDS）技术具有输出信号精度高、变频速度快、输出信号连续、控制方便及性价比高等诸多优点，因而适用于高频、高精度正弦信号发生器的设计。本系统选用AD9834，它主要由数控振荡器(NCO)、相位调制器、正弦查询表ROM和1个 10位D/A转换器组成。数控振荡器和相位调制器主要由2个频率选择寄存器、1个相位累加器、2个相位偏移寄存器和1个相位偏移加法器构成，它的最高工作频率可达50MHz。AD9834的输出频率f0由（1）式求得其中fMCLK为AD9834的时钟频率； FREQREG为写入28位频率寄存器的值； fMCLK/228为频率分辨率。在本设计中选择fMCLK=16.384MHz，频率的分辨率为0.0061MHz，满足设计要求。根据公式（1）代入 fMCLK=16.384MHz， f0=20kHz，求得将FREQREG的值反代入公式（1）得到AD9834的真实输出频率为差分放大电路设计差分放大环节采用AD公司生产的AD620芯片。AD620是低功耗、低噪声、高性能仪表放大器，通过外接一个电阻可以改变其增益（范围为1到10000）。可以很好地完成差分信号到单端信号的转换。其管脚如图4所示。其中RG端为外接电阻端，通过其调节电压增益；+IN、-IN分别为差分器输入的同相端和反相端；+Vs、-Vs分别为正负电源端；OUTPUT为信号输出端；REF为输出参考电源端。图4 AD620管脚图滤波电路AD9834内部存在D/A转换器，信号通过D/A转换器输出。由D/A输出阶梯波的频谱分析可知，除了主频之外，频谱中还出现主频的倍频分量，这种高频分量可视为噪音。由于DDS技术含有上述噪声，所以必须在D/A转换器之后接滤波电路。这里采用二阶压控电压源低通滤波电路，其特点是输入阻抗高，输出阻抗低。二阶压控电压源低通滤波电路如图5所示。图5 二阶压控低通滤波电路本设计的截止频率为20kHz，选择C=0.047?F，经计算得R=12.305kΩ ，R1=16.651kΩ ， RF=9.757kΩ 。利用上述的电路和参数验证，达到了阻带衰减速度快，相位呈线性的理想效果。高频放大电路为增大AD9834 输出信号幅值，采用高频运放AD811进行信号放大，它具有高速、高频、宽频带、低噪声等优异特性。但考虑到输出信号幅值随频率增大而减小，系统采用数控电位计X9C102 来实现可变增益放大，即依据输出信号频率的不同来改变数控电位计的值，以改变增益。可变增益放大器原理图如图6所示。图6 可变增益放大器原理图软件实现软件流程图如图7所示，主要包括复位、初始化、写频率字和控制字等部分。初始化部分主要包括对 DSP的SPI串行口初始化及配置和对DDS的初始化。本设计把ADSP21992作为主机，通过设置SPICTL寄存器使DSP成为主机，选择 SPICTL寄存器里的TIMOD值为01，从而启动SPI传送数据。当启动数据发送时，DSP自动将TDBR寄存器的内容装入到发送移位寄存器；当数据传送结束时，自动将接受一位寄存器的内容装入到RDBR寄存器。在该系统设计中，AD9834采用串行控制比特位方式选择相位、频率寄存器；PIN/SW =0，选择控制字模式； FSEL=0，选择使用频率寄存器0；D13=0时，将28位的频率寄存器分成2个14位的寄存器工作，且频率字的高14 位和低14 位可以独立改变。SDATA、SCLK 和FSYNC 3个引脚向AD9834 中写数据和控制字。当FSYNC=0时，表示向AD9834 写入1个新字，并将在下1个SCLK的下降沿读入第1位，其余的位在随后SCLK 的下降沿读入，经过16个SCLK下降沿后，置FSYNC=1，实现了DSP对AD9834 的控制。图7 程序主流程图结语本文采用ADSP21992和DDS 芯片AD9834 实现高频正弦信号发生器的设计，克服了传统方法中输出信号受外界元件参数影响的缺点，同时AD9834 内部集成有高速D/A，可直接输出正弦信号，避免外接D/A，简化系统硬件结构，提高了系统稳定性。AD9834 输出正弦信号精度高、稳定性好、输出信号连续、控制方便，将基于上述优点的信号发生器应用于三维感应测井中，可以提高系统性价比，达到三维感应测井对信号源的要求。同时，基于DDS技术的信号发生器将获得广泛的应用。

时间：2018-09-20 关键词： DSP 嵌入式处理器 dds 高频信号源三维感应