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  • 浅谈如何使用OpenCL架构工具实现嵌入式任务并行模式的开发

    浅谈如何使用OpenCL架构工具实现嵌入式任务并行模式的开发

    近年来,处理器从最高功率转移到核心跟踪的主要原因是量子效应不能将高功率和低功耗结合起来,因此有必要,转换为加快。新技术软件开发是一个通用的操作模块,不仅适用于异构cpu,而且也适用于图形加速器、DSP和FPGA可以。到加快算法速度,满足日益增长的运算要求。 OpenCL由苹果公司提议开发,得到Khronos Group的维护,其开发目的是提供便携式开放编程架构,这使得软件可并行利用多核CPU和专用处理内核,特别是图形处理器可实现并行处理非图形处理。 OpenCL与OpenGL类似,也就是都可实现利用不可知设备开放标准以创建自定义实现。在设计上OpenCL可与OpenGL一同工作,也就是可共享架构数据,使用OpenCL完成的数据,接着可使用OpenGL显示。OpenCL标准由2008年成立的工作组开发,Nvidia主持工作,Apple参与编辑。从那以后,OpenCL标准向后兼容的修订版本经过一系列可用于验证一致性的一致性测试完成发布。 OpenCL对现有处理器的一致性实现主要适用于芯片供应商(Altera, AMD, ARM, Freescale, Imagination Technologies, Intel, Nvidia, 德州仪器,赛灵思等)。 为加速运行OpenCL架构,需要使用针对这些供应商的OpenCL驱动器。 OpenCL与Nvidia的CUDA,Stanford的Brookand和微软DirectCompute类似。 与这些语言相比,OpenCL具有开放、便携、低端、与硬件较适应的特点,但在一定程度上较难使用。这主要是因为OpenCL用于支持异构内核并行处理的便携式硬件抽象层。 OpenCL还形成基于带有其他功能的C99子集的语言,可支持两种不同的并行处理模式,即任务并行和数据并行。 任务并行是嵌入式模式,最为工程师所熟悉。任务并行一般利用多线程OS实现,以便于不同的线程可同时运行。在线程需要访问共享资源时,可利用互斥器、信号或其他各类的锁定机制。 OpenCL支持这种程序模式,但这并不是其强大功能。 数据并行可应用于使用跨数据集进行同一操作的算法。在数据并行模式中,一种运行如框过滤器具有并行性,这样同一微算法可并行运行多次,但这种算法的各项实例化可在其自身的数据子集上运行——这样实现了数据并行。这是最适于OpenCL支持的程序模式。OpenCL的五种兼容交叉模式有助于解释这些概念。这些模式是架构、平台、执行、内存和程序。 OpenCL架构包括平台层、运行时间和编译器。平台允许主程序查询可用设备,创建前后关系。运行时间允许主程序操纵前后关系。编译器创建可执行程序并基于带有一些其他语言功能的C99子集以支持并行程序。为向芯片供应商提供OpenCL一致性,需要提供启动架构运行的OpenCL驱动器。 通过连接一个或多个器件的主机定义平台,如GPU。各器件被分为一个或多个的运算单元,如内核。各运算单元被分为一个或多个处理元件。 OpenCL程序执行发生在两处:在器件上执行的内核,最常见的是GPU,以及在主机器件上执行的主机程序,最常见的是CPU。 要了解执行模式,最好先了解内核如何运行。主机计划执行内核时,需要定义索引空间。内核实例(工作项)执行这个索引空间的各个项目。 在OpenCL中,索引空间被表示为NDRange。NDRange是一维、二维、或三维索引空间。NDRange的图形表示如图1。主机定义内核使用的前后关系。前后关系包括器件表、内核、源代码和内存对象。通过主机产生和维护前后关系。另外,主机利用叫作命令队列的OpenCL API创建数据结构。主机通过命令队列安排内核在器件上运行。 图 1 NDRange的图形表示 可在命令队列上放置的命令包括内核执行命令、内存管理命令和同步命令。同步命令用于限制其他命令的执行顺序。通过在OpenCL命令队列放置命令,运行时间可在系统内处理在器件并行完成的命令。 执行内核的工作项目可访问下列内存: • 全局内存——适用于所有工作组的所有工作项目。 • 常量内存——由主机初始化,在整个内核寿命中内存保持为常量。 • 本地内存——由工作组共享的内存。 • 私有内存——单个工作项目私有的内存。 正如上文所述,OpenCL主要支持两种程序模式:数据并行,即各处理器在分布式数据的不同条目上执行同一任务;任务并行,即在共同的数据集上执行多个任务。在各类并行程序中,运行中并行线程同步被视为首选。OpenCL为并行处理间的同步控制提供三种方式。第一种方式是在索引空间内创建以限制某个工作项目以便使工作项目按顺序运行。第二种方式是在命令队列内建障碍以限制命令顺序。第三种方式是在命令队列内创建由命令生成的事件。这些事件的运行可强制顺序操作。 例如使用工具OpenCL特别适用于图像/视频编辑应用程序, AI 系统,模型架构,游戏物理,电影渲染,和增强现实。但主要在嵌入式移动器件中还设置了为OpenCL标准定义的嵌入式配置文件,包括整个OpenCL标准的子集。OpenCL嵌入式配置文件包括以下几个亮点: • 64位整数(可选) • 3D图形支持(可选) • 为浮点计算放宽估算规则 • 提高嵌入式器件转换的准确度 • 内置原子函数(可选) 展望未来,OpenCL路线图包括几项计划,以提高OpenCL至下一个相关程度。 高级模式(OpenCL-HLM):OpenCL目前正探索通过语言构件整合器件和主机执行环境,以便提高OpenCL的易用性。如果实现这项计划,OpenCL的应用将更加广泛。 长期重要路线图:OpenCL正不断探索加强内存和执行模式的方式,以利用不断更新的硬件功能。另外,OpenCL正不断努力利用经优化的同步工具,使并行程序模式在 OpenCL 运行得更加强健。 WebCL: OpenCL的愿景是通过Java脚本绑定件进行并行运算。 标准并行中间表示(OpenCL-SPIR):OpenCL计划摆脱创建编译器和语言绑定件的业务。创建标准化中间表示,可通过不属于OpenCL内核团队的工程师将OpenCL绑定至新语言,这样可扩大OpenCL的应用范围,并使得OpenCL中间表示成为现在乃至未来编译器的目标。 OpenCL前景光明,但仍面临着许多问题亟待解决,工作组的当前计划已经解决了其中的很多问题。在下一个运算阶段,我们预测处理内核将会剧增,包括异构CPU和异构CPU/GPU,我们仍将需要成熟软件架构,这有助于使我们利用所有硬件运算功能,将其应用于我们的系统。在这种大趋势下,OpenCL被坚持定位为开放、自由、成熟的标准,得到行业支持,并将拥有光明的未来。 编辑:GT

    时间:2020-10-13 关键词: opencl 嵌入式 DSP

  • 应用嵌入式操作系统实现电源自动投入装置

    应用嵌入式操作系统实现电源自动投入装置

    自动投光装置是能源系统中常见的自动安全装置。它广泛存在于发电厂、小区和电网中。它被集成到一个新的移植硬件平台中。该硬件平台适用于以TMS320F240DSP和Xilinx为核心的自投影器件CPLD.公司任务分配和机制运行。 备用电源自动投入装置是当工作电源因故障断开以后,能自动而迅速地将备用电源投入到工作或将用户切换到备用电源上去,从而使用户不至于被停电的一种自动装置,简称备自投。 备自投装置作为电力系统中常用的一种安全自动装置,其发展与继电保护装置一样经过了电磁(整流)型、晶体管型、集成电路型和微机型四个主要阶段。究其本质,各阶段的主要技术区别在于对采集量(电流量、电压量、开关量)的运算方式和逻辑功能的实现方式上有所不同。目前,以微机型备用电源自投装置为应用主流,它将电流量、电压量等模拟量通过VFC(压频变换器)元件或ADC元件转换为数字量送到装置的数据总线上,通过预设程序对数字量和开关量进行综合逻辑分析,并根据分析结果作用于相关断路器,从而实现自动切换功能。 DSP芯片也称数字信号处理器,是一种特别适合于进行数字信号处理运算的微处理器,其主要应用是实时快速地实现各种数字信号处理算法。 本文采用μC/OS-II作为软件平台的操作系统,它是一种优先级占先式内核,具有多任务的实时调度能力,更加适合管理DSP丰富的外设资源,从而更好地发挥其高效的运算性能,满足备自投装置实时性、可靠性等要求。 1 μC/OS_Il的移植与配置 为了方便移植,大部分μC/OS_II的代码是用C语言编写的,但底层与处理器硬件相关的少量代码仍使用汇编语言编写。这是因为μC/OS_II在读写处理器寄存器时,只能通过汇编语言。图l说明了μC/OS_II的结构以及与硬件的关系。 首先,修改与TMS320F240相关的文件OS_CPU.H、OS_CPU_A.ASM和OS_CPU_C.C,再加上其公开的系统源代码,将它们一起拷入指定的文件目录,系统的移植就完成了。系统移植成功后,需要对操作系统进行裁剪,把用不到的功能去掉,以最大限度地节省存储空间。这项工作是通过OS_CFG.H中的宏定义进行的,本文用到多任务管理、信号量、互斥量等功能。在本应用中,μC/OS_II内核经过剪裁后只有2 KB左右,相对TMS320F240的16 KB内部程序FIash只用了不到八分之一。下面是测试内核能否正常工作的应用程序。测试结果如图2所示,表明移植成功。 2 新型背自投动作逻辑的运行背景与硬件平台 该动作逻辑适用的接线方式是:2条进线、分段母线带内桥和2台三圈变压器。具体如图3所示。 其中Ulab反映进线1有无电压,Il反映进线1有无电流,U1AB、U1BC反映母线1段有无电压,U1CA反映主变1有无电压;U2ab反映进线2有无电压,12反映进线2有无电流,U2AB、U2BC反映母线2段有无电压,U2CA反映主变2有无电压。 根据动作逻辑和其自适应性,本装置需要采集8路开入量:断路器1的KKJ位置和TWJ位置;断路器2的KKJ位置和TWJ位置;断路器3的KKJ位置和TWJ位置;主变1保护动作信号量ACTl;主变2保护动作信号量ACT2。同时,需要5路开出量:断路器1的跳闸命令和合闸命令;断路器2的跳闸命令和合闸命令;断路器3的合闸命令。 本装置以TMS320F240 DSP和Xilinx CPLD为核心设计其硬件平台,根据备自投装置的要求,系统要实现以下功能:键盘输入、参数显示、模拟量采集、开关量输入输出、看门狗单元以及通信等。 装置采集进线和主变的8路电压量和2路电流量以及继电器和主变保护的开关位置状态,并跟踪变电站系统当前的运行方式,自动判断是否满足充电、放电及动作条件,之后发跳合闸命令,完成动作逻辑。通过现场二次互感器引入各路电压电流模拟信号量,并采集现场的位置开关和节点信号。其继电器动作信号输出端与现场控制线路开关投切的继电器连接。系统运行过程中实时显示电流、电压、开关量等参数,并可以通过键盘对控制器进行参数在线设定。装置结构框图如图4所示。 3 任务划分与任务调度 3.1 任务划分 由于μC/OS-It是抢占式任务调度方式,并且要求每个任务的优先级唯一,所以在进行任务划分、任务优先级确定的时候,必须仔细衡量各任务之间对共享资源的操作要求,避免产生优先级反转或系统死锁的问题。另外,正确的任务划分和优先级分配可以充分体现嵌入式操作系统任务调度算法的效率,从而提高整个程序的实时性能。根据任务分解规则和装置系统功能的特点,可以将装置任务模块分解为以下几个任务,如表1所列。 考虑到数据定时采样和开关量输入任务是数据处理和准确动作判断的基础,实时性要求很高,所以在DSP硬件定时中断中完成,程序具体实现如下: interrut voidint2(void){/*通用定时器1启动A/D转换*/ if(*EVIVRA=0x0027){ asm(″setcINTM″); /*关中断*/ *IFR一0x0002;/*清除IFR的中断标志位″/ *EVIFRA=0x07ff; /*清除定时器1的中断标志位,为下一次中断做好准备″/ ADConver(); /*数据采样任务*/ asm(″clrcINTM″); /*开中断*/ } return; } 3.2任务调度 μC/OS-II中,每个任务都处于休眠态、就绪态、运行态、挂起态和中断态5种状态之一。如图5所示,当前运行的是开关量输出任务,数据处理动作判断任务因为等待数据定时采样任务发出的信号量seml而处于挂起态。当数据定时采样中断发生时,内核进行任务切换,就绪态任务中数据定时采样任务优先级最高,所以进入运行态。当完成采样时,发出信号量selnl给数据处理动作判断任务,使其就绪,并且成为就绪态任务中优先级最高的任务,转入运行态。此时,开关量输出任务等待信号量sem2处于挂起态,当数据处理完毕后,发信号量sem2,开关量输出任务得到该信号量后进入就绪态。因为当前运行任务的优先级低于开关量输出任务,所以立即运行开关量输出任务。 结语 本装置投入运行以来,一直很稳定,取得了良好的运行效果,显示了高可靠性、安全性和实时牲。多任务操作系统思想的运用改变了传统的嵌入式开发过程,使备自投装置具有足够的通用性和可扩展性。同时,这种应用嵌入式操作系统作为软件平台的设计对其他微机控制保护装置也有一定的借鉴意义。 编辑:GT

    时间:2020-09-30 关键词: 电源 嵌入式 DSP

  • 电源分配结构三方面的转变是什么?

    电源分配结构三方面的转变是什么?

    本文主要讨论电源分配结构三方面的转变:例如中间总线结构的面世;数字控制技术的出现;以及采用负载点电源管理技术的新趋势。以上的每一个转变都可视为电源分配技术的一个新突破,让系统的使用寿命和性能可以提高至前所未有的水平。 随着信息系统结构的急剧发展,电源分配结构也出现翻天覆地的改变,本文主要讨论电源分配结构三方面的转变,包括:中间总线结构、数字控制技术以及采用负载点电源管理技术的新趋势。 由于系统设计工程师不断提高转换器的性能及功率密度,因此传统功率转换技术渐渐被中间总线结构(IBA)这类全新的电源分配结构所取代。中间总线结构是最新推出的结构,可以控制复合式电源系统内多条不同的低电压供电干线。这类复合式电源系统一般都会采用ASIC、数字信号处理器(DSP)及现场可编程门阵列(FPGA),是电信系统、汽车电子系统及工业应用系统普遍采用的电源供应系统。 图1:传统式电源分配结构采用已隔离的多输出模块式直流/直流转换器 而且每张插卡分别设有自己的转换器,但仍然无法满足日益增多的要求。 IBA结构采用隔离的总线转换器,由高压电源分配干线提供供电,并通过典型电压介于8伏至14伏之间的“中间”低压配电总线为负载点的多个非隔离稳压器提供馈电。由于IBA结构采用两级的功率转换,因此总线转换器及负载点稳压器必须更有效率,而且体积必须更为小巧,确保能够安装在面积较小的电路板上,只有这样IBA结构才可充分发挥其优势,成为远比一级电源分配系统优胜的另一选择。

    时间:2020-09-28 关键词: asic 电源 DSP

  • 运行时电源管理技术的原理是什么?

    运行时电源管理技术的原理是什么?

    通常情况下在实时嵌入式系统中可部署一些设计及运行时电源管理技术。尽管我们讨论的是某些可扩大标准多线程读取操作系统(OS)的特定电源管理技术,但应当强调指出的是,采用抢先式(preemptive)的多线程读取OS本身常常能够实现显著的电源节约。不利用OS的实时应用常常要求应用周期性探询接口以检测事件。从电源角度看,这样的效率是相当低的。使用OS可使应用能够利用中断驱动模式,其中程序就会在需要的时候开始执行,以响应外部事件。此外,当基于OS的应用没有可做的事情时,其就会进入空闲线程,这时则可启动低功率操作模式,以减少功耗。 但是,操作系统除了能简单地为DSP内核启用空闲模式之外,其还需要提供复杂得多的电源管理支持。在实践中,大量功率被周边设备所消耗,可能是片上器件,也可能是外部设备,此外存储器也会消耗大量功率。任何电源管理方法都应当具备管理外设功耗的支持,这是至关重要的。此外,电压与功耗之间的平方关系意味着,更高效的方法是在要求较低电压的较低时钟速率上执行代码,而不是先以最高的时钟速率执行而后再转为空闲。我们将概括讲解在操作系统中实施电源管理支持的众多机遇: 系统上电行为:处理器及其片上外设一般均以最高时钟速率全面上电启动。不可避免的是,有些资源的供电启动还尚不需要,或者根本就不会在应用过程中用到。举例而言,MP3播放器就很少使用其USB端口与PC进行通信。在启动时,操作系统必须为应用提供一种调节系统的机制,从而关闭不必要的电源消耗器件或使之处于空闲状态。 空闲模式:CMOS电路中的有效功耗只有在当电路进行时钟计时的情况下才发生。通过关闭不需要的时钟,可以消除不必要的有效功耗。在等待外部事件时,大多数DSP都融入了暂时终止CPU有效功耗的机制。CPU时钟的"闲置"通常由"停止"或"闲置"指令触发,其在应用或操作系统闲置时进行调用。一些DSP进行多个时钟域分区,可以使这些域分别处于空闲状态,以中止未使用模块中的有效功耗。例如,在TI的TMS320C5510 DSP中,可以有选择性地使6个时钟域闲置,其中包括CPU、高速缓存、DMA、外设时钟、时钟生成器,以及外部存储器接口。 除了支持闲置DSP及其片上外设之外,操作系统还必须提供用于闲置外部周边设备的机制。例如,一些编码译码器具备可以被激活的内置低功率模式。我们面临的一个挑战是类似看门狗定时器这样的外设。通常情况下,看门狗定时器应根据预定义的时间间隔提供服务,以避免其激活。这样,减缓或中止处理的电源管理技术就可能无意中导致应用故障。因此,该OS应当使应用在睡眠模式期间禁用此类外设。 断电:尽管空闲模式消除了有效功耗,但静态功耗即便在电路不进行切换的情况下也会出现,这主要是由于逆向偏压泄漏(reverse-bias leakage)造成的。如果系统包括的某个模块不必随时供电,那么我们就可以通过让操作系统仅在需要时才为子系统上电,从而减少功耗。到目前为止,嵌入式系统开发商对最小化静态功耗投入的工作极少,因为CMOS电路的静态功耗非常低。但是,新型、具有更高性能的晶体管使电流泄漏显著增加,这就要求我们对可降低静态功耗及更复杂的睡眠模式给予新的关注。 电压与频率缩放(frequency scaling)有效功耗与切换频率成线性比例,但与电源电压成平方比。以较低的频率运行应用与在全时钟频率上运行该应用并转入闲置相比,谈不上节约了多少功率。但是,如果频率与平台上可用的更低操作电压兼容的话,那么我们就可能通过降低电压来实现显著的节约,这正是由于上述平方关系的缘故。这也使人们就如何通过电压缩放来节约功率进行了大量的学术研究。 尽管电压缩放是一种潜在的、非常诱人的、降低功耗的方法,但在现实世界的应用中我们对其加以利用时应当小心。这是由于我们需要完全了解该系统是否仍能满足它的实时最后期限。降低电压(进而降低CPU频率)将改变给定任务的执行时间,从而有可能导致人物错过实时最后期限。即便新频率与最后期限兼容,但如果开关频率及电压的等待时间太长,还是会出现问题。影响等待时间的因素包括如下: * 对稳压器进行再编程所需时间 * DSP能否在电压更改期间继续执行其他任何代码 需要对外设进行再编程,如串行端口或外部存储器接口,与接收不同始终来源的周边外设相接。例如,CPU 时钟速率降低可能要求减少访问外部存储器的等待状态数量。 对用于生成操作系统时钟报时信号的计时器进行再编程的可能性,将影响操作系统时基的绝对正确性。 尽管电压缩放实际等待时间会根据所选DSP以及需要再编程外设的数量而不同,但在许多系统中,等待时间仅为几百微秒甚至几毫秒。在许多实时应用中,这将使电压缩放不切实际。尽管存在上述弱点,但仅在某些可事先预见的模式下,那些需要完全处理功率的应用,还是有可能利用电压缩放的。例如,便携式音乐播放机可利用DSP进行MP3译码及用户接口要求的一般控制处理。如果仅MP3译码要求完全时钟速率,那么DSP便可在执行用户接口功能时降低其电压,而仅在音乐数据开始流向DSP时才以完全功率工作。

    时间:2020-09-22 关键词: CPU 管理技术 DSP

  • 一文读懂电源架构和电源管理总线的原理

    一文读懂电源架构和电源管理总线的原理

    我们都知道,分布式电源架构(Distributed Power Architecture,PDA)是基站用的第一代电源架构。PDA的一个实例示于图1。这种电源架构对每个电压轨用隔离(砖式)电源模块提供。当电压轨有限时,PDA工作良好,但每增加1个电压轨,其成本和PCB面积都显著增加。电压轨时序也是困难的,需要增加外部电路来解决电压轨时序,这也会增加成本和板面积。 人们需要高效率、低功耗、符合能效规范的电子设备,需要更高性能、更小形状因数的无线系统,这为电源和电源管理设计提出巨大的排战。设计人员要为各种DSP、MCU、FPGA、ASIC、音频/视频和显示电路提供多电压、更大电流、更高效率、更低功耗、更低噪声、更小形状因数的电源和电源管理。为此出现了各种各样的电源架构来满足变化的电源管理要求。 图1 典型的DPA架构 中间总线架构 为了克服DPA尺寸大和成本高的缺点,第二代系统采用中间总线(Intermediate Bus Architecture,IBA)架构。中间总线架构有固定电压(fixed voltage)IBA,非稳压(unregulated)IBA和准稳压(Quasi-regulated)IBA几种架构。图2所示的固定电压IBA采用单个隔离砖式电源模块和很多非隔离负载点(Pol)DC/DC变换器。Pol可以是电源模块(如TI公司的PTH系列),也可以是分立的降压变换器。隔音变换器的输入电压范围(36~75V或18~36V)与第一代相同。它所产生的中间总线电压稳定到3.3V,5V或12V。中间总线电压选择取决于系统设计师。这种设计的好处是:较小的PCB面积、较低的成本和较容易的电压时序(由于有自动跟踪特性)。这种电源架构使效率降低,每个电压需要两次变换。 图2 固定电压中间总线架构 为了满足微小区基站设计对高效率和小占位面积的要求,需增加隔离变换器效率,使其工作在固定占空比和不稳压输出,这就是非稳压中间总线结构。这种结构采用非稳压总线变换器,其输出电压是输入电压之比(例如TI公司ALD17 5:1变换器产生的输出电压是输入电压的五分之一)。用这种技术设计的150W系统的第一变换级用十六分之一砖式变换器效率可达96%。这种架构的限制是总线变换器的最大输入电压范围是36~55V。Pol的输入电压必须小于12V,才能使Pol产生1V或小于1V的输出电压。 为了满足一些无线供应商坚持要保持36~75V传统宽输入电压规格的要求,电源供应商推出准稳压IBA。这种架构与非稳压IBA的主要差别是在输入电压超过55~60V范围,其输出电压稳定到10V左右。这种架构的缺点是隔离电源模块必须增大尺寸来实现稳压电路和在55V以上效率降低。 分比式电源架构 分比式电源架构(Factorized Power Architecture,FPA)采用3个灵活的单元来重新规定每个变换级的范围,使得电源密度和效率都比较高。第1个单元是总线变换器模块(BCM),这是1个窄范围输入、非稳压、高效率总线变换器,它采用ZCS-ZVS正弦幅度变换器(SAC)提供隔离和电压变换。有高电压(高达384V)和中电压(48V)输入两个版本。FPA的第2个单元是预调器模块(PRM),这是1个高效率升压一降压变换器。FPA的第3个单元是电压变换模块(VTM),它与PRM组合在一起提供低电压输出(如需要可低到0.82V)。FPA单元为电源系统设计提供更大的灵活性、伸缩性和更高的效率(图3)。就尺寸而言,工作在3.5MHz有效频率的SAC,对于高电源变换在小封装中采用平面磁性元件,这种结构使功率密度大于1000W/in3。 图3 FPA系统(效率和尺寸) 新一代SoC电源管理 APC(先进的电源管制器)靠动态或表态管理电源电压和漏电流,使SoC(系统芯片)能耗最佳化。采用两种技术:DVS(Danamic Voltage Scalling)和AVS(Adaptive Voltage Scalling)来管理SoC电源电压。APC适用两个软IP版本:APC1和APC2。APC1设计用于单SoC;APC2设计用更复杂SoC电源管理架构,支持个并行电压和时钟。APC2在内部共享电压域时具有控制多个独立时钟域的能力,这种能力特别重要,这可允许低功率工作。PWI2.0总线接口可使APC2连接到多个外设器件或另外SoC。图4示出采用APC2的双域SoC系统架构。SoC由两个主要逻辑单元(硬件加速器和CPU)组成。在每个电压域内有1个用于AVS控制的硬件性能监控器(HPM)。时钟管理单元为电压域和HPMs提供时钟信号。APC的4个主要功能单元示于APC2单元内。控制逻辑单元提供主接口(AMBA-APB)、CMU接口和中断管理服务。环路控制器管理AVS模式中的电压缩放。为DVS支持提供每个电压的频率—电压表。PWI2.0主机连接SoC到PMIC和其他外设。 图4 采用APC2的双域SoC系统架构 电源管理总线 电源管理总线PMBus为控制电源变换和管理器件规定了数字通信协议。采用PMBus,根据标准命令集可以配置、监控和操作电源变换器。用PMBus命令,设计师可以设置电源的工作参量、监控电源的工作和根据失效和报警执行正确的测量。 实现PMBus规范,要求电源和有关IC设计遵守其所要求的接口命令。SMBus提供主计算机或系统管理器与PMBus依从器件之间的串行通信(图5)。图5所示系统可以是:通用微控制器,ASIC,系统操作处理器,FPGA中的备用门,自动测试设备。PMBus器件可以是:Pol模块,PWM控制器IC,集成FET DC-DC变换器,砖式隔离DC-DC变换器,AC-DC变换器。 PMBus协议允许多源电源管理产品。通过标准命令集OEM能够控制PMBus依从的电源变换器。PMBus规范有两部分:Part1包括通用要求,这部分也规定了硬件信号传输和电气接口以及定时要求;Part Ⅱ规定了用在PMBus中命令语言。 为了遵守PMBus规范,器件必须满足下列条件: ·器件必须满足PMBus规范PartI的所有要求; ·器件至少支持由PMBus规范PartⅡ规定的一个非制造商专门命令; ·若器件接受PMBus命令码,则它必须执行PMBus规范PartⅡ所描述的功能; ·若器件不能接受给定的PMBus命令码,则它必须响应PMBus规范PartⅡ所描述的失效管理和报告; ·根据电源应用,PMBus器件随着内部或外部编程必须在控制状态下起动和开始工作。 图5 PMBus Version 1.1可管理AC-DC和DC-DC电源 PMBus协议覆盖广泛的电源系统架构和变换器。协议包括编程电源变换器件失效或报警的能力。对于失效条件,可以编程PMBus器件以立即判断,闭锁和重试或关机前继续工作一特定延迟时间来做出响应。 PMBus与Power-One的Z-One架构(图6)的主要差别是分配电源管理任务的方法不同。Z-One分开固件使能DPM(数字电源管理器和Pol基DPWM(数字脉宽调制器)IC之间的电源管理任务。PMBus要求设计师根据PMBus协议编程计算机,其中很多信息存在系统控制器中。它们之间的另一个差别是Z-One系统仅仅适合DC-DC变换器工作,而PMBus适合DC-DC和AC-DC变换器。 图6 Z-One数字电源系统

    时间:2020-09-22 关键词: MCU 电源 DSP

  • 如何理解数字电源的原理?

    如何理解数字电源的原理?

    芯片公司对数字电源的定义是五花八门。有些公司认为,数字电源包含了围绕一个模拟PWM(脉冲宽度调制)回路的数字功能与通信链接。其它公司称,数字电源是一种内置数字PWM芯片的状态机。还有一些公司表示,数字电源包括了一个通用DSP,DSP运行着一个闭合控制回路的算法。而过去十年来学术意义上的真正数字电源,则拥有一个数字PWM回路,并带有一个状态机或一只DSP。一只模拟PWM器件上加上一个串行总线并不能成为数字电源。不过,数字电源可以免除或消除对某些元件的要求,从而可以降低成本。 图1,数字电源最终达到了平稳量产的阶段(Gartner集团提供) 你可以为一只DSP加一个FET驱动芯片和一些代码,以控制涡轮风机的扇叶角度和变频器,基本上这就是简单的数字电源了。例如,德州仪器公司十多年前就开始为其DSP提供电源库。该公司现在生产多个系列基于DSP的电源芯片(图2)。CamSemi公司尝试减少器件数,提供5W C2161PX2 ac/dc控制器,它采用反馈变压器上的一个检测绕组,而不是昂贵的光耦(参考文献2与图3)。数字电源不用二极管来检测反馈波形,当检测绕组的反馈信号为负值,以及不表示次级的输出电压时,就消除这个信号。至于降低成本,Exar公司制造了16A的XRP7740数字电源芯片,可为机顶盒或数据服务器提供多个电源轨(图4)。Exar公司拥有芯片方面的很多专利,包括将一小块片芯区域用于一个实用的控制回路(参考文献3)。这样,Exar公司的芯片定价就能与模拟芯片竞争。 公司任何DSP的数字电源库" 图2,你可以编译德州仪器公司任何DSP的数字电源库,或用一只该公司专用芯片,做出数字电源系统。TI还制造采用状态机的数字电源芯片 图3,CamSemi公司提供5W的开关电源控制芯片,它有一个替代线性电源的双极晶体管。开关设计有更高的效率,使用铜线也较少,因此降低了成本 图4,Exar公司的XRP7740可在四个通道上提供16A输出电流。聪明的IC设计使得芯片很小,因此该公司提供的芯片价格能与模拟方案相竞争 数字电源还可以完成逐周期的回路补偿。例如,Intersil公司的数字电源管理集团Zilker Labs最近就推出了ZL6105,它采用了一个状态机来完成逐周期的自动补偿工作(图5)。另一个例子是,新兴的Powervation公司用一个数字电源ASIC,完成电源的逐周期补偿(图6)。这种实时的回路补偿是数字芯片较其模拟对手的主要优势。这些数字电源控制器可以跟踪由于老化和干涸所造成的电解电容降级问题。如果你将部件设计成一块电源砖,则数字控制器可以检测砖的输入输出电容,并在每个周期作补偿。其它数字电源芯片可以做一次性的自补偿周期,帮助创建数字补偿滤波器的因数。

    时间:2020-09-21 关键词: 电源 pwm DSP

  • 电源设计中一定不能忽略电容的存在

    电源设计中一定不能忽略电容的存在

    在电源电路设计中我们往往忽略了电容的存在,其实,作为一款优秀的设计,电源设计应当是很重要的,它很大程度影响了整个系统的性能和成本。 这里,只介绍一下电路板电源设计中的电容使用情况。这往往又是电源设计中最容易被忽略的地方。很多人搞 ARM,搞 DSP,搞 FPGA,乍一看似乎搞的很高深,但未必有能力为自己的系统提供一套廉价可靠的电源方案。这也是我们国产电子产品功能丰富而性能差的一个主要原因,根源是研发风气吧,大多研发工程师毛燥、不踏实;而公司为求短期效益也只求功能丰富,只管今天杀鸡饱餐一顿,不管明天还有没有蛋吃,“路有饿死骨”也不值得可惜。 言归正转,先跟大家介绍一下电容。 大家对电容的概念大多还停留在理想的电容阶段,一般认为电容就是一个 C。却不知道电容还有很多重要的参数,也不知道一个 1uF 的瓷片电容和一个 1uF 的铝电解电容有什么不同。实际的电容可以等效成下面的电路形式: C:电容容值。一般是指在 1kHz,1V 等效 AC 电压,直流偏压为 0V 情况下测到的,不过也可有很多电容测量的环境不同。但有一点需注意,电容值 C 本身是会随环境发生改变的。 ESL:电容等效串联电感。电容的管脚是存在电感的。在低频应用时感抗较小,所以可以不考虑。当频率较高时,就要考虑这个电感了。举个例子,一个 0805 封装的 0.1uF 贴片电容,每管脚电感 1.2nH,那么 ESL 是 2.4nH,可以算一下 C 和 ESL 的谐振频率为 10MHz 左右,当频率高于 10MHz,则电容体现为电感特性。 ESR:电容等效串联电阻。无论哪种电容都会有一个等效串联电阻,当电容工作在谐振点频率时,电容的容抗和感抗大小相等,于是等效成一个电阻,这个电阻就是 ESR。因电容结构不同而有很大差异。铝电解电容 ESR 一般由几百毫欧到几欧,瓷片电容一般为几十毫欧,钽电容介于铝电解电容和瓷片电容之间。 下面我们看一些 X7R 材质瓷片电容的频率特性: 当然,电容相关的参数还有很多,不过,设计中最重要的还是 C 和 ESR。 下面简单介绍一下我们常用到的三种电容:铝电解电容,瓷片电容和钽电容。 1)铝电容是由铝箔刻槽氧化后再夹绝缘层卷制,然后再浸电解质液制成的,其原理是化学原理,电容充放电靠的是化学反应,电容对信号的响应速度受电解质中带电离子的移动速度限制,一般都应用在频率较低(1M 以下)的滤波场合,ESR 主要为铝萡电阻和电解液等效电阻的和,值比较大。铝电容的电解液会逐渐挥发而导致电容减小甚至失效,随温度升高挥发速度加快。温度每升高 10 度,电解电容的寿命会减半。如果电容在室温 27 度时能使用 10000 小时的话,57 度的环境下只能使用 1250 小时。所以铝电解电容尽量不要太靠近热源。 2)瓷片电容存放电靠的是物理反应,因而具有很高的响应速度,可以应用到上 G 的场合。不过,瓷片电容因为介质不同,也呈现很大的差异。性能最好的是 C0G 材质的电容,温度系数小,不过材质介电常数小,所以容值不可能做太大。而性能最差的是 Z5U/Y5V 材质,这种材质介电常数大,所以容值能做到几十微法。但是这种材质受温度影响和直流偏压(直流电压会致使材质极化,使电容量减小)影响很严重。下面我们看一下 C0G、X5R、Y5V 三种材质电容受环境温度和直流工作电压的影响。 可以看到 C0G 的容值基本不随温度变化,X5R 稳定性稍差些,而 Y5V 材质在 60 度时,容量变为标称值的 50%。 可以看到 50V 耐压的 Y5V 瓷片电容在应用在 30V 时,容量只有标称值的 30%。陶瓷电容有一个很大的缺点,就是易碎。所以需要避免磕碰,尽量远离电路板易发生形变的地方。 3)钽电容无论是原理和结构都像一个电池。下面是钽电容的内部结构示意图: 钽电容拥有体积小、容量大、速度快、ESR 低等优势,价格也比较高。决定钽电容容量和耐压的是原材料钽粉颗粒的大小。颗粒越细可以得到越大的电容,而如果想得到较大的耐压就需要较厚的 Ta2O5,这就要求使用颗粒大些的钽粉。所以体积相同要想获得耐压高而又容量大的钽电容难度很大。钽电容需引起注意的另一个地方是:钽电容比较容易击穿而呈短路特性,抗浪涌能力差。很可能由于一个大的瞬间电流导致电容烧毁而形成短路。这在使用超大容量钽电容时需考虑(比如 1000uF 钽电容)。

    时间:2020-09-19 关键词: ARM 电源 esr DSP

  • 基于TMS320LF2407A DSP的心电监护系统分析

    基于TMS320LF2407A DSP的心电监护系统分析

    引言    随着社会的发展和人们生活水平的提高,人们对健康的重视程度日益增加,但是伴随着生活水平的提高心血管疾病的发病率不断攀升。特别是近年来随着社会老龄化的加剧,心血管疾病成了威胁人类生命的主要疾病,心脏病成了世界上死亡率最高的疾病。鉴于心血管疾病患者日益增多的严峻形势,提高预防和监测该疾病的手段势在必行。而心电信号检测是发现心脏病的最直接手段,但目前医院用的心电监护仪几乎全部是进口的,价格昂贵,维护费用高,加重了医院和患者的经济负担;因此设计一种便携、经济的心电监护设备具有重要意义。本文设计了一种基于TI公司TMS320LF2407A DSP的心电监护系统,此系统体积小、成本低、实用性强。 TMS320LF2407A DSP介绍     心电监护系统很重要的一部分就是对心电信号进行处理,因此选一款合适的信号处理器十分重要。当前最成功的DSP芯片当数美国TI公司的系列产品,其主推的三大DSP平台TMS320C2000、TMS320C5000、TMS320C6000已经成为当今世界上最有影响力的DSP芯片。    本系统采用TMS320LF2407A为信号处理器和核心控制器。TMS320LF2407A是TI公司推出的新型高性能16位定点数字信号处理器,是 TMS320C2000系列的新成员。它专门为数字控制设计,集DSP的高速信号处理能力及适用于控制的优化外围电路于一体,是真正的单芯片控制器,在数字控制系统中得到了广泛应用。 TMS320LF2407A DSP具备以下一些特点: (1)采用高性能静态CMOS技术,使得供电电压降为3.3V,降低了控制器的功耗; 40MIPS的执行速度使得指令周期缩短到25ns,从而提高了控制器的实时控制能力。 (2)基于TMS320C2xx DSP的CPU内核,保证了TMS320LF2407A DSP代码和TMS320系列DSP代码兼容。 (3)片内有高达32KB的FLASH程序存储器,高达1.5KB的数据/程序RAM ,544字双口RAM(DARAM)和2KB的单口RAM(SARAM) 。 (4)两个事件管理器模块EVA和EVB,每个包括两个16位通用定时器和8个16位的脉宽调制((PWM)通道。 (5)可扩展的外部存储器总共192K字空间:64K字程序存储器空间,4K字数据存储器空间和64K字I/0寻址空间。 (6)看门狗定时器模块(WDT)。 (7) 10位A/D转换器最小转换时间为500ns,可选择由两个事件管理器来触发两个8通道输入A/D转换器或一个16通道输入的A/D转换器。 (8)控制器局域网络(CAN)2.0B模块。 (9)串行通信接口(SCI)模块。 (10) 16位串行外设(SPI)接口模块。 (11)基于锁相环的时钟发生器。 (12)高达40个可单独编程或复用的通用输入/输出引脚(GPIO)。 (13)5个外部中断(两个电极驱动保护、复位和两个可屏蔽中断)。 (14)电源管理包括3种低功耗模式,能独立地将外设器件转入低功耗模式。 (15)具有加密功能,密钥长度64位。 系统硬件结构    系统的总体结构如图1所示,整个系统可分为心电信号采集部分和信号处理部分。信号处理部分以TMS320LF2407A为处理器,扩展了外部存储器、液晶显示、按键和串行通讯接口等。      电源是系统工作的首要条件,本系统采用5V和3.3V两种电压,系统输入电源电压为5V直流,因此需要转换,本系统采用AMS1117-3.3进行5V~3.3V电压转换,发光二极管D3为电源指示灯。电源的电路如图2所示: 心电图(ECG)采集电路通过传感器采集心电信号然后把采集的模拟信号送到TMS320LF2407A内部集成的10位A/D输入端进行A/D转换,采用 由两个事件管理器来触发一个16通道输入的A/D转换器的方式来提高转换精度以精确采集微弱的心电信号。    TMS320LF2407A 内部集成了1.5K RAM和32K FLASH,32K FLASH容量已基本够用,而内部的RAM存储空间太小,为保存大量的采样数据、运算的中间结果和提高系统的运行速度,系统增加了外部数据存储器(RAM)和外部程序存储器(RAM),分别用TMS320LF2407A的PS和DS信号进行片选。本系统采用的RAM存储器是两片 IS61LV6416-10T,它的存储容量为64K 16位。数据存取时间为10ns,能满足高速运行的需要,工作电压为3.3V,与DSP工作电压一致,无需电平转换电路。     液晶显示模块用来显示心电图,使用户在没有PC机的情况下也可以直观地观察到心电图。心电图也可以通过串口和PC机相连由PC机显示。在不用来显示心电图时,液晶可以显示系统状态和其他信息。此液晶模块内含SED1335控制器,分辨率为128 128,该模块特点是功耗低、抗干扰能力强,模块上集成了液晶显示控制器、驱动器、RAM,ROM和LCD显示器,使用时只需向模块送入相应的命令和数据即可显示所需信息。与DSP接口简单,使用方便灵活。     TMS320LF2407A是3.3V供电,液晶模块是5V电源供电,所以它们之间要通过电平转换电路连接,本系统采用SN74LV16345A来实现电平匹配。 TMS320LF2407A与液晶模块的接口如图3 所示。       TMS320LF2407A集成了一个全双工异步串口,可以实现心电模块和PC机或者其他设备的通信。但是RS232电平和TTL电平不兼容,我们使用了一片电平转换芯片MAX232,它采用+5V单电源供电,电路简单,使用方便。    为了方便设置,系统还增加了按键模块,用户可以通过按键来控制系统的一些功能,如启动和停止等。 软件设计    了解和分析心电的特征是研究心电信号检测的基础,针对心电在不同频段的特征,设计相应频段的检测算法,这是软件设计的重要任务。     心电图是由一系列的波组所构成,每个波组代表着每一个心动周期。一个波组包括P波、QRS波群、T波及U波,研究表明心电主要的波段在QRS波,R波以及 P波段。心率变异性(HVR)分析目前在临床研究中受到了普遍的重视,是分析心电异常的主要方法。心率变异性分析的对象是心电波形的RR间期,系统在对数据采样时,就对波形的R波进行定位,找到R波位置,并计算出相邻R波的间隔RR间期,然后存储。系统软件的任务就是把采集到的心电信号进行滤波,然后进行心率变异性分析,计算出RR间期,最后把最终的心电图显示在液晶屏幕上。软件的流程如图4所示。      所有程序调试结束后,用仿真器的FLASH烧写程序通过JTAG口将目标代码下载到TMS320LF2407A的FLASH中去,实现整个系统的独立运行。 结束语    本文设计了一种以TMS320LF2407A DSP为信号处理器的心电监护系统,该系统把心电信号的采集、分析和显示集成于一体,而且系统体积小、成本低、便于携带、实用性强。

    时间:2020-09-09 关键词: tms320lf2407 心电监护 DSP

  • 基于DM642DSP的视频编码优化方法

    基于DM642DSP的视频编码优化方法

    引言 当前在视频监控,视频会议,网络流媒体等方面数字视频编码成为最核心,最基本的技术手段,尤其是视频监控现已成为最为普通的安保设备之一。基于电脑硬盘为存储体的数字DVR已日渐取代模拟DVR。数字DVR的最关键技术就是视频压缩技术,而视频压缩技术又含有两大选择。首先是视频压缩采用何种算法标准,当前视频算法的国际标准有MPEG2、MPEG4、H.264,H.264以其高压缩效率,在低码率下优良的图像质量成为目前视频监控系统中首选的压缩方式。 但任何事物都有其两面性,H.264编码的高效率,优质图像是用算法的复杂性来换取的。H.264编码器的复杂性是MPEG2的4-5倍。第二个选择是用什么芯片来实现,TI公司的TMS320DM642芯片,是一款专门用作媒体处理的高速DSP,其强大的图像处理能力为在监控系统中实时实现H.264编码提供了可能。为了降低成本,还必须充分运用DM642本身的资源,使一颗DM642能处理更多路的视频,这就是高效率优化的目的,本文首先对整个视频监控的硬件平台做了介绍,后结合DM642的结构特点,提出整个编码软件的框架的安排,对于占用系统资源最多的运动估计提出基于DSP的优化方法,最后以整数DCT为例,讨论了编写汇编代码的技巧。 硬件平台的介绍 整个视频监控的硬件系统的框架如图1所示。DM642芯片为了适应数字媒体处理的需求,增加了三个可配置的视频端口(VP0,VP1,和VP2),这些视频口外设为常用的编解码设备提供了无缝接口。因而不需要外加可编程逻辑器件和FIFO就可满足系统设计的要求。 为了节省成本,提高DSP芯片的利用率,在一块板卡可以同时处理多路的音视频,压缩卡与主机间的数据吞吐量会很大,为了保证数据存储的实时性,系统采用PCI板卡,其与主机通信数据传输速率最高达528MB/s(66MHz,64bit),完全满足大容量高速实时传输系统的需求。 图1 硬件系统框架 由于每个视频口可以接收两路8/10bit的视频信号,视频信号经过SAA7144A/D转换输出为8位BT.656格式的数字视频数据。这样就能利用一颗DM642芯片处理最多6路视频输入。每个视频端口的BT.656视频采集模式采集8bit或是10bit4:2:2格式的亮度和色度信号,并将它们复用到一个数据流里,视频数据以Cb,Y,Cr,Y,Cb,Y,Cr的顺序传送,其中Cb,Y,Cr代表同一位置的亮度和色度样点,紧接着后面的Y代表下一个位置的亮度样点。数据流经解复用后亮度和色度信息分别存放到各自的Y,Cb,CrFIFO中,再经EDMA搬移到SDRAM中,以备CPU读取进行压缩编码。编码后的视频流再经PCI口存入到电脑的硬盘上,从而完成整个视频监控的流程。 编码器整体框架的安排 JM代码是很多可选的H.264标准软件之一,它关心H.264全部的功能在代码上得到体现,所有的情况都得考虑,例如帧编码,场编码都有,内存的分派没有考虑到系统的实际情况,适合用来帮助理解H.264标准,不太适合移植到DSP平台上。为了高效的组织利用DM642有限的片内资源,就得重新组织代码,包括数据结构,数据存放的位置,程序存放的位置,精简地来安排程序。 首先要考虑的是L2的配置问题,第二级L2(256kB)是一个统一的程序/数据空间,可以整体作为SRAM映射到存储空间,也可整体作为第二级cache,或者二者的比例的组合使用。因为一旦二级缓存也不命中的话,那么读取数据申请将转由EDMA来完成,CPU至少有13个cycle的延迟。所以我们总是尽量把程序和数据放在片内存储器内。但是即使全部将L2配置成SRAM也只有256kB大小,以CIF格式图像为例,待编码的一帧图像大小是148.5kB,再加上运动估计的参考图像就大大超过256kB了。所以在配置L2时,笔者选择的是SRAM224kB,L2cache32kB。首先考虑要放到SRAM的是表格,全局变量,栈数据和一些调用频繁的核心程序,如运动搜索,DCT变换,量化……而整个待编码图像和参考图像就只能放在片外存储空间了。 既然图像数据被存放到了片外存储空间中,就要涉及到数据在片内存储跟片外存储间的数据搬移,这可交由DM642强大的EDMA引擎来完成,EDMA工作时不占用CPU的周期,把CPU从繁重的搬移数据的工作中解放出来,专致于运算工作。在编码程序时,为了避免CPU等待EDMA搬完数据后才能工作,可采用乒乓结构的双缓存区,当EDMA传送数据到其中一块存储区域时,CPU对另一块存储区域进行处理。待二者都处理完毕后,乒乓区域交换。 需要通过EDMA搬移的数据有待编码的宏块,前后帧对应的参考宏块,和编码后的重构宏块(B帧不需要),这些宏块都包括亮度块和色度块。EDMA在搬大量数据时才能将它的性能发挥到极致,如果每编完一个宏块就进行一次乒乓缓存交换,那么在频繁的配置EDMA通道参数上就耗费了过多的CPU周期。有限的片内存储空间,制约着不能一次搬太多的宏块,一般一次搬7--9个宏块为宜。由于EDMA的同步信息是由CPU发出的,我们自然想到QDMA,但QDMA适用于单个的,独立的快速搬移数据,对于这种周期性的,重复性的搬移并没有优势。 为了提高EDMA的效率,可以采用EDMA链,最多开辟12个EDMA通道,让其首尾相连,这样只需触发一次CPU,可将待编码的亮度块色度块,参考帧的亮度块和色度块……一次搬完,如图2所示。在配置EDMA通道时,我们注意到频繁更换的只是EDMA的源地址和目的地址,而其它参量是不变的。由于EDMA控制器是基于RAM结构的,每个通道是通过参数表来配置的,每一个通道的参数都可以在0x01A0000h~0x01A07ffh的2KB的配置表中找到自己固定的位置,所以在更新某一通道的源地址和目的地址时,直接往配置表写上新地址就行了,而不必调用CSL库中的相应的cache函数来修改源地址和目的地址。 图2 EDMA链示意图 图3 六边形搜索算法

    时间:2020-09-09 关键词: 视频编码 dm642 DSP

  • 解析H.264视频编解码DSP实现与优化

      网络环境中的人机界面,是指系统和用户之间经由计算机进行交互和信息交换的媒介,它实现着信息的内部形式与人类可以接受形式之间的转换。   作为计算机系统的用户界面上控制输入的方法,人机界面的发展经历过以下几个阶段:   1.命令语言。在图形显示、鼠标、高速工作站等技术出现之前,现实可行的界面方式只是命令和询问方式,通信以正文形式并通过用户命令和用户对系统询问的响应来完成。这种方式使用灵活,便于用户发挥其创造性,对熟练的用户有很高的工作效率,但对一般用户来说要求高,易出错,不友善并难于学习,错误处理能力弱。   2.菜单选项。这种方式可大大缩短用户的培训时间,减少用户的击键次数,并可使用对话管理工具,错误处理能力有了显著提高。但使用起来仍然乏味,易出现菜单层次过多及菜单选项复杂的情形,必须逐级进行选择,极大地影响了交互速度。   3.面向窗口的点选界面。此类界面亦称WIMP界面,即窗口(Windows)、图标(Icons)、菜单(Menus)、指示器(PoinTIng Device)四位一体,形成桌面(Desktop)。这种方式能同时显示不同种类的信息,使用户在几个工作环境中自由切换而不丢失其中的联系,用户可通过下拉式菜单方便执行控制型和对话型任务。同时,引入图标、按钮和滚动杆技术,大大减少键盘输入,提高了交互效率。   4.自然语言。使用自然语言与应用软件进行通信,把第三代界面技术与超文本、多任务概念结合起来,使用户可同时执行多个任务。   “自然语言”是指一种自然地随文化演化的语言,如中文、英语等。而世界语则为“人造语言”,即一种由人蓄意为某些特定目的而创造的语言。自然语言是人类交流和思维的主要工具,通常所有人类使用的语言都被视为自然语言。人造语言的发展方向在于不断消除“人造”这一生硬概念,使之最大可能地趋向于自然语言。其发展标志之一即是,目前有系统开始利用多媒体技术开发新一代的用户界面。多媒体技术是专指在计算机程序中处理图形、影像、影音、声讯、动画等的计算机应用技术,这可以看作是这种“人造语言”的发展,它直接指向人机界面关系处理中“人”的因素,不断倾向于“自然语言”形态。随着文字、图形、语音的识别与输入技术的进一步发展,多媒体技术在人机界面开发领域内的进一步拓展,自然语言风格的人机界面将得以全面迅速地人性化发展。   这种语言朝人性化方向的发展,促进了人文科学观念与思想对人机界面设计的导入,突破了以往人机界面设计对于技术科学的局部或阶段性认知与思考。其主要表现为两个方面:   首先是人机工效学的深化介入。人机工效学是一门多学科的交叉学科,研究的核心问题是不同的作业中人、机器及环境三者间的协调,研究目的则是通过各学科知识的应用,来指导工作器具、工作方式和工作环境的设计和改造,使作业在效率、安全、健康、舒适等几个方面的特性得以提高,最终使工作的过程与体验成为一个包含着对象实体、环境及丰富信息的综合体。   其次,审美价值的突显。人类的审美活动过程包括了客体和主体两方面,是客体的自然界或事物(产品)与主体的审美需要、审美心境相统一的一种关系,二者的和谐程度成为评价审美价值的标准。   上述二者的综合即是“以人为尺度的设计”。既有作为自然人的尺度,又有作为社会人的尺度;既研究生理、心理、环境等对人的影响和效能,亦研究人的文化、审美、价值观念等方面的要求和变化。人的尺度的双重性,使人类的造物行为充满了挑战与乐趣,即设立尺度与极限的同时,又提供了一种无限超越物性的可能。   如此我们明确了网络环境中的人机界面设计的目标与内涵。为了进一步从方法论上认识和分析界面设计,我们将其区分为以下三类:   1.功能性界面。这一类界面主要强调设计与人造物的协调作用。包括接受物的功能信息、操纵与控制物、与生产的接口,即材料运用、科学技术的应用等等。   2.情感性界面。这一类界面注重把握深入目标对象的使用者的心理情感,即物传递感受给人,人亦从物获得一种感性认同。   3.环境性界面。这一类界面反映着外部环境因素对人的信息传递产生的影响。   网络环境中的人机界面设计是对上述三类界面的综合考虑,它们形成一种有机和系统的联系,三者呈一个自下而上的递增关系。结合软件心理学、环境因素设计法、多方参与设计法以及支持设计过程的工具和表记法等设计方法论,它为我们设计适用的网络用户界面提供了有效的指导。具体而言,可阐释如下:   1.功能性界面。   它实现的是使用性内容,由使用性牵涉到多种功能因素的分析及实现功能的技术方法与材料运用。功能性界面的设计中,每一项操作都应是对人思维逻辑的符合,便于使用者明白操作功能;而对物或对象来说则应是确定无疑的,双方信息传递的畅通性是功能性界面的核心内容。   比如说,人机界面应能对用户的决定做出及时的响应,提高对话、移动和思考的效率,最大可能地减少击键次数,缩短鼠标移动距离,避免使用户产生无所适从的感觉。保证信息显示方式与数据输入方式的协调一致,尽量减少用户输入的动作,隐藏当前状态下不可选用的命令,方便用户自选输入方式,使用户能够自由控制交互过程。   在同一界面中,所有的菜单选择、命令输入、数据显示和其他功能应保持风格的一致性。风格一致的人机界面会给人一种简洁、和谐的美感。同时,统一的字体字号、统一的色调、统一的提示用语、窗口、按钮,在统一的位置可使用户产生良好的易用感。   功能性界面更多追寻的是技术层面的实现,如微软目前在人机界面设计方面强调的目标即在于技术方面的革新。包括如何把人们非数字化的做事方式,如用笔和纸做记录等行为全部转变成数字化的方式;如何把所有内容都实现数字化,并避免再产生非数字化内容,如把电脑中的电子文档打印成为纸质文档;如何用更具移动性的人机交互设备来帮助电脑解脱键盘和鼠标的束缚等重要方面。功能性界面是情感性界面与环境性界面设计的基本前提。   2.情感性界面。   情感性界面重视网络环境中的人机界面的亲和力(web accessibility),即网络无障碍。一方面,它确保任何人都有办法取得放在网络上的媒体内容--无论人们是否遭遇了身体、心理或技术上的障碍,都不会妨碍人们接收媒介所释出的资讯。也就是让网上的内容易于取得、利用。它的核心意义在于对最大人群的兼顾,不论是视觉、听觉、行动能力与认知能力有障碍的用户,还是使用较为老旧、运算速度较慢的计算机的用户。另一方面,它对人机界面的分类细化设计进行考虑。包括为特定应用的人机界面设计:为满足某类应用问题对人机交互作用的特定限制条件和要求的用户界面设计。如:虚拟现实、智能辅导系统、信息检索、Internet/WWW、CAD/CAM、专家系统过程控制、决策支持等。总而言之,情感性界面的设计强调对用户主体的尊重,重视用户自身心理感受的自由度与舒适性。   情感性界面设计的其它内容包括:   对所有可能造成损害的动作,坚持要求用户确认,如设立提示问题“你肯定……?”等。对大多数操作应允许恢复(UNDO),对用户出错采取宽容的态度。   人机界面应该提供上下文敏感的求助系统,让用户及时获得帮助,尽量用简短的动词和动词短语提示命令。同时,用窗口分隔不同种类的信息,只显示有意义的出错信息,避免因数据过于费解造成用户烦恼。   合理划分并高效使用显示屏。仅显示与上下文有关的信息,允许用户对可视环境进行维护:如放大、缩小图像。   3.环境性界面   如果说功能性界面主要指向人的生物需求,情感性界面主要指向人的精神需求,那么,环境性界面则主要指向人的社会需求,即人渴望被其所处人文环境的认可需求。这种环境的特点具有两重性:主体首先被此环境打上烙印;同时,主体又复在此环境中验证该印记。具体而言,该意义上的环境是指人生活所处的特定时代与背景,它包括社会、政治、经济、文化、民族和历史等众多方面的综合因素。人处于该环境之中,是以社会群体而不是以个体为基础的存在。对环境所提供的物理条件与精神氛围的整体考虑,是人机界面设计中意义最为深远的部分。   环境性界面设计在此意义上关涉于符号学的研究。瑞士语言学家索绪尔认为:“符号学是研究既存在社会结构下,各种符号(sign)的科学。”符号学研究的不仅是由意符(signifier)、意旨(signified)所组成的单一符号,而更是探究隐藏在符号之后的“文化”脉络。“文化”不单是某个民族精神与物质文明的总称,而被视为一种可解析的“语言”;或者说是包含着操纵某一社群团体的种种“论述”(discourse)。   符号可区分为三种:① 图像符号(ICON)。通过模拟对象或与对象的相似而构成的。人们对它具有直觉的感知,通过形象的相似即可辨认出来。② 指示符号(INDEX)。与所指涉的对象之间具有因果或是时空上的关联。③ 象征符号(SYMBOL)。与所指涉的对象以及有关意义的获得,是由长时间多个人的感受所产生的联想集合而来,即社会习俗。   因此,建立在符号学基础上的环境性界面的设计要素变得明朗起来。即于网络环境中的人机界面设计,运用特定的视觉语汇来对所处“环境”加以表现与描绘,为用户制造一种社会心理认同。环境性界面设计的实质是对于社会实际生活文化的一种扩充与网络延伸。

    时间:2020-09-09 关键词: h264 视频编码 DSP

  • 短波电台无线数据传输网络的组建

    短波电台无线数据传输网络的组建

    无线电短波是指波长为10~100 m的电磁波,其频率为3~30 MHz。利用短波信道进行数据通信,具有传输距离远、受地形限制较小、不易遭受人为破坏等优点,有着广阔的应用前景。文章在对短波信道的特性进行分析的基础上,通过对短波通信的主要工具短波电台进行改进,提出了一种方案,用于组建一个一点对多点的星型拓扑结构无线网络,进行远距离数据传输,并根据此方案设计了基于DSP芯片的系统软、硬件。通过实验测试,该系统实现了组网的功能。   1 组网方案   在设计组网方案时需要对短波电台进行改进,为了不影响电台原有的内部硬件结构和功能,本文方案设计了与短波电台的音频输入输出口相接口的硬件,在发送端先对数字信号做音频调制,再由电台进行二次调制到短波频段上发送,在接收端经过短波解调和音频解调得到数字信号。这种改进方法适用于大多数具有语音通信功能的电台,易于移植,具有良好的经济性和通用性。   采用了时分多址(TDMA)的方式,在某一时刻只有一个用户发送信号,以获得较好的信噪比性能。在短波通信中产生的多径时延,限制通报的码元速率一般在200 b/s以下,本方案设置码元速率为100 b/s。   选择多进制频率键控(MFSK)的音频调制方式,这种方式适合于在缺乏相位稳定性的信道及衰落信道上进行数据传输,而且充分利用了传输带宽,提高了传输速率。在接收端使用非相干解调和平方率检波的方法对MFSK信号进行解调[1],这种方法不需要估计载波的相位,大大降低了系统的复杂度。   发送端在发送MFSK信号之前插入时域位同步导频,用来帮助接收端获取抽样判决的位同步信息。本方案利用了m序列的自相关函数近似于冲击函数的特性,使用与码元等周期的m序列音频调制信号作为位同步导频。接收端在进行导频检测时,先对采样得到的信号进行顺序移位,再与本地序列做相关,在一个码元周期内,找到最大的相关结果与对应的时刻,认为此时刻为码元结束的时刻,并由此获得位同步信息。   2 系统硬件设计   2.1 系统硬件总体结构   系统硬件以DSP芯片为核心,对信号主要进行数字处理,把固定的硬件结构和灵活的软件算法相结合,只通过修改软件就可以实现方案的改进和系统的升级,灵活简单、方便易行。系统使用TI公司生产的DSP芯片TMS320VC5402(简称C5402),是一款低功耗、高性价比的16 b字长定点DSP芯片,运算速率可达100MI/s,具有高度灵活的可操作性和高速的处理能力,在实时嵌入语音通信等方面得到了广泛的应用。   系统硬件结构如图1所示。主要包括4个模块:DSP模块、电源模块、模拟接口模块和异步串行接口及EPROM模块。DSP模块用来完成数字信号处理算法;电源模块利用了电台提供的12 V直流电压,经过两级电源转换,产生稳定的3.3 V和1.8 V的电压输出,分别提供给C5402作为I/O电源和内核电源,同 时5 V的直流电压也给电路板上的其他芯片供电;模拟接口模块和电台音频口连接,用来采样音频输出信号和产生音频模拟输入信号,控制电台音频输入输出转换键控信号PTT;异步串行接口及EPROM模块完成与信息录入设备通信,以及保存程序代码并在复位时自行加载。     2.2 模拟接口模块设计   系统硬件采用了10 b并行A/D转换器TLV1571,该芯片的采样率最高可达1.25 MS/s,功耗极低,具有2个软件可配置的控制寄存器,由触发信号控制所有的采样、转换和数据输出,接口和控制简单,采用了双路8 b并行D/A转换器TLC7528,该芯片设计成具有单独的片内数据锁存器,VDD=5 V时的建立时间为100 ns,传输延时为80 ns,并且可用工作位电压方式,数据锁存与数模转换同样由触发信号完全控制。他们与C5402的连接如图2所示。     该模块通过地址译码把TLV1571和TLC7528分别映射到I/O空间的0x0002和0x0001,保证在C5402访问数据总线时只有一个芯片处于选通状态。在程序开始时要对TLV1571的工作方式进行初始化,通过写入控制字0x00C0和0x0100,把他配置成使用内部时钟、软件启动采样、二进制输出的模式[2]。C5402将串口引脚FSX0设置为通用输出引脚,控制TLV1571的读信号。在每次定时中断中产生相应的触发信号启动D/A和A/D转换,通过改变定时中断的频率就可以灵活地更改采样率和D/A转换频率。   2.3 异步串行接口及EPROM模块设计   异步串行接口及EPROM模块与C5402的连接如图3所示。   本方案利用了C5402的缓冲串口McBSP0的2个引脚:BDR0和BDX0作为通用的输入和输出引脚,用来模拟异步串口,采用 MAX232芯片将C5402输出的TTL电平转换为符合RC232标准的电平,可以与遵循该标准的器件进行通信。EPROM芯片采用了 AT29C512,其存储容量为64 k&TImes;8 b,用来存储程序代码和完成自举加载。

    时间:2020-09-09 关键词: 无线数据传输 c5402 短波电台 DSP

  • 基于DSP的OFDM系统设计

    基于DSP的OFDM系统设计

      1、引言   信息化已经成为社会发展的大趋势。信息化是以数字化为背景的,而DSP技术则是数字化最重要的基本技术之一。DSP处理器是专门设计用来进行高速数字信号处理的微处理器。与许多通用的CPU和微控制器(MCU)相比,DSP处理器在结构上采用了许多的专门技术和措施来提高处理速度。DSP处理器与通用微处理器不同,它没有采用将程序代码和数据公用一个公共的存储空间和单一的地址与数据总线的冯诺依曼结构(Von Neumann Architecture),而是毫无例外的将程序代码和数据的存储空间分开,各有自己的地址与数据总线,即所谓的哈佛结构(Harvard Architecture),增大了处理器的数据交换能力。   OFDM(正交频分复用),是直接利用离散傅里叶变换(DFT),实现的一种多载波调制技术,它采用并行传输,将所传送的高速数据分解并调制到多个相互交叠并且正交的子信道中,使得每个子通道的码元宽度大于扩展延时,若在码元之间增加一定长度的保护间隔,则多径传输引起的码间串扰基本被消除。OFDM的上述特点使其特别适于在存在多径传播和有多普勒频移的移动无线传输信道中传输高速数据。目前应用于电力线通信,数字声广播(DAB)和欧洲高清晰度电视传输标准(DVB-T), 无线局域网(WLAN)等业务中。   论文在TMS320C5509DSP上根据系统的总体框图,实现OFDM基带系统的设计,并给出了具体的性能指标。   2、OFDM系统的设计实现   2.1 实现系统的任务流程图   系统每帧可以传送56bits的有效信息,数据的传输速率将达到100kbit/s,并且为了减小传输过程中的信道的不理想,用了BSPK对信源进行编码映射,在传输过程中,传输的是时域的信号,但是实际有用的是这些时域信号的频谱,这些信号在时域中是无规则的随机信号,但在其频谱上的各个子载波携带着需传输的信息。现工作框图如图1:     图1.   系统的任务框图   整个系统由DSP和FPGA、D/A、A/D以及一些其他的硬件共同完成。任务流程是由DSP接受由串/并转换过后的并行数据,在DSP内进行BPSK信源编码,将0和1分别映射为0xbffd 和0x3fff两个十六进制的数,再送入IFFT单元将数据变到时域进行处理,然后把数据加上循环前缀,串行送给FPGA进行处理,由FPGA将数据发送给接收板。接收板上由FPGA接到数据进行一系列处理后,将数据又串行传给接收板的DSP。在接收板的DSP上将接受到的数据移走循环前缀,送入FFT单元将数据还原到频域,然后以0为门限进行判决,映射后得到最早的原始数据。   2.1  任务流程详解   原始数据每帧携带56bit的二进制信息(即只有0和1两种取值),在框图中D/A和A/D部分都是由专门的硬件来完成,项目选用的是ADS828e,和DAC902u。   发送部分:   信源编码部分我们采用的是BPSK,为的是进一步增大信号间的欧式距离,通过计算,我们决定选用0xbffd 和0x3fff两个16进制的数来分别代表0和1。由于FFT变换要求数据是2N个数据,所以将数据插入若干个零来补足。具体做法是,将映射后的第28个数据位置开始插入7个零。由于零频时不能有信号(为了无直流分量),在帧的开始不传信息,将第一个数插入零(不是0xbffd),把56个数变为64个数,在接收板上将把同样位置的16个数去掉。   将编码映射后的16位数进行64点的IFFT,把数据由频域变换到时域,等候下一步处理。   在OFDM系统中,为了防止多径延迟,必须加上循环前缀,而这些循环前缀又不能破坏子信道间的正交性,于是将最后16位数提到前面来形成80个数。具体做法是,在IFFT完成后,要加上循环前缀才能将数据发送给FPGA,将数据的最后16位复制到数据开头(原来的16个数不动),把数据变为80个,送给串口发送给FPGA。    在FPGA上进行FIR滤波,和一系列处理后,发送板的任务完成,接下来就将数据送给接收板。   接收部分:   由接收板上的FPGA接收到发送板送来的数据,经过一系列处理后将数据串行送给DSP等待进一步处理。   接收板的DSP接收到FPGA发过来的80个串行数据后,先将循环前缀去掉,即去掉前16位数,将80位的数据变为64位,交给下一步处理。   在把数据变回为64位后,将数据进行FFT变换,由时域变回频域,交由下一步处理。   在进行判决之前,先要把插入的16个数去掉,将64位数变为56位,然后进行判决,BPSK有一个好处就是判决时可以直接以零为门限。经过判决后,将数据还原成原来的初试值。   综上所述,在DSP部分,共有10项任务,   发送端   1.BPSK编码和插入数据(数据个数由56变为64个)   2.作N=64的IFFT变换,将频域的数据变到时域。   3.加入循环前缀(数据个数由64个变为80个),防止多径延迟。   4.通过DMA将数据送到Mcbsp发给FPGA。   接收端   5.由Mcbsp接到数据通过DMA存入数据空间(此时数据应该与第四步结束时相同)。   6.去掉循环前缀(数据个数又由80个变为64个,此时数据应该与第三步结束时相同)   7.作64点FFT变换(此时结果应该与第一步结束时相同)   8.去掉插入的数据,反映射(数据个数由64个变为56个,此时结果应该与第一步开始时相同)并解码。

    时间:2020-09-09 关键词: ofdm DSP

  • 基于DSP的低频感应通信系统设计

      11月15日消息,知情人士透露,TD-LTE将于明年进入下一阶段的更大规模技术试验阶段,目前试验方案仍没确定,但总体的原则是明年初开始新一轮测试,不增加参与测试的城市数量,仍为6个,但每个参与城市的TD-LTE基站数将大为增加。   据悉,今年11月底要完成TD-LTE规模技术试验,然后进行验收,不过,由于少数系统设备厂商进度较慢,导致一些城市规划的TD-LTE试验网没有开建,实际建成率只有原计划的80%多。但即便如此,测试的效果仍然是令人满意的。按照中国移动董事长王建宙的说法,“尽管规模测试的结果还没出来,但实际上技术已经没问题了”。   自2008年开始,我国的TD-LTE测试验证分为概念验证、研发技术试验、规模技术试验三个阶段。按照计划,明年1月初或者2月春节以后,就要开始新一轮的规模测试,据悉,下一阶段测试城市仍为上海、杭州、南京、广州、深圳、厦门六个城市,但每个城市的测试规模将加大,基站的数量、部署范围都将大大增加。

    时间:2020-09-09 关键词: 感应通信 低频通信 DSP

  • 基于高精度Σ-ΔADC和DSP的广播级数字音频延时器

      随着世界人口的不断飙升,老龄化问题日益严重,全球范围内医疗诊断及护理设备的需求持续上升,尤其是对计算机断层扫描仪、磁共振仪、高档超声波诊断仪器等高端医疗电子产品需求的快速增长,有力带动了全球医疗电子市场规模的扩大。然而目前的医疗设备大多较为笨重,且价格昂贵,能耗巨大,不能很好地满足医护人员的需求。因此,医疗电子市场对外形小巧、能源效率较高以及极具成本效益的医疗诊断设备的需求显得尤为迫切。   超声波系统的设计挑战   便携式超声波系统是医院、诊所、救护车及偏远地区救护站的常备医疗设备。作为便携医疗设备应用广泛的一个市场,便携式超声波系统的同样面临着小型化、低功耗的设计挑战,使用者期望在满足便携尺寸和运行时间要求的同时维持可接受的图像质量。这就要求设计者尽量降低能耗,但同时必须确保设备运行时电池自始至终都能提供充足的供电,以确保影像分辨率,保证设备在现场操作时也能发挥卓越性能。   “美国国家半导体的高能效模拟技术使上述期望成为可能。”美国国家半导体亚太区市场总监吴渭强先生表示,“创新的PowerWise设计可以确保电池能够支持设备长时间运行;同时,连续时间Sigma-delta模拟/数字转换器技术及数字可变增益放大技术可以提高影像分辨率。此外,美国国家半导体先进的芯片封装工艺使得芯片具有更低噪声、更小的体积。”采用了美国国家半导体模拟子系统方案的便携式超声波系统可以实现高分辨率影像,发挥媲美大型仪器的性能,确保医生作出准确诊断,更有助于减小方案体积,降低功耗和系统成本,极具竞争优势。   完美超声波系统解决方案   美国国家半导体推出业界首款专为便携式超声波系统而设计的8通道超声波发射/接收芯片组。这款PowerWise芯片组的创新电路架构可以帮助工程师设计电池寿命更长、且影像分辨率可媲美大型超声波扫描机的便携式超声波系统。   该款8通道发射/接收芯片组由4颗芯片组成,芯片间协同工作令芯片组实现无与伦比的超高性能及效率。它内置一切超声波系统必要的电路,其中包括接收系统模拟前端电路(AFE)、发射/接收系统开关、发射系统脉冲发生器及可配置发射系统波束成形器。其高度集成的特性令系统设计师可以利用该芯片组来开发小巧轻盈、影像更清晰、更易据此作出准确诊断的128通道便携式超声波系统。   芯片组的模拟前端电路采用非常独特的架构,不但能确保出众的影像质量,还可将B模式的功耗尽量降低,甚至比最接近的竞争对手还低10%。这颗模拟前端电路还内置业界最高分辨率的数字可变增益放大器(DVGA)及低功耗的连续时间Sigma-delta (CTSD) 模拟/数字转换器(ADC)。此外,数字可变增益放大器还具有多个传统模拟可变增益放大器所没有的优点,例如,各通道之间可以更好地校准并具有更好的信号频谱性能。连续时间Sigma-deltaADC本身还有砖墙式混叠信号滤除功能。美国国家半导体为该模拟前端电路提供功能齐全的演示系统和评估套件,帮助系统开发商缩短开发周期,节省开发成本。   吴先生表示,这款凝聚了美国国家半导体公司高能效模拟技术和创新PowerWise设计的8通道超声波发射/接收芯片组的面世,必将改善传统的便携超声诊断设备成像效果劣于大型诊断设备的局面,为广大涉足医疗电子设备的系统开发商开拓展新的领域。

    时间:2020-09-08 关键词: adc 延时器 DSP

  • 达芬奇技术解读

      前言   数字视频技术无疑将重塑整个电子行业的面貌。当然,数字视频技术也正在使我们的视频体验、传输以及交互方式发生着深刻的变化。 其已开始进入我们的汽车、计算机、移动电话以及网络。不过,带来高品质的娱乐享受仅是精彩刚刚开始!   过去,工程师们在实施数字视频时选择非常有限。硬连线以及基于ASIC的方案总是限制着器件的前途及功能,并且也限制它们的自适应性。虽然专用器件的灵活性稍高于ASIC,但是,面对日新月异的多媒体标准与应用,它们的效用仍然很有限。可编程平台虽然是延长产品使用寿命的最灵活的方法,但是,为了打入数字视频技术市场,它们往往需要巨额的软件开发投资。   将数字视频嵌入式应用中的首要难题是:实现视频的复杂性要远远超过简单的图象与音频压缩和解压缩。 数字视频可以采用形形色色的形式与格式, 开发人员需要支持繁杂的配置和各种不同的方面,如:不同的分辨率/显示器尺寸、不同的比特率、实时问题乃至视频源的可靠性等(例如,来自硬盘驱动器的视频流与来自无线通信链路的视频流的区别)。即使是那些看似简单明了的任务--如高效管理音频/视频同步以及在IP网络上实现可靠的视频传输,仍然会让开发人员伤透脑筋。虽然有些器件让众多应用开发人员大喜过望,但是他们不得不支持多种标准,其中包括那些必须着手指定的新标准。为了一窥这种灵活性的重要性,只需想一想H.264视频CODEC的迅速部署和广泛普及。   横亘在许多工程师面前的主要障碍是缺少具有性能足够多、成本足够低、灵活性足够高、唾手可得的数字视频开发平台。对于希望在新型应用中集成视频的工程师们来说,必须使用低成本的现成视频子系统来降低视频设计的复杂性。   而利用德州仪器(TI)的达芬奇(DaVinci)技术一切难题皆可迎刃而解!   什么是达芬奇技术   达芬奇技术是一种数字图像、视频、语音、音频信号处理的新平台,一经推出,就受到热烈的欢迎,以其为基础的应用开发层出不穷。该技术是一种内涵丰富的综合体,包含达芬奇处理器、软件、开发环境、算法库和其他技术支持等。正因为涉及的技术面广,因此有比较高的技术门槛。   成功实现数字视频需要四大要素的最新进步,即:处理器、开发工具、软件以及系统专业技术。由于能够在集成这四种要素的平台中实现数字视频、音频、语音与话音技术,因此达芬奇技术可以为数字视频的当前变革打下基础。   达芬奇技术充分利用了TI 25年的数字信号处理与集成电路专业技术来提供片上系统(SoC),这种系统针对灵活的数字视频实施而进行了精心优化,拥有业界领先的性能并集成了可编程数字信号处理器(DSP)内核、ARM处理器以及视频加速协处理器。凭借高效的处理能力、存储器、I/O带宽、平衡的内部互连以及专用外设组合,基于达芬奇技术的SoC能够以最低的成本为视频应用提供理想的核心动力。   处理器自身只能用作数字视频解决方案的基础。管理数字视频系统的所有组件是极其复杂的工程难题。对于许多应用来说,数字视频只是更为庞杂的系统的众多组件之一。工程师随意地在自视为基础技术方面投入大把时间和资金的好日子已经一去不复返了。   为了真正意义上地让开发人员克服最初的障碍并且加快产品上市进程,仅仅开发实施数字视频的基础芯片和软件已经远远不够。 开发人员不仅需要处理器, 他们还需要能够直接投入生产的理想代码。换句话说,为了满足其应用的特定需求,开发人员还需要已经集成到可配置或轻松编程的数字视频子系统上的硬件和软件。   正像汇编语言和C语言的过渡使开发人员能够全力开发更高级功能性那样,达芬奇技术使开发人员能够摆脱数字视频的具体技术细节。现在,开发人员不再需要了解其视频应用中实施具体CODEC引擎(如:MPEG-2,H.263,WMA9)的细节。利用允许开发人员无需修改上层应用代码即可以使用理想CODEC的API,我们可以显著简化视频CODEC处理的具体低层次细节。   摆脱CODEC的困扰是数字视频广泛普及的重要一步。当开发人员可以立足于以前开发的功能性,创新就已经来到他们眼前。例如,在过去开发电子器件时,即使是最基本的功能,工程师们也需要进行栅级布局。许多年来,TI等公司始终致力于在硅芯片中集成功能,为超越自身功能期望的器件打下了基础,同时也降低了实现预期目标所所需要的工程量。例如,由于提供了显著加快信号处理任务的计算引擎,DSP的问世已经推动了数十载的技术创新。   利用达芬奇技术,TI可再度实现全新的创新水平。正是DSP的问世带来了计算加速,因此达芬奇技术会以TI的DSP为基础来提供应用加速,开发人员不再需要了解各种音频、视频、影像以及语音CODEC背后的机制。   对于那些希望依靠DSP这棵大树的开发人员来说,机会仍然存在。但是,达芬奇已经使它成为备选,而非必备。通过提供可随时投产的软件,如硬件驱动器、人工优化的CODEC、以及用于管理网络中音频/视频同步和数据流的应用代码,达芬奇技术使开发人员无需了解如何编程DSP即可实现一流的视频功能。   利用达芬奇技术进行开方式的平台开发   数字视频系统的复杂性主要归因于开发人员必须创建和管理的众多组件。为众多组件编写代码并且管理其间的交互将大大增加集成一套完整系统的难度。   达芬奇技术通过提供开放式平台来降低系统复杂性,在该平台之上,TI及其第三方合作伙伴已经开发和集成了构成数字视频系统所需要的各种组件。并且他们还集成了使任何工程师都能够实现数字视频创新所需的软硬件。   开放式平台的效力是勿庸置疑的。例如,PC市场的开放式开发平台已经引发了预演愈烈的创新应用的爆炸性增长。TI的OMAP平台环境已经将移动电话应用开发提升到了一个新的高度 - 通过集成软硬件,使软件开发商仍然能够利用现有的系统,并集中精力开拓新市场及新的收入来源,如开发文本信息传输、铃声下载以及手机中的其他高级应用等。   达芬奇技术将OMAP环境概念融入了广泛的数字视频应用中。在芯片级,TI在视频产品方面积累的专业技能以及历史经验使其能够开发出高度优化的协处理器和开发工具,以扩展其基于芯片的DSP技术能力。不过,开发人员无需费心如何针对自己的基本创新进行编程和优化代码的细节问题。达芬奇技术通过更加简单易用的标准API组合来实现对这些创新的利用 - 这些API允许轻松利用可随时投产的编解码器,从而使开发人员能够将精力集中到开发可最大化附加值的产品上来。   达芬奇技术提供的开放式开发平台同时也扩展了应用程序。达芬奇软件初始将支持Linux,将来会陆续支持其他操作系统。Linux支持的内容包括外设驱动器、实时应用管理、应用级API以及可随时投产的代码。针对视频而精心优化的、基于集成的DSP、专用型开发工具、调谐驱动器、CODEC以及系统级应用代码的整体组合使开发人员能够实现完整而复杂的数字视频系统,仅需少量函数调用即可提供编解码功能。   世界在变,而数字视频现成的可用性一定会实现和激发我们闻所未闻的新应用。不过,只有工程师潜心于开拓使用现有技术的新思路而无需烦劳做那些无用的重复开发,创新才会成为可能。达芬奇技术已经实现了数字视频背后的复杂细节,工程师们所要做的就是轻松地为消费市场带来低成本的数字视频。

    时间:2020-09-08 关键词: 达芬奇技术 数字视频 DSP

  • 双端口RAM在ARM与DSP通信系统中的应用[图]

    双端口RAM在ARM与DSP通信系统中的应用[图]

      后PC 时代,由于网络技术和集成电路技术的迅速发展,利用嵌入式系统进行数字信号处理与传输成为可能。在ARM 和DSP 构成的双处理器系统中,嵌入式作为主设备,主要完成数据处理、存储与网络传输工作,而DSP 作为从设备需要负责复杂的算法实现。   在此高速数据采集和处理系统中,随着采样数据量的增大和处理任务的增加,对数据的传送要求越来越高,如果在两个系统端口之间没有能够高速传送数据的接口,将会造成数据传送的阻塞,严重影响系统的实时性与处理数据的能力,因此此系统设计的重点之一是主从设备之间的数据通信。本文介绍用双端口RAMIDT70261 完成TMS320C6211DSP 与嵌入式ARM920T之间的数据通信。   1 IDT70261双端口RAM功能简介   IDT70261 是美国IDT 公司生产的高速16K&TImes;16 的双端口SRAM,其典型功耗为750mW,它具有两个等级的存取时间:商业级有 15/20/25/35/55 ns (max),工业级有20/25/35/55ns (max)。双端口RAM 有两个完全独立的端口,它们各自有一套相应的数据总线、地址总线和控制总线,允许两个控制器单独或异步的读写其中任意一个存储单元。两个端口具有同样的对双端口RAM 的读写操作能力,但是当两个端口同时对同一地址进行读写操作时,会因为数据的冲突而造成存储或读取的错误。对同一存储单元的操作存在以下四种情况:   (1) 两个端口不同时对同一地址单元进行读写数据。   (2) 两个端口同时对同一地址单元进行读出数据。   (3) 两个端口同时对同一地址单元进行写入数据。   (4) 两个端口同时对一个地址单元,一个写入数据,另一个读出数据。   前两种情况不会造成对双端口RAM的读写错误,第三种情况会造成写入数据的错误,第四种情况会造成读出错误。为了避免对双端口RAM 造成读写错误,IDT70261 有以下几种仲裁控制方法。   1.1 遇忙逻辑控制   当双端口同时对同一地址单元进行控制时,IDT70261 提供一种/BUSY 控制机制。双端口不对同一地址单元进行控制时,两个端口的/BUSY 引脚都为高,左右两个端口均可正常访问存储空间。当两个端口对同一地址单元进行存取时,一个端口的/BUSY 引脚为高(允许对存储空间的读写操作),另一个端口的引脚为低(禁止对存储空间的读写操作),哪一个请求信号在前,其端口引脚为高,另一个为低。两个端口请求读写的时间差最小为5ns,当时间小于5ns 时,系统会自动允许一个引脚读写,屏蔽另外一个引脚,防止出现对同一地址单元的读写错误。   1.2 中断控制机制   IDT70261 具有中断输出功能,中断工作时,双端口RAM 的两个最高地址单元3FFE、3FFF 作为“邮箱”来传递相应的命令。当中断功能不使用时,3FFE、3FFF两个单元作为正常的存储单元使用。下面介绍中断工作原理。   左端口写地址单元3FFF,/INTR 变为有效(低电平),向右端口发送中断请求,右端口响应中断请求后,可向3FFF 地址单元执行一次读操作,清除中断标志(/INTR 变为高电平)。同理,右端口写地址单元3FFE,/INTL 变为有效(低电平),向左端口发送中断请求,左端口响应中断请求后,可向3FFE 地址单元执行一次读操作,清除中断标志(/INTL 变为高电平)。   1.3 令牌传递原理   IDT70261 内部有8 个独立于双端口RAM 的逻辑锁存单元,用来标明共享的双端口RAM 是否正在使用。在此工作模式下,/SEM 用作锁存器的“片选”信号,地址线A2~A0 用来寻址8 个标志锁存器,数据线D0用来标志锁存器的状态。   端口向锁存器写入0 表示申请控制权,写入1 表示放弃使用权。当左端口要使用双端口RAM 时,先写入0 到标志锁存器,然后读出标志锁存器的状态,若读出的值为0,则左端口获得该存储单元的使用权;若读出的值为1,表明右端口正在使用该存储单元。   此时,左端口要么循环检测锁存器状态,直到右端口使用结束,要么向锁存器写入1,撤销请求。同理,若右端口使用双端口RAM 时,仍按照上述步骤进行操作[1,2]。   2 基于IDT70261的接口电路   本系统为视频数据采集处理系统,当摄像头采集后的数据经DSP 压缩编码后输入到双端口RAM 芯片中,ARM 处理器接收到数据请求后,接收图像数据,对数据进行存储和传输工作,最终将图像经过解码显示在终端PC 机上。   基于IDT70261 的接口电路图如图1 所示,此系统采用中断控制机制,双端口RAM 的一些功能引脚并不需要全部使用。双端口RAM 的左端是ARM920T芯片,右端是TMS320C6211 DSP 芯片。双端口RAM两个独立的数据线D0L-D15L 和D0R-D15R 分别与ARM920 芯片和DSP 芯片连接,地址线A0L-A13L 和A0R-A13R 也分别与上述两芯片连接。/CE 为芯片使能引脚,R/W 为读写控制引脚,/OE 为输出使能引脚,/INT 为中断标志引脚,/BUSY 为遇忙控制引脚,其连接电路如图1 所示。      图1 接口电路   3 数据通信的软件实现   本系统采用中断控制方式来实现对双端口RAM的读写操作。DSP 主要负责图像数据压缩工作,压缩后的数据传送给双端口RAM.传送数据时,DSP 向信令字单元3FFF 写入‘55H’,在ARM 方产生中断后,ARM 读信令字单元3FFF,如果是‘55H’,说明数据正在传输,读完数据后,向信令字单元3FFE 写入‘AAH’,代表读完数据。DSP 接收到中断后,读信令字单元3FFEH,如果为‘AAH’,表示传输数据成功。   ARM完成整个系统的实时控制,对双端口RAM的图像数据进行读取然后经过网络传递给PC 机,因此需要驱动程序来实现双端口RAM与ARM之间的数据通信。驱动程序是应用程序与硬件之间的接口,用户可以通过驱动程序来间接的实现对硬件的读写控制操作。双端口RAM 的驱动程序主要任务是读双端口RAM 数据到用户空间、把用户空间命令写入双端口RAM 相应地址以及相应双端口RAM 产生的中断。在驱动程序中,最主要的结构便是file_operaTIon,在里面包含了对文件的打开、关闭、读写和其他控制函数,file_operaTIon 结构如下:      在使用设备之前需要对设备进行初始化,包括配置ARM 接口寄存器、注册设备、申请中断和分配虚拟地址空间等。配置寄存器和注册申请工作在加载模块时实现,分配资源工作在dualram_open 函数内实现。   配置接口寄存器,AT91RM9200 具有一个EBI 接口,可以方便的连接各种存储设备,可以使用EBI 接口中的SMC 来控制读写,由CS4 接口来控制双端口RAM 的使能信号,通过向相应寄存器内写入控制字来实现ARM 对双端口RAM 的端口初始化工作。   在初始化函数init_dualram 中,用register_chrdev将双端口RAM 注册为一个字符型设备,用request_irq为设备申请相应的中断资源,函数如下:   myirq=request_irq(AT91RM_IRQ1,dualport_inter,SA_INTERRUPT,“dualram”,NULL)   在装载驱动时进行注册和申请,在卸载模块时必须进行注销,即在dualram_exit 内执行unregister_chrdev 和free_irq 来释放资源。   Linux 无法直接访问某一物理地址空间,必须通过虚拟地址空间的映射机制来完成访问。映射工作在dualram_open 函数内完成,因此每次打开设备都会完成此工作。所要用到的地址资源和数据结构定义如下:   #define dualram_base_addr 0x60000000   #define dualram_size ox3fff   u16 *remaddr   通过使用函数remaddr = ioremap (dualram_base_addr ,dualram_size);进行虚拟地址映射,此后就可以使用remaddr 来完成对实际双端口RAM 空间的访问了。   为了有效的提高数据传输效率,驱动程序与应用程序之间采用异步通知的机制,这样上层应用程序便可以知道RAM 中的数据量是否达到阈值,而不用采用轮询的方式,占用处理器资源。异步通知机制分三步完成,首先需要让内核知道驱动程序与哪个进程通信,当进程使用系统函数fcntl 执行F_SETOWN 命令时,设备文件拥有者(owner)的ID 号会被记录在flip-》f_owner 中,此时内核知道了与驱动进行通信的进程,然后应用程序调用fcntl 的F_SETFL 命令来激活异步通知机制,这样新数据到达时输入文件便可发送一个SIGIO 信号到flip-》f_owner 中指定的进程。   图像数据到达后,Linux 内的应用程序完成对数据的读写操作,写操作函数为:dualram_write,就是利用copy_from_user 把用户空间的数据写入到双端口RAM中,读操作函数:dualram_read,就是利用copy_to_user把双端口RAM 中的数据读入到用户空间中[5,7]。   4 测试结果   视频监控系统的测试环境是ARM 920T 与TMS320C6211 通过网络与PC 互连构成一个简单的局域网。通过网络抓包软件可以统计网络的数据流量,通过CCS 分析工具分析系统的实时性。系统的量化阶距越高,图像的压缩比率越大,所获得的图像质量越差,本系统设置的量化阶距设置为75.经测试本系统的主要参数如下:图像的压缩格式为JPEG,分辨率为BMP(240&TImes;160),最大编码速度为15 帧/秒,数据流量为50-200kbps,网络采用UDP/IP 协议,网络接口为RJ-45 100Mbps.   5 结语   本文结合了嵌入式图像数据采集系统的设计,介绍了通过双端口RAM 实现ARM920T 与 TMS320C6211 DSP 之间的通信。利用双端口RAM 的强大功能可以实现各种形式的处理器之间的高速数据通信。在信号处理领域和高速数据采集中,利用双端口RAM的几种不同仲裁机制,可以完成不同的数据传送要求。   用它构成的接口电路具有传送速率高、实时性好、可靠性高、电路简单等优点。

    时间:2020-09-08 关键词: 通信系统 ARM RAM DSP

  • CEVA和NXP合作提供基于CEVA-TeakLite-4 DSP的高清语音方案

      全球领先的硅产品知识产权(SIP)平台解决方案和数字信号处理器(DSP)内核授权厂商CEVA公司和世界领先的移动多媒体软件供应商NXP Software公司宣布,两家企业将合作提供适用于智能手机市场的增强型高清 (enhanced HD) 语音处理解决方案。这款方案集成了NXP Software市场领先的LifeVibes VoiceExperience软件和包括CEVA-TeakLite-4的CEVA-TeakLite系列DSP内核。   通过这项合作,NXP Software优化了其业界领先的speakerphone和多麦克风噪声抑制、回声消除和语音质量技术,并将其移植到世界上最受欢迎DSP平台上,迄今为止,该平台已在20多亿部设备中助力音频/语音处理功能。这款经过充分优化的解决方案在 CEVA-TeakLite-III DSP上运行,目前已获一家主要手机OEM厂商部署于其智能手机产品系列。   对于数以十计采用广泛部署的CEVA-TeakLite DSP系列在移动设备SoC中进行音频和语音处理的CEVA客户而言,采用针对CEVA内核的NXP Software的VoiceExperience实施方案,能够轻易在其现有的设计中加入高清品质的语音处理技术。对于CEVA-TeakLite-III和CEVA-TeakLite-4 DSP获授权者而言,VoiceExperience算法能够进一步利用低功耗的原生32位高性能语音能力,提供更好的语音清晰度并延长电池使用寿命。   NXP Software市场推广和销售总监Nicolas Sauvage称:“如今,通过结合高级硬件技术和软件技术,包括语音预处理和新型多麦克风配置,以减少背景噪声和改善语音清晰度,从而提高智能手机的语音质量,已经成为了一种明显的趋势。CEVA-TeakLite-4 DSP为这些严苛应用提供了出色的性能,使客户能够从VoiceExperience软件包中获得最大益处,同时降低功耗。”   CEVA市场营销副总裁Eran Briman称:“我们非常高兴与世界知名的先进语音应用程序提供商NXP Software合作。我们的CEVA-TeakLite DSP系列已经成为了先进音频和语音SoC解决方案的业界标准,部分原因归功于为此类先进音频和语音应用提供支持的庞大而稳健的合作伙伴生态系统。借着推出专为最新的CEVA-TeakLite-4 DSP而优化的LifeVibes VoiceExperience软件,我们显著增强了现今产品开发商可利用的高清语音处理能力。”   LifeVibes产品已经部署于超过10亿部设备,帮助客户加快设备的上市速度,具备可量测的卓越品质,并且提供全球范围的广泛支持。VoiceExperience可以在电话网络和Skype及Google Talk等基于IP的应用中实现自然、舒适的通信能力。LifeVibes能够改善通话的清晰度,消除回声和失真,并且最大限度地降低稳态和非稳态背景噪声(比如交通或人群噪声)。VoiceExperience将同一引擎用于语音通话、视频电话和VoIP通话,并且兼容高清语音。其高清语音兼容性确保语音听起来清晰自然,并改善了所有类型电话和移动设备的通话可理解性。   CEVA-TeakLite DSP系列是半导体工业历史上最成功的可授权DSP系列,付运芯片量超过25亿,拥有100多个获授权厂商和25个活跃的生态系统合作伙伴,可提供超过100种音频和语音编解码器和增强应用程序。   关于NXP Software   NXP Software是全球领先的移动多媒体软件供应商,专注于开发创新性解决方案和应用,帮助服务提供商和设备制造商提供出色的媒体体验。通过LifeVibes解决方案和移动生态系统领域的合作伙伴关系,NXP Software可让服务提供商迅速地为市场提供安全的多屏服务,在任何屏幕上重新建立客厅音频质量。NXP Software拥有精深的语音增强专业技术,确保在每种情况下均实现清晰、自然的通话,其LifeVibes软件使得设备制造商能够解放软件和硬件平台的全部潜力,为连接的设备带来附加的乐趣和差异化。LifeVibes软件丰富了通话、创造和分享体验,让人们能够充分享受生活中的特别瞬间。LifeVibes是NXP Software的商标。   关于CEVA   CEVA是面向手机、便携设备和消费电子产品的硅知识产权 (SIP) DSP 内核和平台解决方案的领先授权商。CEVA 的IP组合包括面向蜂窝基带 (2G/3G/4G),多媒体 (HD视频、图像信号处理 (ISP)及HD 音频),分组语音 (VoP),蓝牙,串行连接SCSI (SAS) 和串行ATA (SATA) 等。2011 年 CEVA 的授权客户生产了超过10 亿颗以 CEVA 技术为核心的芯片,其中包括所有顶级手机OEM厂商:诺基亚、三星、HTC、LG、摩托罗拉、索尼爱立信、华为和中兴 (ZTE)。如今,全球已交付的手机产品中,超过40% 都采用了CEVA DSP内核。要了解CEVA的更多信息,请访问公司网站。

    时间:2020-09-07 关键词: NXP ceva 高清语音 DSP

  • 基于CPLD的服务机器人视觉系统软硬件设计

    基于CPLD的服务机器人视觉系统软硬件设计

      随着计算机科学和自动控制技术的发展,越来越多的不同种类的智能机器人出现在工厂、生活当中,机器人视觉系统作为智能机器人系统中一个重要的子系统,也越来越受到人们的重视。它涉及了图像处理、模式识别和视觉跟踪等领域。不同种类的机器人由于工作的重点不一样,它的视觉系统在软件或硬件上都有着细微的差别。本文研究基于服务机器人的单目视觉系统。它处理的是二维图像,是基于对无遮挡物体颜色和形状的识别以及3D目标物体的平动跟踪。   视觉系统是一个非常复杂的系统,它既要做到图像的准确采集还要做到对外界变化反应的实时性,同时还需要对外界运动的目标实时跟踪。因此,视觉系统对硬件和软件系统都提出了较高的要求。目前比较流行的足球机器人技术,它的视觉系统属于比较典型的快速识别和反应类型。一般情况下,它是通过彩色标志定标的方法来达到对队员和目标的识别,以及通过扩展卡尔曼滤波器的预测功能来实现对目标的跟踪功能。在硬件上,采用一个现成的摄像机来实现一个机器人的图像采集系统。   本系统在设计上采用CMOS图像传感器代替CCD类型传感器进行采集图像,DSP处理芯片 TMS320VC5509A进行图像处理以及作为CPU控制,在设计过程中,为了直观显现机器人视觉系统识别和跟踪的效果,专门采用了一个TFT格式的液晶来直观显示。软件上,采用了一部分足球机器人的视觉技术来达到对目标的快速识别,通过全局的特征矩构建的雅可比矩阵达到对目标的自适应跟踪。   1 硬件部分设计      图1为系统硬件电路的功能模块框图。   1.1 图像采集   视觉镜头把外部的图像信息成像在图像传感器的面阵单元上。目前流行的图像传感器有面阵CCD(Charged Coupled Device,电荷耦合器件)型和面阵CMOS两种。相比较CCD型的图像传感器,CMOS图像传感器的有源像素单元为每一个像素提供了放大器,只需一个单供电低逻辑电平电压,功耗只相当于CCD的十分之一。CMOS图像传感器内部集成了A/D转换部分,直接输出数字信号。基于这些因素,本系统采用了Omnivision公司推出的 CMOS彩色图像传感器OV7635.   OV7635的分辨力为640X480,能输出3种格式的8位数据:YCbCr4:2:2模式、 RGB4:2:2模式和RGB原始数据模式。输出VGA格式最大可达到30fps(fps:每秒帧数)。能工作在逐行扫描下和隔行扫描下。OV7635有主模式和从模式两种工作模式。在主模式下,同步信号和时钟不由外围设备控制。在从模式下,OV7635的场同步信号VSYNC,行同步信号HREF以及系统的晶振频率XCLK均由外部设备控制。本系统采用的是主模式。OV7635通过I2C总线配置片内寄存器,使其输出原始数据。系统上电复位后,由DSP芯片的 I2C总线信号对CMOS寄存器初始化。然后OV7635就按要求输出图像信号。包括行同步信号HREF,场同步信号VSYNC,像素时钟信号PCLK, 数字图像信号。   1.2 液晶显示   为了很直观的看到视觉系统对人的识别和跟踪效果,采用了一片INNOLUX公司的PT035TN01液晶显示屏。为了不增加对DSP的负担,同时也为了实时看到对外界目标物体的跟踪效果,液晶显示的数据不经由DSP,直接通过传感器OV7635输出的图像数据信号和 CPLD控制时序来进行显示。PT035TN01是3.5英寸TFT格式的液晶,分辨力为320&TImes;3(RGB)&TImes;240,液晶IF1、IF2两输入控制脚对输入的数据格式进行选择:串行RGB格式、CCIR601格式、CCIR656格式。液晶的扫描模式有4种。本视觉系统采用的输入数据格式是 CCIR601格式,扫描模式为由上到下和左到右的扫描模式。   在CCIR601格式下,图像传感器输出的像素时钟PCLK通过CPLD二分频作为液晶的工作时钟,图像传感器输出的行同步信号HREF经过CPLD的处理后作为液晶的行同步信号HIS,这样,在CPLD控制下,图像传感器OV7635输出的数据信号送入液晶中进行显示。   1.3 时序控制   OV7635输出的场同步信号VSYNC,行同步信号HREF以及像素时钟信号PCLK接至CPLD芯片,产生控制信号把OV7635输出的数据信号存入FIFO帧存储器AL422B中,以及产生液晶的时钟和行同步信号控制液晶的显示。CPLD采用了ALTERA公司的EPM7064芯片。在CPLD中完成了对FIFO的写控制、通知DSP读信号、液晶的时钟信号的产生等功能。   CPLD接收场同步信号VSYNC,此信号的下降沿表示图像传感器输出一帧的开始,此时CPLD产生WRST负脉冲复位FIFO的写指针。场同步信号VSYNC下降沿后,判断行同步信号HREF的上升沿到来,接着利用像素时钟信号PCLK作为写时钟 WCK将图像数据直接存储到FIFO中,当存到一定的数后,就及时发信号给DSP,以便DSP读取数据,本系统采用的是一个中断INT0来通知DSP.此时DSP可以读数据也可以不读,视处理的速度来定。读数据时,可利用RD和片选,产生RCK信号。DSP读取的速度不能太快,以读取速度小于写速度为原则。   在对液晶的逻辑时序控制上,由于图像输出的信号是640&TImes;480的像素,而液晶的显示为 320&TImes;240的格式。所以利用CPLD把图像传感器输入的像素时钟信号PCLK进行二分频产生液晶的时钟信号控制液晶的显示,同时对行同步信号进行隔行有效从而达到液晶对图像的显示。CPLD中的程序编写用的采用了硬件描述语言VHDL,在QUARTUSⅡ软件平台上进行编写的。由于在选用芯片时采用的是EPM7064S系列的44脚PLCC封装的,只能工作在5V电压情况下,其输出的高电平信号是5V,必须通过处理才能接入系统中工作在3.3V状态下的芯片器件。   1.4 帧存储器选择   帧存储器有需要外部提供地址线的RAM和不需要外部提供地址线的FIFO,为了简化CPLD的设计。采用了FIFO的帧存储器。FIFO又可以分为基于动态存储的DRAM和基于静态的SRAM.基于静态SRAM的优点是不需要刷新电路,但容量小,需要多片才能存储一帧数据;基于DRAM的优点是容量大,只需一片就能存储一帧数据,缺点是必须有刷新电路。本设计中采用的是Averlogic公司的大容量FIFO动态存储芯片AL422B.其刷新电路比较简单,仅需WCK或RCK提供大于1M的不间断脉冲即可。AL422B的存储容量为3MB,由于系统一帧的信息通常包含640×480个彩色像素,每个像素占用2个字节,可存储1帧图像的完整信息,其工作频率可达50MHz.   1.5 视频处理DSP   在选用DSP时,在兼顾处理速度,存储容量,现有条件下的加工工艺水平,以及性价比方面,选用了TI公司的144脚封装的TMS320VC5509A,此芯片的最高工作频率可达到200MHz,具有很高的处理速度。   DSP收到来自CPLD的读通知信号后开始读取AL422B中的视频数据。为了方便处理数据,在DSP外围扩展了一个的SDRAM.芯片采用的是HYNIX公司的HY57V161610E,此芯片的存储容量为1M×16bits.   当DSP上电复位后,通过采样GPIO0~GPIO3的状态,根据采样的状态来进行什么样方式的程序装载。本系统的采用外接的flash存储芯片的SPI口对DSP进行程序装载,接着通过DSP的I2C口对图像传感器进行寄存器初始化。图像传感器开始输出信号。整个系统开始进入工作。   DSP作为高速的处理器,主要用于图像的处理。由于本视觉系统要完成识别和跟踪功能,数据的处理量是很大的。在完成图像处理的同时,DSP也作为控制器使用完成对控制器的控制,从而构成视觉跟踪系统。   2 软件部分设计   由于本系统采用的是颜色和形状相结合的办法对无遮挡目标物体的识别。为了达到机器人实时快速的目的,在软件方法上,主要采用了目前常用的足球机器人的颜色识别方法,目前比较常见是基于阈值向量的颜色判断法。下面简述颜色识别原理。   2.1 色彩空间选择   对于采用基于彩色图像分割的方法识别目标时,首先要选择合适的颜色空间,常用的颜色空间有RGB、YUV、HSV、CMY等。颜色空间的选择直接影响到图像分割和目标识别的效果。   RGB:是最常用的颜色空间,其中亮度等于R、G、B3个分量之和。RGB颜色空间是不均匀的颜色空间,两个颜色之间的知觉差异与空间中两点间的欧氏距离不成线性比例,而且R、G、B值之间的相关性很高,对同一颜色属性,在不同条件(光源种类、强度和物体反射特性)下,RGB值很分散,对于识别某种特定颜色,很难确定其阈值和其在颜色空间中的分布范围。因此通常会选择能从中分离出亮度分量的颜色空间,其中最常见的是YUV和HSV颜色空间。   HSV:接近人眼感知色彩的方式,H为色调(Hue),S为色饱和度(Saturation),V 为亮度(Value)。色调H能准确地反映颜色种类,对外界光照条件变化敏感度低,但是H和S均为R、G、B的非线性变换,存在奇异点,在奇异点附近即使 R、G、B的值有很小变化也引起变换值有很大的跳动。   YUV:RGB颜色空间线性变化为的亮度-色彩空间。是为了解决彩色电视机与黑白电视机的兼容问题而提出的。Y表示亮度(Luminance),UV用来表示色差(Chrominance)。YUV表示法的重要性是它的亮度信号(Y)和色度信号(U、 V)是相互独立的。所谓色差是指基色信号中的3个分量信号(即R、G、B)与亮度信号之差。   因此,针对以上原因,本系统在采用的是YUV色彩空间。   YUV格式与RGB存在如下关系:      2.2 阈值确定和色彩判断   在确定阈值时,首先通过采集样本进行训练,从而得到预定的几种颜色在YUV空间的分量的上下阈值,如图2所示。      当一个待判定的像素在色彩空间中的位置落在这个长方体中时,就认为该像素属于要找的颜色,从而完成对图像颜色的识别。在Y空间中,Y值表示亮度,因它的变化很大,所以只考虑了U和V的值,在进行颜色判断时,首先分别建立U、V的阈值向量。   由于在系统中图像传感器的数字信号是8位,即1Byte,共255Byte,系统最多能判定8种颜色。在颜色识别后进行图像分割,在图像分割中采用了种子填充算法,其整个种子的填充是和像素点的颜色同时进行的,一开始不是对所有的像素进行处理,而是分块进行的,本系统采用的块是32×24像素,这样计算量大大减小。当中心点是所要识别的颜色时,就以这个点为种子向四周扩散,并判定周围像素点的颜色,直到填满整个块。在这过程中,同时对目标进行形状识别。本系统采用了基于全局的特征向量的识别算法来进行识别。同时也为构建雅可比矩阵得到需要的矩特征量。图3为图像识别分割流程图。   

    时间:2020-09-07 关键词: 机器人 cpld 视觉系统 服务机器人 DSP

  • 再次跨越 双核DSP助力ADAS功耗锐减

    再次跨越 双核DSP助力ADAS功耗锐减

      增进行车安全、减少意外伤害与死亡,一直都是汽车产业的热门话题。目前,防锁死煞车系统(ABS)与汽车稳定性控制系统已被视为标配,近期车厂为增添更多安全功能,更投入视觉式主动先进驾驶辅助系统(ADAS)开发,因而带动高效能汽车电子元件需求。   此外,国际标準组织也陆续推出新兴汽车安全标準,包括ISO 26262;欧盟新车安全评鑑协会(Euro NCAP)新增安全规範,在在刺激汽车电子元件供应商加速开发高可靠度、可相容各种标準规範的晶片。   影像式ADAS应用前景俏   以视觉为基础的ADAS并非新概念,已搭载于部分商用车种。然而,影像式ADAS多半仅在高价品牌车辆中列为选配,尚未引进平价车种中,主要塬因除技术开发成本昂贵外,车厂也无法找到适应汽车温度与功率消耗规格的硬体元件和设计支援;再加上业界还未提出清楚的ADAS性能指南,无法在总体汽车安全评鑑中验证。因此,从终端消费者观点来看,此类系统附加价值并没有获得证实,且价格也非常吓人。   尽管目前安装的ADAS数量仍不足让业者回收多年投资研发成本;但透过影像式ADAS增加行车安全的概念,已开始受到汽车品质评定机构、各国立法部门及终端用户认可。其中,Euro NCAP除针对在欧洲销售的热门车款进行撞击测试,并提供独立安全评等(零到五颗星)外,近期刚刚增加对行人保护功能的需求,遂成为带动汽车影像式 ADAS安装量成长的催化剂。   传统行人保护功能通常以特定的撞击吸收缓衝材料,让路人可能衝击到的汽车部位更加柔软。然而,影像式ADAS则可预防撞击,将是更吸引车厂的低成本替代方案;况且,许多去年获五颗星的车厂,若以2012年欧洲NCAP指标评鑑,极有可能会减少1颗星。因此,以摄影机为基础、具成本效益,能控制自主性煞车并大量生产的影像式ADAS,已成汽车OEM的布局重点。   影像式ADAS功能多样   随着影像式ADAS逐渐步入大量生产阶段,汽车电子元件供应商不只要持续提高视觉处理器的效能,还要提供具成本效益的解决方案,并支援2014年后车厂大量部署的产能需求。   影像式ADAS主要应用包括车道偏离警示(LDW),以车道侦测演算法为基础,当汽车出现偏离车道的状况适时警告驾驶人。至于车道维持辅助(LKA)系统具有和LDW相同的优点,系统将会在方向盘上施予转向压力,试图将汽车维持在车道中间。   行人侦测(PD)系统则是另一项重要应用,目的是支援从2012年开始落实的Euro NCAP行人保护功能要求。此一系统可侦测并追踪行人,一旦有行人出现在车辆行驶路径当中,就会发出警告或自动煞车。   另外,前方碰撞警示系统(FCW)以物体侦测演算法为基础,在车辆行驶路径的前方搜寻多部汽车。虽然黑白摄影机无法精密判定绝对距离,但其估计出来的距离仍然可提早向驾驶人发出警示。至于前方碰撞减缓系统(FCM)具有和FCW相同优点,系统会自动的施加煞车压力或完全煞停。   除透过撷取前方影像的方式,加强汽车安全外,还有一种智慧型远灯(IHB)系统设计,可侦测行车状况并自动切换远/近光灯,以避免使道路上的其他人车,因对向来车的强烈灯光而影响视觉。而交通标誌辨识系统(TSR),则可侦测速度标誌(速度限制辅助),在驾驶人超速的情况下提出警示。   针对上述多元影像式ADAS功能,已有晶片商推出一款支援ISO 26262标準的双核心数位讯号处理器(DSP),可在1.3瓦(W)功耗下,同时运作高达五组ADAS视觉功能,进而降低系统成本。   双核DSP助力ADAS功耗锐减   要降低ADAS功耗,DSP必须尽可能减少外部记忆体存取次数,避免将大容量的画素资料从记忆体当中往返搬移时,消耗大量电力;因此,在DSP设计中导入一颗管线视觉处理器(PVP),就能直接处理由百万画素显示器撷取的视讯资料,并可接收来自内部或外部记忆体中间、前置处理过的资料输入,有效分担主处理器核心工作。   从成本观点来看,最好方式是将系统放入一组汽车电子控制单元(ECU)中,包括显示器在内。同时,缩短上市时间也相当重要,因此DSP供应商也须提供开发工具,以便在最短时间内完成加速演算法。   在欧洲地区,Euro NCAP新安全等级正刺激影像式ADAS安装需求扩大,此股风潮也将逐渐蔓延至全球,在相关业者加码投资产品开发后,将有助系统设计成本逐步下滑,让ADAS不再是豪华汽车的特权,并可用于开发智慧型后视摄影机及夜视系统。   目前还有另一种运用雷达(RADAR)感测器实现的ADAS,如表1所列各种视觉式、雷达式,或组合两种感测器类型的方案,均有相关车厂展开布局。      本文作者亚德诺汽车电子行销经理)

    时间:2020-09-06 关键词: adas DSP

  • 基于DSP与CPLD设计智能变电站电网的IED

    基于DSP与CPLD设计智能变电站电网的IED

      引言   随着新技术的不断发展,数字化变电站正在兴起。在智能电网规划的推动下,未来数字化变电站将成为新建变电站的主流。众所周知,电网信号量极多且相关性很强,这给采集计算和实时监测带来了很大的麻烦。为了解决这一问题。本文的设计师基于DSP和CPLD搭建的智能IED(Intelligent Electronic Device,智能电力监测装置)可以同时采集多路信号,并通过FFT算法得到电网运行的关键数据。   基于IEC61850的智能变电站的逻辑如图1所示。IEC61850协议主要定义了变电站的信息分层结构:过程层、站控层和间隔层。本文重点研究智能IED设备,按照IEC61850协议的描述,IED检测设备位于间隔层和过程层。其中,负责存储测量数据、进行电网数据分析和诊断的主IED位于间隔层;与现场传感器直接联系的测量IED位于过程层;处于站控层的变电站现有计算机系统将存储长期的历史数据和诊断结果。      图1 智能变电站逻辑框图   1 系统硬件设计   该系统由DSP、CPLD和高速A/D转换器搭建的算法模块,多路选择数据采集模块和信号滤波模块组成。负责DSP采集的是目前较为主流的工控DSP,CPLD采用的是Altera公司的EPM3256,A/D转换器采用的是Maxim公司的14位高速芯片MAX125。DSP专注于电网能量质量的计算,而CPLD和高速A/D转换器构建的电路适用于多路信号的同时采集。   智能IED处理流程如图2所示。检测的信号主要是三相电压、三相电流信号。信号前端电路将执行低通滤波功能,滤除对信号影响比较大的杂波。随后信号被高速A/D转换器采集,通过A/D转换器+CPLD电路实现,最后通过数据总线送至DSP。完成参数计算后,DSP把数据格式进行统一打包上传给主控IED,其主要功能是接收检测IED的数据,并上传给数据库。      图2 智能IED处理流程   1.1 多路选择开关   本系统采集的对象较多,由于计算功率因数角和介损角必须是同相同时刻的电压和电流之间的相位差,因此必须同时采集三相电压对应的三相电流值和三相末屏电流值。MAX125是双通道8路采集,每一路可以采集4路信号,在本系统中将用到其中3路,另一路信号可以被闲置。   1.2 与上位机通信接口   实际上,本系统只是整个智能变压器的一个数据采集模块。所有采集信号在经过处理后还要打包传递给上位机。本系统采用简单的RS232传输方式。将一次所有的数据传输到上位机,在上位机打包之后通过TCP/IP传递给监控中心。   1.3 数据采集和A/D转换模块   智能电网最少也需要采集20路信号。包括高中三相电压、三相电流、三相末屏电流和中性点电流。这些信号通过传感器转换成电压信号输入到监测装置。   本系统要求计算到13次以上的谐波含量,FFT算法采集2个电网周期至少128个点。电网频率为50 Hz,那就意味着要在40 ms里采集128个工作点,采集频率为3 200 Hz。为了保证采集的点集中在两个完整的周期里,需要利用DSP定时中断采集工作点。在整个系统中,信号采集单元的转换精度对整个系统性能的优劣起着至关重要的作用。MAX125自带采样保持器,通道同时采样,采样精度14位,适合电网某一时刻的电压电流同时采样;输入电压的范围是±5 V,采集一路的时间为3 μs,非常适合高速采集的系统。   当MAX125对采样的8路信号转换完毕后,其INT引脚产生中断信号,与CPLD中自定义的INT引脚相连表示转换完毕,DSP可以通过响应中断对采样信号进行读取与处理。MAX125通过对A0~A3的地址线编程实现通道的选择,CLK信号用作A/D转换所需的时钟,由CPLD的时钟提供。MAX125的数据总线(D0~D13)、时钟输入CLK、片选输入CS、写输入WR、读输入RD、转换开始输入CONVST和中断输出INT引脚,均与CPLD中自定义的相应功能I/O引脚相连。由于本系统需同步采集20路前端信号,而MAX125为8通道差分输入A/D转换芯片,所以本系统需用3片MAX125芯片。   1.4 信号调理电路   220 kV或以上的变压器引出的信号,要经过现场复杂的环境再进入传感器。从传感器进入MAX125的信号还要经过长线传输。它的信号通常不能被控制单元直接接收,因此信号调理电路就成为控制系统中必不可少的一部分。一般来说在差分输入端将20 mA标准电流信号转换成1~5 V的标准电压信号,经信号调理电路调理后输入A/D转换器。其中输出端电压高于A/D转换器的输入电压值,在此进行分压后进行采样。   电力系统中大量的非线性负载,会使得电网的电能质量大幅降低。从电网中采集的信号如果不做任何处理将会影响DSP的运算精度。本系统中对信号的处理采用的是低通滤波器。低通滤波模块一般是用电路元件(如电阻、电容、电感)来构成所需要的频率特性电路。一个理想的低通滤波器能够完全剔除高于截止频率的所有频率信号,并且低于截止频率的信号可以不受影响地通过。   2 系统软件设计   2.1 软件流程   首先是DSP相应功能的初始化,包括串口、定时中断、部分用作控制线的I/O口。在数据处理之前首先要开启一个EVA模块用于捕捉电网的频率。随后的工作就是读取来自A/D转换器的数据,一组128个分别对应两个周期的电压电流和末屏电流值。每128个数据分别进行FFT运算,运算的结果将进一步分析以得出功率因素、介损角等值。IED数据采集、运算、上传过程如图3所示。      图3 IED数据采集、运算、上传过程   需要DSP计算的参数是高压A、B、C三相电压、三相电流的有效值,中压A、B、C三相电压、三相电流的有效值,各相电压电流的2~13谐波的幅值和谐波畸变率,以及高中压三相的功率因素、介损角值。DSP算法要解决的难题是计算出2~13谐波和各相的功率因数。算法的核心是FFT算法。

    时间:2020-09-06 关键词: 智能电网 cpld DSP

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