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各类线路驱动器及线路接收机比较——RS-4xx、LVDS及其它

线路驱动器及接收机具有不同的速度、传输距离及驱动类型，以满足数据链接不断增长的需求，并支持RS-232、RS-422、RS-485以及LVDS（低电压差分信号），以用于点对点、多支路(multidrop)以及总线/背板的应用。各类线路驱动器及线路接收机比较——RS-4xx、LVDS及其它

时间：2018-12-12 关键词： lvds 电源技术解析 rs-485 rs-232 rs-422
基于LVDS技术的实时图像测试装置的设计

目前在一些弹载设备中，由于采集的实时图像数据量很大，因此在其与地面测试台进行数据传输时需要很高的传输速率。传统的图像数据传输方法存在很大的局限性。比如，物理层接口无法满足数据的传输速度；由于传输通道的增多引起传输导线数量的增加导致系统功耗、噪声也随之增大等。低电压差分信号传输技术(LVDS)为解决这一问题提供了可能。1 LVDS技术简介　 LVDS技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点，其传输介质可以是铜质的PCB连线，也可以是平衡电缆。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用[1]。　图1为LVDS器件单工通信基本原理框图。它由一个驱动器、差分互连单元和一个接收器组成。驱动器和接收器主要完成信号电平和传输方式转换，它不依赖于特定的供电电压，很容易迁移到低压供电的系统中去，而性能不变。互连单元包含电缆、PCB上差分导线对以及匹配电阻。2 系统总体方案设计　系统采用USB接口电路实现计算机与FPGA的数据传输，以LVDS串行器与解串器构建实时图像的发送与接收电路。系统的原理框图如图2所示。　系统的工作原理为：计算机将控制命令及实时图像数据经由USB接口发送给FPGA，FPGA将实时图像数据部分存储到高速SRAM，然后根据控制命令将SRAM中数据传送给LVDS串行器；另外，FPGA还需将回读的实时图像数据以20 MB/s的速度经由USB接口发送给计算机进行处理。3 系统结构组成及其实现3.1 USB接口实现　本系统所使用的USB单片机选用Cypress公司开发的EZ-USB FX2芯片CY7C68013。该芯片集成了51单片机内核、USB2.0收发器、串行接口引擎(SIE)、4 KBFIFO存储器以及通用可编程接口等模块，这些模块则保证了CY7C68013可与外围器件实现无缝的、高速的数据传输[2]。用户在使用该单片机与外围设备进行数据传输时，只需直接利用GPIF接口来实现与外围设备之间的逻辑连接，就可以进行高速数据的传输。CY7C68013的GPIF接口有16位数据线，6个RDY信号和6个CTL信号。其中RDY信号为等待信号，GPIF可连续采样RDY信号。通常用来等待指定信号的某个状态出现，以确定GPIF下一步动作。CTL信号为控制输出信号。通常用作选通信号、非总线输出信号以及产生简单的脉冲信号[3]。 CY7C68013在高速模式下,发送数据的码率可达到480 Mb/s，因此可将20 MB/s的实时图像数据实时地传送给计算机[2]。　本系统的USB传输部分主要实现将计算机发出的控制命令及实时图像数据发送给FPGA，并将回读的实时图像数据发送给计算机。计算机发送的命令信号通过CY7C68013的PE端口传送给FPGA，实时图像数据通过CY7C68013的GPIF接口发送给FPGA或上传给计算机。由于USB与FPGA的传输速度不一致，所以还应在FPGA中设置两个软FIFO，分别用于图像数据的上传与下发。3.2 LVDS数据发送与接收部分　本系统采用美国TI公司的10位总线型LVDS芯片SN65LV1023A和SN65LV1224A实现实时图像的高速数据传输和回采。两者发送和接收10 bit并行数据的速率在10 MHz~60 MHz之间。由于数据在并串转换时，SN65LV1023A会自动加上1位起始位和1位停止位,则串行数据发送的实际速率为120 Mb/s~792 Mb/s之间。LVDS串行器和解串器都需一个外部时钟。只有这两个外部时钟频率同步时，串行器和解串器才能正常通信。利用FPGA内部时序逻辑，完全能够解决工作时钟频率同步的问题。　实时图像发送及接收电路如图3所示。FPGA根据计算机控制命令先从高速SRAM中读取1 B的数据，然后的将该字节外加两位的识别位共10位的并行实时图像数据输出到SN65LV1023A，再将转化后的高速串行差分信号经高速电缆驱动器CLC006驱动后远程传输。CLC006能在最高400 Mb/s数据速率下驱动75 Ω传输线，还具有可控的输出信号上升沿和下降沿时间，能使传输引入的抖动最小。通过调整R25/R27和R26/R28的阻值为驱动器提供正常输入信号。其值大小参考芯片资料接口连接部分选择，它随其输入电平类型及阻抗传输线而改变。驱动器的信号输出幅度随着Rext-H与Rext-L间电阻值的增大而增大。为了实现信号的最优化传输，将Rext-H与Rext-L之间电阻R36接为10 k?赘的可调电阻，根据实际情况调节R36阻值实现输出信号幅度范围的调整。　由于传输线对信号有损耗，而且容易产生信号失真、畸变和码元串扰等,本系统采用了自适应电缆均衡器CLC014对远程传输后接收到的数据进行均衡。CLC014具有同轴电缆和双绞线的自动均衡、载波检测与输出静音功能,适用数据速率范围为50 Mb/s~650 Mb/s，且具有极低的抖动性能。　 LVDS接收器在内部虽然提供了针对输入悬空、输入短路以及输入不匹配等情况下的可靠性设计，但是当驱动器三态或LVDS接收器没有连接到驱动器上时，连接电缆会产生天线效应，此时LVDS接收器就有可能开关或振荡。为避免此种情况的发生，传输电缆采用双绞屏蔽电缆；另外在电路设计上外加上拉和下拉电阻来提高LVDS接收器的噪声容限。图3中的R31为100 Ω的匹配电阻，R32和R30分别为提高噪声容限的上拉和下拉电阻，阻值为1.5 kΩ。　 FPGA主要通过控制LVDS串行器的TCLK、TCLK_R/F引脚以及LVDS解串器的RCLK、RCLK_R/F引脚实现数据的发送与接收。具体实现方法为：TCLK、RCLK引脚由FPGA分配同一时钟(时钟频率为20 MHz)，在时钟的上升沿，FPGA先将从高速SRAM中读取的1 B的数据发送出去，另外在FPGA接收到1 B的数据后，先将其存入内部FIFO中，当FIFO中的数据达到512 B后通知USB单片机读取数据，然后发送到计算机。4 实验结果　图4与图5分别为系统以20 MB/s的速度发送和接收的一帧512×512 B(每字节表示一个像素点)图像数据,分析结果表明发送与接收的图像数据完全一致，满足系统的设计要求。　采用LVDS技术与FPGA相结合的方法，实现了弹载图像采集设备与地面测试台之间高速数据传输，系统的传输速率可达到20 MB/s,并且提高了系统的可靠性和集成度。另外，整个系统的时序均由FPGA控制实现，具有很强的重构性。本设计已成功应用于某CCD图像采集设备的测试中，系统工作性能稳定。参考文献[1] 王冰,靳学明.LVDS 技术及其在多信道高速数据传输中的应用[J]. 电子技术应用,2003,29(3):55-57.[2] 林刚勇,马善农,许邦莲.CY7C68013在数据传输中的应用[J].微计算机信息, 2007(10):76-78.[3] 徐志军,徐光辉.CPLD/FPGA 的开发与应用[M]. 北京: 电子工业出版社, 2002.[4] 张国雄,测控电路[M].北京:机械工业出版社,2006.

时间：2010-06-08 关键词：实时图像 lvds 测试装置
Agilent LVDS传输系统测试方案

LVDS是低压差分信号的简称，由于其优异的高速信号传输性能，目前在高速数据传输领域得到了越来越多的应用。其典型架构如下：一般LVDS的传输系统由FPGA加上LVDS的Serdes芯片组成， LVDS的Serializer芯片把FPGA的多路并行数据通过时分复用的方法变成较少路数、较高速率的串行LVDS信号进行传输，接收端的de-Serializer芯片再把接收到的串行LVDS信号解成多路并行数据。其好处在于FPGA通过外挂的LVDS芯片可以方便可靠地以高速率把内部数据传输出去，如NS、TI等公司大量提供这种LVDS的Serdes芯片。对于LVDS系统的测试，主要涉及以下几个方面： 1/ FPGA内部逻辑和并行接口测试，用于保证数据处理和控制的正确性； 2/ 高速串行LVDS信号质量测试，用于保证LVDS信号的正确传输； 3/ 高速互连电缆和PCB的阻抗测试，用于保证传输链路的信号完整性； 4/ 系统误码率测试，用于验证系统实际传输的误码率；下面就几个方面分别介绍： 1/ FPGA内部逻辑和并行接口测试，用于保证数据处理和控制的正确性；传统上的FPGA内部信号调试有2种方法：直接探测和软逻辑分析仪的方案。直接探测的测试方法: 是通过在逻辑代码里定义映射关系，把内部需要调试的信号映射到外部未使用的I/O管脚上，通过相应PCB走线和连接器把这些I/O管脚的信号引出，再送给逻辑分析仪做信号测试和分析仪。这种方法的好处是简便直观，可以利用逻辑分析仪的触发和存储功能，同时信号的时序关系都得到保留；但缺点在于FPGA内部要探测的信号节点很多，而外部的未用I/O数量是有限的，因此调试完一组节点后需要修改逻辑代码中的映射关系到另一组节点，并重新综合、布线，当工程比较复杂时综合、布线等花的时间非常长，所以对于比较复杂的设计测试效率比较低。软逻辑分析仪的方案: 是FPGA厂家提供的一种测试方案，其原理是在FPGA逻辑代码设计阶段或综合完成后在工程中插入一个软逻辑分析仪的核，软逻辑分析仪的核需要占用一定的块RAM资源，可以用工作时钟把内部信号信号采集到块RAM里，采完以后再通过FPGA的JTAG接口把块RAM里的数据读到外部PC上显示波形。这种方案的好处是只需要外部PC就可以完成测试，不用占用额外I/O，同时如果代码没有变化的话可以不用重新综合，但是使用也有一定的限制，比如会占用比较多块RAM，记录波形长度和触发功能有限，由于内部时钟先作采样造成信号的时序关系丢失等。为了解决目前FPGA调试中面临的问题，Agilent做为业界领先的测试仪器生产厂商，和业界领先FPGA厂商合作共同推出了动态探头的FPGA调试方案。动态探头的方案可以支持Agilent的逻辑分析仪，也可以支持混合信号示波器，比如Agilent的MSO9000系列. 下面以Xilinx的FPGA调试来举例说明。动态探头的工作原理也是在FPGA设计阶段用开发工具，比如Xilinx的Chipscope在FPGA代码综合完成后插入一个ATC2（Agilent Trace Core-2）的IP core，把内部信号映射到ATC2 core的输入端，然后布线映射生成bit文件下载到FPGA内，整流程和软逻辑分析仪的设计流程非常类似。但是相对于软逻辑分析仪的方案，这个core的功能相对简单，基本功能相当于一个可以被JTAG命令控制的多路复用器，因此其仅占用很少的逻辑布线资源。目前Agilent的逻辑分析仪以及9000系列示波器都是基于windows和PC平台的，因此可以用逻辑分析仪或示波器的USB或并口来控制JTAG电缆完成bit文件下载和信号组的选择。FPGA的I/O输出的信号可以通过逻辑分析仪的探头捕捉测量,FPGA强大的采样、触发和存储功能可以支持非常复杂的信号分析。下面是一个调试的组网图。由于测试工程师可能要探测的信号已经都事先送到了ATC2 Core的输入端，因此再调试阶段只需要在逻辑分析仪或混合信号示波器的操作界面里选择不同组的信号即可直接把信号送出，当完成一个模块调试后不用再修改任何代码和映射关系即可直接选择另一个模块的信号输出进行调试。由此可见，这种调试方法结合了以前两种调试方法的优点，把仪器强大的采样、触发、存储功能和软核的灵活性结合起来，在实现FPGA内部信号有效探测同时大大提高了调试效率。 2/ 高速串行LVDS信号质量测试，用于保证LVDS信号的正确传输；传统的并行式数据通信，即多通道数据与时钟分别传送，往往因为传输路径不一致而产生建立与保持时间违反。当速度增加的时候，准确控制传输时延显得异常的困难，因此今天新型的数据通信都已经是串行了。从并行到串行的改变除了数据速率的提高以外，对于测试方法也提出了新的要求。 LVDS采用多对高速差分信号传输数据，数据速率可以从几百Mbps至几个Gbps。为了保证高速信号的传输，LVDS使用差分线提供双向数据收发，因此可以用比较小的信号摆幅提供更高的传输速率，而且差分线本身具有更好的抗干扰能力和更小的EMI，可以支持更长的电缆传输。由于LVDS的信号速率比较高，因此要对LVDS信号进行可靠的探测，对于示波器和探头的要求也非常高，通常测量要求使用2.5G~4G带宽的示波器。Agilent的DSO9000系列示波器由于具有很小的底噪声和触发抖动，平坦的带内频响特性和很小的Return Loss，因此非常适合于进行象LVDS这样的高速信号的测量。同时Agilent的DSO9000系列示波器还具有业内最深的存储深度（通道的内存可以到1Gpts），适合用于复杂事件的记录和分析。高速串行LVDS信号质量测试的测试项目通常为： 1. 眼图、模板测试 2. 抖动分析为了验证LVDS的信号质量，通常会要求进行眼图、模板的测试，这就还需要借助Agilent的高速串行数据分析软件，它可以灵活设置LVDS时钟恢复所需要的锁相环形状及带宽，还可以提供LVDS信号的眼图和模板测试功能。对于模板测试失败的波形，Agilent的DSO9000示波器还有一个非常独特的功能：失效bit定位，即可以将模板测试的波形展开，看到造成模板测试的各个特定的bit，这对于定位问题的原因非常有用。下图是个失效bit定位的例子。 DSO/MSO900系列的去嵌入功能对于LVDS的信号调试也非常有用。去嵌入（De-Embed）方法最早来源于网络分析仪。网络分析仪号称仪器之王，其应用范围和测试精度是很多其它仪器无法比拟的。网络分析仪的测试精度之所以高，很大一方面在于网络分析仪有一套非常成熟的校准方法和理论，可以有效消除仪器内部和测试附件所带来的误差。这种方法应用在实时示波器里，可以用来消除测试电缆或夹具带来的误差或者评估测试电缆或夹具对信号的影响。如下例所示，去嵌入方法可以用来评估LVDS电缆对于信号的影响，其实际运算结果和实测结果非常接近。高速信号产生问题的原因很多时候都是由于抖动造成的，LVDS信号出问题也有一半的原因都是由于时钟的抖动。时钟和信号中抖动的成因是很复杂的的，总的抖动成分TJ中包含了确定性抖动DJ和随机抖动RJ，而DJ和RJ又分别是由很多因素构成。因此LVDS的测试中应包含各抖动分量的测量项目。LVDS要准确测量TJ和DJ，需要借助于相应的抖动分析软件。下图是用9000示波器的EzJIt Plus抖动分析软件进行抖动分解的一个测试例子。 3/ 高速互连电缆和PCB的阻抗测试，用于保证传输链路的信号完整性；在较低数据速率时，驱动器和接收机一般时导致信号完整性问题的主要因素。以往人们通常把印刷电路板、连接器、电缆和过孔当成是简单的部件，稍加考虑或者无需考虑其他因素就可以很容易地把它们组成一个系统。现在，从逻辑电平0 到逻辑电平1 的数据上升时间已不到100 ps，当这么高速的信号在传输线路上传输时会形成微波传输线效应，这些传输线效应对于信号的影响会更加复杂。很多系统内的物理层有许多线性无源元件，它们会因阻抗不连续而产生反射，或者对于不同频率成分有不同的衰减，因此作为互连的物理层特性检验正变得日益关键。一般用时域分析来描述这些物理层结构的特征，为了获得一个完整的时域信息，必须要测试反射和传输（TDR和TDT）中的阶跃和脉冲相应。随着信号频率的提高，通常还必须在所有可能的工作模式下进行频域分析，以全面描述物理层结构的特征。S参数模型说明了这些数字电路所展示出的模拟特点，如不连续点反射、频率相关损耗、串扰和EMI等。传统PCB板的阻抗测试方法不能完全描述信号经过传输线路后的行为特点，因此对于这些高速传输线和连接器的分析也要把时域和频域结合起来，采用更高级的分析方法，其中一种很有效的工具就是物理层测试系统(PLTS)。物理层测试系统（PLTS）适合用于信号完整性分析。如下图所示，PLTS 软件引导用户完成硬件设置、校准和数据采集。时域反射计（TDR）和矢量网络分析仪（VNA）都可作为测量引擎，它们各自的校准向导将允许您采用先进的校准技术。它帮助您去除不需要的测试夹具效应，比如电缆损耗、连接器不连续性和印制电路板材料的介电损耗。用PLTS器件数据库通过许多有用方法观看器件的性能特性, 可用Novel眼图综合引擎完成熟悉的时域分析(TDR 和TDT)。对于高速数字标准，例如HDMI和串行ATA，由于高速数据的快上升时间沿会在背板通道内产生微波传输线效应，所以现在频域分析已处于主导地位,因此我们经常需要测试输入差分插入损耗(SDD21)。PLTS提供的虚拟位图发生器允许把用户定义的二进制序列或标准PRBS与测量数据相卷积而得到眼图。此外，PLTS 还使用专利变换算法得到频域和时域数据，正向和反向信号流，以及所有可能工作模式(单端、差分和模式转换)中的传输和反射项。在PLTS中，使用基于TDR的测试系统和基于VNA的测试系统都可以提供比较完整的信息，那么应该选择哪个系统呢？许多信号完整性（SI）实验室都同时采用了这两种系统。这两种系统都有自己的优势，在某些要求得到最大限度的多功能性的场合，这两套系统都可以适当地加以使用。 TDR测试系统： l 对于需要快速建立一阶模型、而且希望测试设备容易使用和熟悉的工程师来说，基于TDR的测试系统可能是最佳选择。矢量网络分析仪的测试系统： l 基于矢量网络分析仪（VNA）的测试系统大大提高了带宽、幅度和相位精度、相位稳定性、动态范围（信噪比）和先进的校准技术。 l 在很多情况下高动态范围是非常重要的，使用大的动态范围就有可能把非常低的信号串扰测试出来，对于差分器件来说高的动态范围可以识别非常小的模式转换，如由于差分器件设计不对称造成差分信号转换成共模干扰。 l 由于VNA可以直接进行线路或电缆的频域衰减曲线的测量，所以如果非常关注测量结果的精度和可重复性，或者希望直接测量频域参数，最好选择VNA。 4/ 系统误码率测试，用于验证系统实际传输的误码率；误码率是评判传输系统性能的最终标准，新一代高速数字传输系统对于通道数目、信号传输速率和传输误码率提出了越来越高的要求。由于对于这种高速传输系统来说，往往是采用高速缓冲方式，不大可能采用请求重发的纠错措施。因此，我们必须保证系统误码率的指标要求，从数据抖动、眼图张开度、误码特性等测试方面入手，在信号电平体制、编码方式和协议以及保证传输线匹配方面多做文章，从而保证传输系统的正常工作。 Agilent 的ParBERT 81250A 并行误码测试系统采用VXI模块化构架，为了满足用户不同的测试需求，以及增强系统配置扩展升级的灵活性，系统硬件划分为前端、数据模块、时钟模块、主机箱，系统控制计算机组成（如下图所示）。前端决定了数据端口的特性（码型发生器/误码分析器)能力，而数据模块作为小的机架，承载前端并最终实现其（码型发生器/误码分析器)功能。这样，数据模块就能够对数据码形(包括用户自定义数据文件，标准PRBS/PRWS)进行生成、排序和分析。所有数据模块需要至少一个时钟模块驱动，才可以产生/分析相应速率的数据，其作用是产生仪器的公用系统时钟或频率。最后所有这些前端及模块插入13槽VXI机箱，通过Firewire(高速串行连接标准总线)接口被外置（或嵌入式VXI控制计算机）系统控制器控制，人机界面都是通过ParBERT 81250A 功能强大的系统软件构成，系统支持在MS Windows NT4.0，Windows 2000或Windows XP操作系统下工作。 5/ 总结以下是整个LVDS传输系统的测试平台构成。

时间：2012-04-10 关键词：传输系统 agilent lvds 测试方案
SCAN90CP02型LVDS交叉点开关的功能及应用

摘要：SCAN90CP02是美国国家半导体公司最新推出的LVDS超高速交叉点开关，具有的预增强功能使其可应用于高损耗的背板及电缆连接中以增强驱动能力。文中详细介绍该电路的功能、结构和配置方式，同时给出它的应用方法。关键词：LVDS；SCAN90CP02；预增强；交叉点开关引言低压差分信号传输LVDS（Low Voltage Differential Signaling）是高速、低电压、低功率、低噪声通用I/O接口标准。这种信号传输使用非常小的信号幅度（典型值为350mV），通过一对平行的PCB走线或平衡电缆传输数据。这对平行差分信号线的电流及电压振幅相反，噪声同时耦合到2条信号线上。由于采用差分输入方式，输入信号只与2个信号的差值有关，因而可将共模干扰抑制掉。另外，由于2条差分信号线距离很近，电流传输方向相反，其磁场相互抵消，电场相互耦合，因而与单线传输相比，电磁辐射小得多。 LVDS已广泛应用于接口器件和现场可编程门阵列（FPGA）、专用集成电路（ASIC）中，采用LVDS的系统成功实现了高速互连。然后，并非所有的LVDS I/O接口都有良好的性能。例如，一些ASIC或FPGA的LVDS I/O可能不象标准器件中的LVDS I/O那样适合在PCB板上驱动差分迹线（trace）。由于PCB板布局存在的问题，甚至导致设计良好的标准器件的信号传输质量变差。当用ASIC或FPGA等作为系统核心件时，有时不可能使器件尽可能靠近连接器放置，这样会造成迹线变线、反射增大、损耗增加。为了消除互连中存在的问题，国家半导体公司推出一系列体积小巧的缓冲器。文中将对其LVDS超高速交叉点开关SCAN90CP02的功能及应用进行介绍。1 SCAN90CP02简介 SCAN90CP02型电路是美国国家半导体公司推出的1.5Gb/s的2x2低压差分信号传输模拟交叉点开关（crosspoint switch）。其高速数据通路和直通(flow-through)引脚可使电路内部的抖动达到最小。当信号在有损的背板和电缆上传输时，其可配置的预增强功能（0/25/50/100%可选）能克服外部ISI（Inter Symbol Interference，符号间干扰）抖动的影响。其差分输入可连接到LVDS和Bus LVDS信号上，也可与共模逻辑（CML）和低电压正射极耦合逻辑（LVPCL）等信号电平相连。SCAN90CP02要用非块式交叉点结构，可配置为1:2时钟或数据分配器、2:1冗余复用器、交叉功能及用于信号增强和短线隐藏的双缓冲器。图1是SCAN90CP02的内部方框图。 SCAN90CP02集成的IEEE 1149.1（JTAG）和1149.6测试输入电路TAP（Test Access Port）支持单端LVTTL/CMOS和差分LVDS PCB互连的可测试性。这些功能有助于缩短测试时间，降低测试与开发方面的成本。电路采用3.3V电源、CMOS工艺和LVDS I/O，确保其在整个工业级温度范围（-40℃到+85℃）内实现高性能和低功耗。 SCAN90CP02可以真正地消除抖动，从而提高系统的可靠性，使用户能用成本较低的线路实现互连。由于SCAN90CP02设有预增强功能，因此不但可以执行正常的开关功能，而且可作为缓冲器使用，以便将现有的FPGA、ASIC及串行/解串器（SerDes）等的LVDS信号放大。另外，该电路的LVDS输出不支持多站式(multidrop)BLVDS环境。 SCAN90CP02的特点如下： ●每通道的传输速率达1.5Gb/s。 ●低功耗，在双中继器模式下，最高速率时的电流仅为70mA。 ●低输出抖动。 ●可配置的预增强功能（0/25/50/100%）可驱动有损耗的背板和电缆。 ●具有直通（Flow-through）引脚引出线。 ●LVDS/BLVDS/CML/LVPECL输入，LVDS输出。 ●适用IEEE 1149.1和1149.6标准。 ●单电源3.3V供电。 ●可对输入和输出进行单独控制以降低功耗。 ●工业级温度范围（-40℃至±85℃）。 SCAN90CP02采用28引脚LLP封装或32引脚LQFP封装。电路的预增强功能用于补偿远距离传输或者有损耗的传输媒质。为使功耗最小，电路为每个输出提供了独立的引脚。而且预增功能是可编程设备的。 2 SCAN90CP02的应用在笔者的设计项目中，需要用高达600Mb/s的速率来传送数据，由发射机和接收机完成数据收发、调制及信道匹配等任务。为检验整个通信系统数据传输质量的好坏，笔者另外设计了一台高速误码率测试仪。该测试仪由3块电路板组成，分别是时钟产生板、发板和收板。在时钟产生板和发板上各用了一块SCAN90CP02，一是可使电路板上的输出信号尽可能靠近连接器，减轻板上核心电路的布线压力，使其位置放置更加自由；二是完成电平转换任务，将LVPECL电平转换成LVDS电平；三是补偿走线的损耗，保证信号有较好的传输质量。该误码仪的框图如图2所示，图中重点突出了SCAN90CP02的连接方式。以下详细介绍该测试仪中的各种电路板。（1）钟板。时钟板的SCAN90CP02配置成1:2分配器方式，EN0、EN1、SEL0和SEL1都置为低电平。时钟板产生的300MHz时钟信号为LVPECL电平，经SCAN90CP02转换成2路LVDS电平，分别送往误码仪的发板和收板。（2）发板。发板以Xilinx公司的VirtexII系列XC2V250型电路为核心，由一些外围电路和控制电路组成，完成伪码产生、数据成帧、并串变换等功能。输出的600Mb/s数据和300MHz时钟经SCAN90CP02中断通过连接器送到发射机。SCAN90CP02配置成双通道中断器方式，SEL1置高电平，其他控制端置电平。（3）收板。收板以Xilinx公司的VirtexII系列XC2V250型电路为核心，由一些外围电路和控制电路组成。实现帧同步、数据恢复、串并变换、比较计数和误码统计显示等功能。 SCAN90CP02的预增强控制端采用拨码开关来选择高、低电平，以增加设计的灵活性。 3 结束语在许多应用中特别是用高损耗的背板及电缆连接时，一些电路（如ASIC和FPGA等）的驱动能力往往不足，这就需要使用带有预增强功能的电路（如SCAN90CP02）预先将信号放大，这样不但可以保证接收器获得足够的输入信号电压，而且还可增大传输距离，改善信号质量。特别是采用LVDS传输方式时，其抗干扰能力大大增强，同时也降低了电磁辐射。

时间：2006-01-23 关键词： lvds 90 02 scan
基于LVDS技术的远端数据传输系统实现

引言现在，各种系列的传输设备或传输系统均使用价格便宜、取材方便的双绞线。来传输高质量的视频信号、音频信号和控制数据。且其传输距离可选。虽然使用品牌系列双绞线所组成的传输系统具有独特亮度／色度处理、多级瞬态冲击保护及超强的干扰抑制能力，但在数据高速传输中，其高可靠性技术指标却并不能符合要求，其所面临的问题是如何应用先进的技术来保证数据在双绞线缆中的高速传输。而将低电压差分信号(LVDS)串行器一解串器用于双绞线电缆数据高速传输系统不失为一种新技术，MAXIM公司的MAX9205／MAX9206正是利用这种技术完成了高频信号的远端传输。 1 LVDS技术及其优势LVDS接口又称RS-644总线接口，是20世纪90年代出现的一种数据传输和接口技术。LVDS是一种小振幅差分信号技术，使用非常低的幅度信号(约350 mV)，它通过一对差分PCB走线或平衡电缆来传输数据。其单个信道传输速率可达到每秒数百兆比特。其特有的低振幅及恒流源驱动方式只产生极低的噪声，且其功耗非常小。其传输介质可以是铜质的PCB连线，也可以是平衡电缆。 LVDS技术和其它接口相比。有着很大的优势，主要表现在下面几个方面：(1)高速率由于LVDS逻辑状态间的电压变化仅为300mV，因而能非常快地改变状态，从而实现高速率。 (2)低功耗随着工作频率的增加，LVDS的电源电流仍保持平坦，而CMOS和TTL技术的电源电流则会随频率增加而指数上升，这得益于使用恒流线路驱动器。LVDS的电流源可把输出电流限制到约3．5mA，同时也能限制跳变期间产生的任何尖峰电流。这样，在得到高达1．5 Gbps的高数据率的同时却不明显增加功耗。恒流驱动输出还能容忍传输线的短路或接地而不会产生热问题。由于LVDS降低了终端电阻压降，因此也降低了电路的总功耗。(3)噪声性能好LVDS产生的电磁干扰很低，这是因为采用了低电压摆幅、低边沿速率、奇模式差分信号、恒流驱动器的原因。其Icc尖峰只产生很低的辐射。通过减小电压摆幅和电流能量，LVDS可把场强减到了最小；其差分驱动器还引入了奇模式传输，即等量方向相反的电流分别在传输线上传输。以形成电流环路。从而使电流回路产生最低的电磁干扰；在差分信号的传输中，由于差分接收器只响应正负输入之差，因此当噪声同时出现在两个输入中时，其差分信号的幅度并不受影响。 (4)具有故障安全(fail-safe)特性由于恒流式驱动不会对系统造成任何损害，所以，LVDS驱动器可以带电插拔。LVDS的另一特点是接收器的故障保护功能，LVDS接收器在内部提供了可靠性线路。故可保证在接收器输入悬空、短路以及接收器输入处于驱动器三态输出或驱动器供电终止等情况下的可靠输出(约定为“1”)，从而防止输出产生振荡。(5)集成能力强由于可在标准的CMOS工艺中实现高速LVDS，故采用LVDS模拟电路集成复杂的数字功能是非常有利的。基于LVDS技术的众多优点。面向LVDS的电路模块越来越多。本文的LVDS串行器／解串器MAX9205／MAX9206就是其中最典型的一对器件。 2 MAX9205和MAX9206概述MAX9205和MAX9206是美信公司推出的一组差分信号芯片组。其中MAX9205可将1O位并行COM数据或TTL数据转换成具有内嵌时钟的高速串行数据流；MAX9206则是可接收该串行数据流并将它们转换为并行数据的解串器。同时又可以重建并行时钟。该器件组进行数据转换采用的是内嵌时钟，这样就可有效的解决由于时钟与数据的不严格同步而制约高速传输的瓶颈问题。MAX9205／MAX9206的内部结构及应用方法如图1所示。 2．1 MAX9205和MAX9206的工作原理MAX9205 LVDS串行器和MAX9206 LVDS解串器能够通过差分特性阻抗为100 Ω的串行点对点链路来传输高速数据。MAX9205和MAX9206的并行时钟频率范围为16～40 MHz。在数据转换的时候，串行器元件内部将自动加上两个数据位，即在并行送入的10位数据中加上一个起始位(1)和一个终止位(0)，这样，串行器输出就形成了一个12位的串行数据流，而解串器在接收数据的同时，则根据接收数据终止位和起始位之间的上升沿来恢复并行时钟频率。 2．2 MAX9205／MAX9206的工作模式MAX9205和MAX9206具有初始化、同步模式、数据传输模式和节电模式这四种工作状态．现分别介绍如下：(1)初始化上电后，各个管脚的输出为高阻状态．之后启动锁相环工作并跟随本地时钟，一旦锁存时钟信号后，就可以准备发送数据信号。(2)同步模式MAX9205具有两个同步模式选择位SYNC1和SYNC2，初始化之后就可以根据这两位的状态来决定芯片是进行同步模式还是数据传输模式。当两者之中有一个管脚持续6个周期的高状态后．芯片就会传输1024个周期的同步信号。同步信号是由6个连续的0和6个连续的1组成的串行数据流。(3)数据传输模式初始化完成后，若同步管脚都为0。则进行数据传输。此时串行器用TCLK端选通输入数据并存入10位输入锁存器。发送时从中取出数据，再加上作为内嵌时钟的起始位(1)和终止位(0)各一位，将总共12位数据顺序发送至串行差分端口，然后由解串器将接收到的串行数据转换为10位并行数据并存入输出锁存器，同时从内嵌时钟中恢复并重建并行时钟，并以此时钟来选通输出锁存器及输出数据。(4)节电模式串行器和解串器均可以工作在节电模式。当没有数据传输时，可以通过设置管脚pwden将芯片置于节电模式。这时锁相环停止工作，输出为三态，电流也降低到几个毫安。 3 远端高速数据传输系统的实现在高速远端数据传输中，信号的传输质量是整个系统功效的一个测试标准，由于高频率信号的变换较快，加上外部噪声和传输线路的衰减以及器件本身的限制等影响，高速数据系统的设计一直是工程上的一个难题。综合考虑这些因素，本系统采用串行器／解串器的方法来进行数据的传输设计。 3．1 系统工作流程本设计是一个远端显示的系统设计，要求将接收并处理过的数据在远端显示出来。其具体过程是使发射系统每3 600μs发送一帧数据，由数据采集系统对外部信号进行A／D采样．再送入DSP中进行信号处理以得到信号的某些特征。然后由DSP将处理过的信息发送给FPGA．这些处理过的数据是6000个八位的视频数据，速率为2MB／s。FPGA先将接收到的数据存储在双口RAM中。然后从双口RAM中将数据送入串行器。并通过串行器将信号发送给传输线，远端的接收系统再通过解串器进行一个反过程以将信号恢复为八位并行数据，最后送给显示系统。其总体流程如图2所示。 3．2 数据发送及接收的实现数据的采集及处理主要是根据具体的系统要求来获取信号的某些特征。这里着重介绍了信号的发送和接收部分以及其中用到的LVDS技术。传统的高速信号送入双绞线路进行远端传输的主要是利用软件方法将并行信号转换为串行信号，然后经过差分芯片将这种单路信号转换为两路信号，再送入双绞线路进行传输，最后在接收端将接收到的信号采用软件将串行转换为并行。这种方法结构简单，软件设计也较为容易。但是，这种方法存在数据和时钟的同步问题，即在接收端很难提取到时钟信号。从而会导致传输的失败。基于此，设计时可选择串行器解串器的方法，即采用元件的内嵌时钟来自动恢复。实践证明：这种方法的确能够很好的恢复发送端的信号。发送过程和接收过程的流程图如图3所示。目前串行器解串器产品发展十分迅速．有些产品已经突破700 Mbps的传输速率。因此，对于更高传输要求的系统设计．这种方法不失为一种很好的解决方案。 3．3 设计中应注意的问题由于MAX9205／MAX9206工作频率较高，可以实现160～400 Mbps的数据传输率，因此。其应用要求也比较严格。下面是在系统设计和应用过程中需要注意的问题：(1)由于串行器和解串器都存在两种电平信号(TTL乘LVDS)，所以在电路板设计过程中，推荐将这两种电平信号放置在不同的层面进行走线，并在中间用电源层或地层隔开，以防两种电平信号之间出现干扰。(2)由于信号的频率较高，所以LVDS信号走线要尽量短，并且两路差分信号走线距离要尽量相等，以防两路信号存在相位差异。减小信号的传输误差。(3)系统的时钟信号要求比较严格，MAX9205要求时钟的抖动最大为150 ps，时钟转换时间最大为6 ns，因此，在器件的选择以及时钟线的走线上要谨慎处理。尽量保证时钟信号的质量。(4)串行器和解串器的应用有严格要求，阻抗匹配问题也要注意，以保证接收端能够接收到正确的信号。(5)双绞线传输媒介的平衡性也是决定信号质量的一个重要因素。 4 结束语LVDS技术是一种低摆幅的电压差分信号，由于其抗噪声能力较强、功耗较低，目前LVDS技术能在广泛的应用领域里解决高速数据传输问题。近年来，随着体系结构技术和半导体工艺的发展，IC芯片上的时钟频率提高很快。但这也对芯片、电路底版、机箱以及机柜之间的互连速度提出了更迫切的要求。现代高性能微处理器的速度已经突破了1 GHz，芯片间的传输速率也达到了几百兆赫兹。但是，常规的CMOS和TTL由于自身的电路特性和信号特点。很难在芯片外进行200 MHz以上的信号传输。因此，大多数的微处理器的外部工作频率都降低到内部的一半，甚至更低。这就大大限制了微处理器高速性能的发挥。对于这个问题，LVDS技术也可作为一个有效的解决方法。因此，LVDS技术必将具有广泛的应用前景。基于LVDS技术电路的模块也必将得到更广泛的应用。

时间：2008-07-01 关键词： lvds 数据传输系统
一种基于LVDS的高速串行数据传输系统设计

引言在某型雷达信号处理系统中，要求由上位机(普通PC)实时监控雷达系统状态并采集信号处理机的关键变量，这就要求在处理机与上位机之间建立实时可靠的连接。同时，上位机也能对信号处理板进行控制，完成诸如处理机复位、DSP程序动态加载等功能。实验中，处理机和上位机之间的数据传输距离不小于8m。在这种前提下，计算机上现有的串口、并口显然不能满足要求，而USB2．0接口工作在高速模式时传输距离只有3m，其它诸如以太网传输的实时性难于满足要求，光纤通道传输的构建成本又太高。基于此，本文提出了一种采用LVDS高速串行总线技术的传输方案。数据传输系统方案由于系统要求传输距离大于8m，需采用平衡电缆。对于两端LVDS接口，可以采用 ASIC和FPGA两种方式实现。由于Xilinx公司生产的Virtex-II系列FPGA直接支持LVDS电平标准，本系统采用XC2V250实现，这不仅省去了专用LVDS电平转换芯片，节省了成本，而且可以将系统中其它控制逻辑集成在单个FPGA芯片内，从而降低了PCB设计的难度，提高了系统的集成度和可靠性。另外，收发接口逻辑采用FPGA，可以在使用过程中根据需要重新配置传输方向，以动态地改变收发通道的数目，大大增强了系统的可重构能力。整个数据传输系统框图如图1所示。由于数据传输是双向的，信号处理板和PCI板都有并／串转换发送模块和串／并转换接收模块(均在FPGA内实现)，两块板卡通过平衡电缆连接。此外，在信号处理板上，DSP处理机通过外部总线向 FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与DSP存储空间的数据交换。在PCI板上，FPGA通过PCI控制器和主机进行数据交换。系统工作原理可表述如下：DSP处理机将处理结果通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的并／串转换，并通过LVDS串行接口发送出去。数据通过平衡电缆传输至上位机接收卡。在上位机接收卡内，数据经串／并转换后，送至PCI接口控制电路。上位机输出数据到DSP处理板的过程则相反。由于系统要求数据传输上行数据率小于下行数据率，设计中上行数据传输通道数为1，下行数据通道数是4。在传输距离大于8m的情况下，实际单通道数据传输速率达到264Mbps。数据传输系统框图LVDS并／串转换实现由于FPGA是通过DSP处理机的外部总线获得数据的，其数据形式是并行的，所以发送前应将其转换为串行比特流。FPGA内实现并／串转换和串行发送功能的模块HSTX的原理框图如图2所示。并由图2可以看出，该模块有3个输入信号。分别为时钟输入CLK、帧同步信号TFR 和并行数据TCH1[7：0]。其中，CLK频率为33MHz，经过数字时钟管理器(DCM)锁相倍频后得到串行模块内部时钟CLK1X(33MHz)、 CLK4XR(33×4=132MHz)和CLK4XF(33×4=132MHz)，其中CLK4XR与CLK4XF反相，与CLK1X同相。输出为三组差分信号，分别为串行数据TCH1[P：N]、串行时钟TCLK[P：N]和串行帧同步信号TFR[P：N]。输入时钟CLK信号上升沿有效，时钟上升沿时，若帧同步信号为高电平，则锁存输入数据TCH1[7：O]，延时一个时钟周期开始发送。输出的发送时钟TCLK[P：N]为132MHz，双沿有效。输出串行数据采用小终端模式，数据低位LSB在前，帧同步信号TFR[P：N]输出比特序列11110000，用于供接收端同步。如图2所示，串行发送模块主要由LOAD_GEN、OUT_DATA、 OUT_FR、OUT_CLK4个模块组成。LOAD_GEN模块用来产生并／串转换时加载数据的选通脉冲。OUT_DATA模块采用移位寄存器实现数据并／串转换。而OUT_FR和OUT_CLK模块分别用来产生串行帧同步信号和串行时钟信号。这些模块均使用硬件描述语言VHDL设计完成。LVDS传输电路设计由于LVDS总线的传输速率达到264Mbps，对PCB布线等方面要求特别高。本文利用高速电路仿真分析工具――Mentor Graphics公司的HyperLynx，对LVDS传输电路进行了仿真设计，包含传输线阻抗设计、端接匹配、差分信号布线。同时考虑了接插件和传输电缆的选择对数据传输的影响。 LVDS信号的电压摆幅只有350mV，为电流驱动的差分信号工作方式，最长的传输距离可以达到10m以上。为了确保信号在传输线中传播时，不受反射信号的影响，LVDS信号要求传输线阻抗受控，差分阻抗为100。本系统应用中，利用高速电路仿真分析工具，通过合理的设置层叠厚度和介质参数，调整走线的线宽和线间距，计算出单线和差分阻抗结果，来达到阻抗控制的目的。 LVDS信号的拓扑可以是点到点单向，点到点双向或总线型 (multi―drop)。无论哪种应用，都需要在接收端进行端接匹配。匹配阻抗值等于差分阻抗，典型值为100。匹配电阻在这里主要起到吸收负载反射信号的作用，因此，要求距离接收端尽量靠近。在本系统中，利用FPGA片内的数控阻抗(Digitally ControlLED Impedance)，直接配置FPGA内部端接阻抗值，在FPGA内部实现端接匹配。这样做不仅可以方便修改端接阻抗值大小，使端接电阻很好地匹配，而且端接电阻与接收端非常靠近。差分信号的布线是整个传输电路设计的难点。一般来说，按照阻抗设计规则进行差分信号布线，就可以确保LVDS信号质量。在实际布线当中，LVDS差分信号布线应遵循以下原则： 1、差分对应该尽可能地短、走直线、减少布线中的过孔数，差分对内的信号线间距必须保持一致，避免差分对布线太长，出现太多的拐弯。 2、差分对与差分对之间应该保证10倍以上的差分对间距，减少线间串扰。必要时，在差分对之间放置隔离用的接地过孔。 3、LVDS差分信号不可以跨平面分割。尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但因为缺少参考平面而导致阻抗的不连续。 4、尽量避免使用层间差分信号。在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，层间差分信号不能保证差分线之间间距等于介质厚度，因此会造成层间差分对的差分阻抗变化。因此建议尽量使用同层内的差分。 5．在设计阻抗时，尽量设计成紧耦合方式，即差分对线间距小于或等于线宽。此外，在LVDS传输电路设计当中应当选用适合差分信号的高速接插件，一方面，接插件的特征参数能够与LVDS信号阻抗匹配，通过接插件的信号畸变很小；另一方面，能够提供足够的布线空间，设计PCB走线宽度和间距。例如AMP公司的 Z―PACK HS3系列接插件，在电气性能方面，比较适合高速LVDS信号互连。本系统采用平衡电缆实现长距离传输，然而，由于LVDS特殊的阻抗匹配要求和极低的时序偏置要求，传统的电缆不能用于LVDS数据传输。试验证实双绞线电缆性能最优。短距离(大约0．5m)应用时CAT3平衡双绞线电缆效果最佳。而高于0．5m以及数据率大于500MHz时，CAT5平衡电缆效果最好。结语本文实现的高速数据传输系统，已成功应用于某雷达信号处理机和上位机之间的数据传输，传输距离大于8m，单个通道数据传输速率达到264Mbps，5个数据通道传输速率总共达1．32GbpS，传输过程稳定。

时间：2010-02-23 关键词：数据传输 lvds 高速串行
低电压差分信号传输(LVDS)在汽车电子中的应用

低电压差分信号传输(LVDS)已经在众多应用中得到验证，LVDS在传送高数据率信号的同时还具有其它优势: 与低电源电压的兼容性；低功耗；低辐射；高抗干扰性；简单的布线和终端匹配。 LVDS为差分模式(图1)，这种模式固有的共模抑制能力提供了高水平的抗干扰性，由于具有较高的信噪比，信号幅度可以降低到大约100mV (图2)，允许非常高的传输速率。较低的信号摆幅还有助于降低功耗。与上述优势相比，LVDS的缺陷(每一通道需要两根连线传输信号)已经显得微不足道。图1. 基本的LVDS发送接收结构图2. LVDS的信号强度和幅度随着汽车内部整合的安全和辅助电子设备的增加，汽车领域对高速互连的需求急剧增长，主要集中在用于驾驶支持(电子后视镜、导航系统、泊车距离控制、超视距显示、仰视显示)的视频显示系统，车载娱乐系统(电视和DVD播放器) 等，这些应用要求高速数据传输，以满足图像传递的要求。正是这些需求的增长，带动LVDS产品在这些领域崭露头角(图3)。图3. 汽车应用的典型LVDS连接 LVDS非常适合汽车应用。汽车内部存在众多的电磁辐射源，因此，抗干扰能力是汽车电子设计最基本的要求。另外，考虑到LVDS传输线自身的低辐射优势，对系统的其它设施几乎不产生额外干扰。LVDS传输只需要简单的电阻连接，简化了电路布局，线路连接也非常简单(采用双绞铜质电缆)。LVDS兼容于各种总线拓扑: 点到点拓扑(一个发送器，一个接收器)；多分支拓扑(一个发送器，多个接收器)；多点拓扑(多个发送器，多个接收器) 汽车设计中存在一个关键问题，即车体不同位置的地电位有很大差异，电位差可能达到几伏特。直流耦合接口配置下，这样的电位差会很快中断数据传输。这个问题可以通过电容耦合传输信号解决，前提是信号传输中不会对电容在同一个方向长时间充电。而实际应用无法排除这种同一方向长时间充电的可能性，比如，在传输长串的连续1信号时。MAX9213/9214 (图4)利用“直流平衡”技术避免了上述问题，这类器件监控它的传输数据，当显示有过长的连续1或0信号时，芯片会在发送数据前将数据翻转，接收器可以很容易地通过翻转信号重建原始信号。这些操作消除了长串连续1或连续0信号，降低电容充电的影响，从而有效解决地电位偏差问题。图4. 两芯片传输方案，结合了收发功能和串行-解串功能从图3可以看出另外一个潜在问题：众多的系统互连意味着大量的电缆连线，而在原有的汽车设计中电缆(线束)连接已经非常拥挤，为了解决这一问题，需要区分不同数据传输的要求，并非所有连接都要求特别高的速率，Maxim推出的MAX9217/9218可以通过一对儿双绞线提供高达700Mbps数据速率()。以这个容量可以毫不费力地连接480 x 800分辨率的显示器。图5. 交流耦合串行器和解串器的功能框图为了进一步优化电磁辐射特性，Maxim的芯片还将并行数据显示过程中的所有切换操作都同步到时钟频率上，这个频率可以在3MHz到35MHz范围调节(对于一个既定应用，采用所允许的最低时钟频率以最小化电磁辐射)。另外，通过降低数据流本身引起的开关量，包括特殊的编码和串行输出的共模滤波，也有助于改善电磁兼容性。光纤接口也可以改善EMI，但这种方案存在其它问题，而且价格昂贵。 LVDS器件必须具有较高的ESD保护，特别是输入、输出引脚，这也是汽车工业非常普遍的要求。这些引脚必需能够承受IEC 61000-4-2规定的±15kV气隙放电、±8kV接触放电，或者是ISO 10605规定的±25kV气隙放电、±8kV接触防电。综上所述，无论是现在还是将来，LVDS接口都是汽车应用中连接板级系统的极好选择。为了达到这一目标，Maxim基于第一代LVDS产品的测试以及应用中取得的经验，开发出了日益完善的芯片，在近几年内，这些芯片必将成为汽车总线系统设计中LVDS连接方案的主导产品。

时间：2010-09-14 关键词：传输 lvds 低电压差分信号
LVDS多媒体接口在汽车电子领域的应用前景

本文讨论LVDS的各种多媒体特性，其中包括：低电源电压、低功耗、低辐射、高抗干扰能力以及简单的电缆布线与终端匹配。　　低电压差分信号传输(LVDS)已经在众多应用中得到验证，LVDS在传送高数据率信号的同时还具有其它优势： * 与低电源电压的兼容性 * 低功耗 * 低辐射 * 高抗干扰性 * 简单的布线和终端匹配　　LVDS为差分模式(图1)，这种模式固有的共模抑制能力提供了高水平的抗干扰性，由于具有较高的信噪比，信号幅度可以降低到大约100mV (图2)，允许非常高的传输速率。较低的信号摆幅还有助于降低功耗。与上述优势相比，LVDS的缺陷(每一通道需要两根连线传输信号)已经显得微不足道。图1. 基本的LVDS发送接收结构图2. LVDS的信号强度和幅度　　随着汽车内部整合的安全和辅助电子设备的增加，汽车领域对高速互连的需求急剧增长，主要集中在用于驾驶支持(电子后视镜、导航系统、泊车距离控制、超视距显示、仰视显示)的视频显示系统，车载娱乐系统(电视和DVD播放器)等，这些应用要求高速数据传输，以满足图像传递的要求。正是这些需求的增长，带动LVDS产品在这些领域崭露头角(图3)。图3.汽车应用的典型LVDS连接　　LVDS非常适合汽车应用。汽车内部存在众多的电磁辐射源，因此，抗干扰能力是汽车电子设计最基本的要求。另外，考虑到LVDS传输线自身的低辐射优势，对系统的其它设施几乎不产生额外干扰。LVDS传输只需要简单的电阻连接，简化了电路布局，线路连接也非常简单(采用双绞铜质电缆)。LVDS兼容于各种总线拓扑：　 * 点到点拓扑(一个发送器，一个接收器) * 多分支拓扑(一个发送器，多个接收器) * 多点拓扑(多个发送器，多个接收器) 　　汽车设计中存在一个关键问题，即车体不同位置的地电位有很大差异，电位差可能达到几伏特。直流耦合接口配置下，这样的电位差会很快中断数据传输。这个问题可以通过电容耦合传输信号解决，前提是信号传输中不会对电容在同一个方向长时间充电。　　而实际应用无法排除这种同一方向长时间充电的可能性，比如，在传输长串的连续1信号时。MAX9213/9214 (图4)利用“直流平衡”技术避免了上述问题，这类器件监控它的传输数据，当显示有过长的连续1或0信号时，芯片会在发送数据前将数据翻转，接收器可以很容易地通过翻转信号重建原始信号。这些操作消除了长串连续1或连续0信号，降低电容充电的影响，从而有效解决地电位偏差问题。图4. 两芯片传输方案，结合了收发功能和串行-解串功能　　从图3可以看出另外一个潜在问题：众多的系统互连意味着大量的电缆连线，而在原有的汽车设计中电缆(线束)连接已经非常拥挤，为了解决这一问题，需要区分不同数据传输的要求，并非所有连接都要求特别高的速率，Maxim推出的MAX9217/9218可以通过一对儿双绞线提供高达700Mbps数据速率(图5)。以这个容量可以毫不费力地连接480 x 800分辨率的显示器。图5. 交流耦合串行器和解串器的功能框图　　为了进一步优化电磁辐射特性，Maxim的芯片还将并行数据显示过程中的所有切换操作都同步到时钟频率上，这个频率可以在3MHz到35MHz范围调节(对于一个既定应用，采用所允许的最低时钟频率以最小化电磁辐射)。另外，通过降低数据流本身引起的开关量，包括特殊的编码和串行输出的共模滤波，也有助于改善电磁兼容性。光纤接口也可以改善EMI，但这种方案存在其它问题，而且价格昂贵。　　LVDS器件必须具有较高的ESD保护，特别是输入、输出引脚，这也是汽车工业非常普遍的要求。这些引脚必需能够承受IEC 61000-4-2规定的±15kV气隙放电、±8kV接触放电，或者是ISO 10605规定的±25kV气隙放电、±8kV接触防电。　　综上所述，无论是现在还是将来，LVDS接口都是汽车应用中连接板级系统的极好选择。为了达到这一目标，Maxim基于第一代LVDS产品的测试以及应用中取得的经验，开发出了日益完善的芯片，在近几年内，这些芯片必将成为汽车总线系统设计中LVDS连接方案的主导产品。

时间：2010-10-09 关键词：应用前景汽车电子 lvds 多媒体接口
汽车视频应用中的LVDS数据格式和接口电路

在新型汽车电子应用中，信号格式变化最快的是视频。几年以前，车载设备中的视频显示还仅限于导航系统的小尺寸显示屏，确切地说，它只是一个导航电子装置，有些豪华型汽车借助同一显示器播放电视信号。视频信号从电视接收机到显示器输出需要传输相当长的距离，图像格式是被称为复合视频基带信号(CVBS)的模拟信号。近几年，随着汽车电子技术的发展，对视频源、显示设备和视频传输线的研究开发取得了很大进展。例如，将导航显示器与电子系统分离开，使显示器可以安装在便于驾驶者观察的位置。这种分离需要增加视频传输线。此外，如今汽车上安装了越来越多的显示设备，包括用于显示速度、转速、汽车状态的电子仪表盘，以及后排座多媒体播放器(乘客能够观看电视或DVD等)。各个显示器都需要视频传输线。新一代汽车还可能配置各种摄像机用于辅助驾驶，例如后视镜摄像机、夜视镜以及路标识别摄像机，而每个摄像机都需要通过视频传输线连接到显示设备。车体内部迅速增加的传输线，特别是这些传输线越来越长，使得模拟CVBS信号的传输非常困难。这些信号格式不能承受汽车的电磁干扰。此外，大屏幕显示与越来越高的分辨率进一步加剧了视频干扰(如多径干扰)。图1：第一代LVDS收发器有8路输出，可利用LVDS发送/接收器连接导航显示屏。减小视频干扰的一种方案是用数字信号取代模拟信号，视频信号线本身不能产生干扰。现已证明，低压差分信号(LVDS)能够为数字视频传输提供最合理的连接。小信号幅度(0.35V)、差分结构使LVDS传输线具有最小的电磁辐射。第一代LVDS传输器件(如MAX9213、MAX9214)已经安装在汽车上，可提供一路时钟输出和三路数据，利用LVDS发送/接收器连接导航显示屏(图1)。三路并行输出要求达到图像传输所需的速率，时钟被用于同步传输。图2：在直流均衡LVDS数据输出格式中，每7个并行数据位为一组，每组有2位附加位用于指示数据是否反转。第一代系统的一个重要特征是可以选择输出电容耦合，这种耦合方式避免了发送器和接收器之间的地电位差，这个电位差有时可能达到几伏量级。如果采用直流耦合，电位差可能使数据传输完全无法进行，甚至产生很到的电流，从而损坏电路。若采用电容耦合，必须注意在一个传输方向不能让数据对电容长时间充电，传输一长串“1”时即可发生这种情况。 MAX9213/MAX9214内部的“直流平衡”电路能够解决这一问题。当它检测到一长串“0”或“1”时，将在发送数据之前将其反转。每7个并行数据位为一组，每组有2位附加位用于指示数据是否反转，如图2所示。当数据到达接收端时，接收器再将其恢复到原始数据。为了避免电容过充电，发送器需要通知接收器数据是否经过反转。第一代LVDS器件的缺陷是需要四对双绞线达到所要求的数据速率，因此8条数据线使机械结构变得复杂。第二代LVDS器件对此进行改进，例如MAX9217和MAX9218，采用一对双绞线同时传输数据和时钟。图3：MAX9217和MAX9218之间视频、控制数据链路设置和连接的结构图。 MAX9217串行器具有27位并行输入，总线速率高达35Mbps。在这27位中，18位是视频RGB数据，其中3基色各占用6位，其余9位是控制信号。9位控制信号中的前3位被指定为垂直、水平和RGB数据同步：VSYNC(C0)、HSYNC(C1)和ENAB(C2)。剩下的6个控制位(C3至C8)用于其他控制信号。图4：串行链路的视频数据和控制数据格式。在本例中，我们使用6个控制位中的一部分传输音频数据。MAX9217可以将18位RGB数据或9位控制数据转换为串行数据，然后通过LVDS链路对其进行传输。在视频显示的消隐期内发送控制数据，由RGB数据使能信号(ENAB)指示。MAX9218接收到串行数据后，将其转换成与MAX9217输入格式相同的并行数据。同样，当MAX9218输出并行数据时，根据串行LVDS链路的时序重新生成总线时钟。图3为MAX9217和MAX9218之间视频、控制数据链路设置和连接的结构图。图4视频数据和控制数据的时序。根据视频格式、显示器分辨率和链路速率，RGB数据的控制占空比在1%至5%之间。图5：扩频技术降低EMI。利用一对传输线实现数据、时钟的高速传输，这些器件可以比第一代器件传送更多的数据。Maxim即将推出的该系列器件速度将达到42MHz，1.15Gb。时钟频率的提高导致更强的电磁辐射，可利用扩频传输技术减小EMI。扩频技术在时钟频率中加入抖动，将原来的EMI峰值能量扩散在较宽频带。由于能量不变，所以EMI的最大峰值被削减(图5)。第二代LVDS数据传输器件主要针对大屏幕应用而设计。汽车内部各种摄像机的连接并不需要很高的传输速度，针对这种应用，Maxim的第三代LVDS器件采用低时钟速率，并减少了并行数据总线的宽度。第三代器件用于控制数据的传输，可被用来设置显示器亮度和对比度，或摄像机的灵敏度。目前系统中使用的是CAN、LIN或UART传输总线，这些方案需要更多的器件、电缆，且占用空间大，成本较高。Maxim的第三代器件将用LVDS接口传输控制数据，而避免使用其它接口。

时间：2012-07-24 关键词：汽车视频应用 lvds 接口电路
LVDS接口电路及设计

概述LVDS接口又称RS-644总线接口，是20世纪90年代才出现的一种数据传输和接口技术。LVDS即低电压差分信号，这种技术的核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，具有低功耗、低误码率、低串扰和低辐射等特点，其传输介质可以是铜质的 PCB连线，也可以是平衡电缆。LVDS在对信号完整性、低抖动及共模特性要求较高的系统中得到了越来越广泛的应用。目前，流行的LVDS技术规范有两个标准：一个是TIA/EIA（电讯工业联盟/电子工业联盟）的ANSI/TIA/EIA－644标准，另一个是IEEE 1596.3标准。1995 年11月，以美国国家半导体公司为主推出了ANSI/TIA/EIA－644标准。1996年3月，IEEE公布了IEEE 1596.3标准。这两个标准注重于对LVDS接口的电特性、互连与线路端接等方面的规范，对于生产工艺、传输介质和供电电压等则没有明确。LVDS可采用CMOS、GaAs或其他技术实现，其供电电压可以从+5V到+3.3V，甚至更低；其传输介质可以是PCB连线，也可以是特制的电缆。标准推荐的最高数据传输速率是655Mbps，而理论上，在一个无衰耗的传输线上，LVDS的最高传输速率可达1.923Gbps。LVDS接口的原理及电特性一个简单的LVDS传输系统由一个驱动器和一个接收器通过一段差分阻抗为100Ω的导体连接而成，如图1所示。驱动器的电流源（通常为3.5mA）来驱动差分线对，由于接收器的直流输入阻抗很高，驱动器电流大部分直接流过100Ω的终端电阻，从而在接收器输入端产生的信号幅度大约350mV 。通过驱动器的开关，改变直接流过电阻的电流的有无，从而产生“1”和“0”的逻辑状态。在有些最新生产的LVDS接收器中，100Ω左右的电阻直接集成在片内输入端上了，如MAXIM公司的MAX9121/9122等。在LVDS系统中，采用差分方式传送数据，有着比单端传输方式更强的共模噪声抑制能力。道理很简单，因为一对差分线对上的电流方向是相反的，当共模方式的噪声耦合到线对上时，在接收器输入端产生的效果是相互抵消的，因而对信号的影响很小。这样，就可以采用很低的电压摆幅（见表1）来传送信号，从而可以大大提高数据传输速率和降低功耗。表1是LVDS驱动器的主要电特性参数，表2是接收器的主要电特性参数。表3 是LVDS与其他几种接口的性能比较。同为差分传输接口，LVDS与RS-422、PECL相比，在传输速率、功耗、接收灵敏度和成本等方面都有优越性；与传统的TTL/CMOS接口相比，LVDS在高速、低抖动及对共模特性要求较高的数据传输系统中的应用有着无可比拟的优势。LVDS的低功耗、低误码率、低串扰、低辐射和高速的性能，使得它在激光打印机、蜂窝移动电话基站、网络路由器、数字交叉连接和时钟分配系统等领域的应用日益广泛。LVDS接口电路的设计为便于LVDS接口电路的设计，有多家公司生产了专门的LVDS收发器芯片，如NI公司的DS90LV017A驱动器和 DS90LV018A接收器、TI公司的SN65LVDS31驱动器和SN65LVDS32接收器、MAXIM公司的MAX9123驱动器和 MAX9122接收器等等。不同的芯片又具有不同的电平兼容性，NI公司的DS90LV031/032采用+5V电源供电，可直接与TTL/CMOS信号接口。而MAX9123/9122则采用+3.3V的工作电源，可直接与LVTTL/LVCMOS信号接口，并且MAX9122的数据输入端直接集成了 107Ω的终接电阻。设计LVDS接口，应注意以下几个问题：1. 根据系统的工作电源配置情况和需要传输的数据电平，合理选用驱动器和接收器芯片，或者根据接口芯片的情况，对被传输的数据首先进行电平转换。如果是 TTL/CMOS电平，可直接采用DS90LV031进行传输，在对端用DS90LV032进行接收。而如果传输LVTTL/LVCMOS电平的数据，就可以直接选用MAX9123/9122等低电压接口芯片。2. 注意阻抗匹配。既要根据接收器输入端的情况确定是否需要外接100Ω终接电阻，同时，要根据PCB的板材和参数合理设计驱动器的线输出阻抗，使其在 90～107Ω范围内。PCB传输线要尽可能地短，因为过长的线路，不但传输衰耗加大，降低了传输速率，而且阻抗也容易失配，并可能影响到信号的完整性。 3. 根据数据传输速率和传输电缆长度的关系，确定合适的电缆长度以满足系统的要求。一般地，采用LVDS方式传输数据，假定负载电阻为100Ω，当双绞线长度为10m时，传输速率可达400 Mbps；当电缆长度增加为20m时，速率降为100 Mbps；而当电缆长度为100m时，速率只能达到10 Mbps左右。4. 多数LVDS接口芯片的使能端在片内没有接上拉或下拉电阻，如果没有驱动信号输入，它们会不确定地被直接与地或Vcc相连，有可能造成逻辑错误。所以，除非有特别说明，接口芯片的使能输入端不要悬空。图2是采用MAXIM公司的一片MAX9123驱动器和一片MAX9122接收器设计的一个4通道LVDS点对点连接的单工接口。该接口工作电源为+3.3V，驱动器输入和接收器输出数据为LVTTL/LVCMOS电平。MAX9123/9122 是四驱动器/接收器芯片，采用表面封装形式、直通型引出脚，而且MAX 9122数据输入端内部并接有107Ω的电阻，不需要在电缆上再外接终端电阻了，这有助于简化PCB板设计和降低线间串扰。该接口采用实时传输（使能端接固定电平），传输速率最高可达500 Mbps。参考文献NI公司：LVDS Owners Manual作者：济南市72655部队司朝良

时间：2018-12-07 关键词： lvds 电源技术解析接口电路
基于LVDS为汽车应用提供可靠的视频接口

新型汽车电子信号格式变化最快的是视频，几年以前，车载设备中的视频显示还仅限于导航系统的小尺寸显示屏，确切地说，它只是一个导航电子装置，有些豪华型汽车借助同一显示器播放电视信号。视频信号从电视接收机到显示器输出需要传输相当长的距离，图像格式是称为复合视频基带信号(CVBS)的模拟信号。近几年，随着汽车电子技术的发展，对视频源、显示设备和视频传输线的开发取得了较大进展，本文讨论了相关的发展趋势。把导航显示器与电子系统分离开，使显示器可以安装在便于驾驶者观察的位置，这种分离需要添加视频传输线。现在，由于汽车上安装了越来越多的显示设备，包括用于显示速度、转速、汽车状态的电子仪表盘，后排座多媒体播放器(乘客能够观看电视或DVD等)，各个显示器都需要视频传输线。新一代汽车还可能配置各种摄像机用于辅助驾驶，例如后视镜摄像机、夜视镜以及路标识别摄像机，而每个摄像机都需要通过视频传输线连接到显示设备。车体内部迅速增加的传输线，特别是这些传输线越来越长，使得模拟CVBS信号的传输非常困难。这些信号格式不能承受汽车的电磁干扰，同时，大屏幕显示与越来越高的分辨率进一步加剧了视频干扰(如多径干扰)。减小视频干扰的一种方案是用数字信号取代模拟信号，视频信号线本身不能产生干扰。已经证明，低压差分信号(LVDS)能够为数字视频传输提供最合理的连接。小信号幅度(0.35V)、差分结构使LVDS传输线具有最小的电磁辐射。第一代LVDS传输器件(如MAX9213/MAX9214)已经安装在汽车上，可提供一路时钟输出和三路数据，利用LVDS发送/接收器连接导航显示屏(图1)。三路并行输出需要达到图像传输所要求的速率，时钟用于同步传输。图1. 第一代LVDS收发器有8路输出第一代LVDS器件的缺陷是需要四对儿双绞线(8路输出)达到所要求的数据传输速率，8条数据线使机械结构变得复杂，难以安装，与一对儿传输线相比成本要高得多。第二代LVDS器件对此进行了改进，例如MAX9247/MAX9248 (图2)，采用一对儿双绞线同时传输数据和时钟。图2. 第二代LVDS收发器有2路输出第二代芯片组的一个重要功能是可以选择电容输出耦合方式，LVDS器件通常不具备该功能。利用这种耦合方式可以避免发送器与接收器之间的地电位偏差问题。采用直流耦合时，这一潜在的电位差可能导致数据无法传输，甚至产生过大的电流损坏器件。使用电容去耦时，需保证发送数据不要沿着一个方向长时间地为电容充电，例如，在发送一长串“1”时即可出现这种情况。第二代器件，例如：MAX9247或MAX9248采用“直流均衡”技术解决了上述问题。当检测到发送数据中存在一长串1或0时，将对部分数据进行反相后发送。当数据到达接收器时，对这部分数据再次反相，恢复到原来的格式。利用这种方式可以避免对电容的过度充电，发送器会通知接收器每一批数据是按照正常格式还是反相格式发送的。第二代器件的速度能够达到42MHz，数据速率高达1.15Gb。时钟频率的提高导致更强的电磁辐射，可利用扩频传输技术减小EMI。扩频技术在时钟频率中加入抖动，将原来的EMI峰值能量扩散在较宽频带。由于能量不变，EMI的最大峰值被减小(图3)。图3. 扩频技术降低EMI 第二代LVDS数据传输器件主要为大屏幕应用设计。汽车内部各种摄像机的连接并不需要很高的传输速度，针对这种应用，Maxim的第三代LVDS器件采用低时钟速率，并减少了并行数据总线的宽度。第三代器件用于控制数据的传输(主要用于摄像机的连接，也可用于显示器)，用来设置显示器亮度和对比度，或摄像机的灵敏度。目前系统中使用的是CAN、LIN或UART传输总线，这些方案需要更多的器件、电缆，占用更大的空间，成本较高。第三代器件将用LVDS接口传输控制数据，避免使用其它接口。

时间：2008-04-21 关键词：视频接口 lvds 汽车应用
采用LVDS串行器/解串器传送车载I2S音频流

低压差分信令(LVDS)接口是传输车载数字视频信号的最有效接口，它也是传送数字音频数据流的低成本方案。本文说明如何采用美信集成产品公司(Maxim)的MAX9205/MAX9206 10位LVDS串行器/解串器(SerDes)，通过STP线缆传送多达4个I2S音频数据流。音频信号在模拟域与数字域之间的每次转换都会降低音质，因此尽可能保持音频数据为数字形式对获得最佳音质非常重要。面向媒体的系统传输(MOST)总线针对传送车载音频数据而设计，但实施起来比较昂贵，且对大多数应用来说大材小用。对于消费类音频设备，一般采用S/PDIF(由SONY公司与PHILIPS公司联合制定的一种数字音频输出接口)把压缩的音频数据从一个音频设备传送到另一个音频设备。不过， S/PDIF的带宽不足以以未压缩的格式传送5.1或7.1数字音频，同时也缺乏适合汽车应用的经过验证、鲁棒的物理层。采用LVDS传送数字音频数据是一个鲁棒、低成本、高带宽的接口方案，能方便被添加到现有硬件上，而不影响系统资源。目前已经可使用的I2S数字音频数据可被传送到汽车中的不同部位，而没有实际上上的软件开销。通过保持音频数据为数字形式，系统中不再需要多个ADC、DAC和线缆，由此节省下来的成本和电路板空间可用来实现其它功能。图1：I2S输入信号的采样波形。LVDS已被用于将来自照相机、DVD播放器和导航系统的视频数据路由传送到汽车中的各种显示设备上。LVDS所具备的低信号幅度和差分结构允许它以很低电磁辐射传送高带宽数据。 MAX9205被设计用来通过单个参考时钟传送10位并行数据。为将I2S信号SCLK、WS和SDA0-3作为数据传送，参考时钟需要与SCLK同步且至少为其频率的2倍。MAX9205要求参考时钟频率范围为16～40MHz，不过芯片将锁定参考时钟低至10MHz，从而允许使用普遍采用的12.28MHz时钟频率。图2：利用MAX9205/MAX9206传送I2S音频数据的电路原理图。离开模块的信号在线束中必须非常鲁棒，能忍受苛刻的汽车环境和故障状态。LVDS总线需进行交流耦合，以免在发生高压短路状况时受到损坏。由于MAX9205不能自动对输出信号进行直流平衡，所以应确保将要传送的数据已经进行了直流平衡。在10个可用的输入中，用到的一般不超过6个，因此可以利用其余的4个输入来对传送的数据进行直流平衡。SCLK和WS信号是对称信号，因此只需对随机信号SDA0-3进行反相并馈送到未用的输入端，以确保待传送的每个双通道I2S数据包的1和0数量相等。表1：串行器电路部分的元件和信号列表。为满足MAX9205的建立和保持时间并防止MAX9206解串器输出的抖动过大，应该在I2S信号不处于转变状态时对其采样。将TCLK_R/F接至GND，使MAX9205在参考时钟(TCLK)下降沿对输入进行采样。这里假设SCLK状态在TCLK上升沿改变。如果配置不同，就要对TCLK_R/F作适当调整，以确保满足输入信号的建立和保持时间要求。I2S输入信号的正确采样波形见图1。表2：解串器电路部分的元件和信号描述列表。图2给出了MAX9205和MAX9206的应用原理图。左半部分的串行器电路包含串行化和传送LVDS音频数据流所需的电路。右半部分的解串器电路包含接收和并行化LVDS音频数据流所需的电路。表1和表2分别列出了这两部分电路的元件和信号描述。综上所述，LVDS是最有效的车载数字视频接口，也是传送音频数据的最有效接口。MAX9205/MAX9206 LVDS串行器/解串器提供了在汽车内的两点之间传送多个I2S音频流的简单、低成本方案。Maxim公司的下一代LVDS产品将继续得到改进，并支持在同一STP线上传送控制和数据，从而消除了对额外控制接口的需求。

时间：2009-05-22 关键词： lvds 传送串行器 i2s
LVDS技术在数字视频传输系统中的应用

随着信息技术的发展，多媒体、虚拟现实以及网络技术对数字视频信号的带宽要求越来越大，数据传输的需求急剧增加。包含丰富信息量的视频图像传输技术倍受关注。传统的视频传输方法在速度、噪声、EMI／EMC、功耗、成本等方面存在很大的局限性。因此，采用新的I／O接口技术来解决视频图像传输问题显得日益突出。低电压差分信号传输技术简称LVDS(Low Voltage Differential Signal)技术具有高速、低成本的特性为解决视频传输这一瓶颈问题提供了可能。 LVDS技术核心是采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接，远距离信号传输。具有低功耗、低误码率、低串扰和低辐射等特点。其传输介质可以是铜质的PCB连线，也可以是平衡电缆。LVDS技术是种低摆幅的通用I／0标准，其低摆幅和低电流驱动输出实现低噪声和低功耗，解决物理层点对点传输的瓶颈问题，满足数据高速传输的要求。将LVDS技术应用到数字视频传输系统中，通过合理的方案设计使系统能满足图像数据实时、稳定、高速传输的要求。 1 数字视频传输系统硬件设计数字视频传输系统由发送单元和接收单元组成，其功能组成框图见图1。发送单元主要由FPGA、A／D转换器、串行器和信号预加重缓冲器组成，主要完成模拟视频信号数字化和数字图像信息串行经驱动后发送给接收单元。接收单元主要由LVDS均衡器、解串器和D／A组成，主要完成串行差分信号的解串，恢复成并行的数字信号信息，并将解串后的信号经D／A转换为模拟视频信号。 1．1 FPCA(现场可编程门阵列) 方案采用Actel公司推出的第二代基于Flash(闪存)的可编程器件ProASIC Plus系列中的APAl50。该系列器件具ASIC(专用集成电路)的性能和FPGA的灵活性于一身，具有150 000个系统门．逻辑单元为6 144个，内嵌36 Kb的双端口SRAM和2个锁相环(PLL)内核，支持3．3 V、32 bit、50 MHz的PCI总线，系统外部性能达150 MHz，具有高密度、低功耗、非易失及可重复编程等特点。因为ProASIC Plus系列FPGA基于Fla-sh技术，利用Flash开关保存内部逻辑，因此不需要另外的器件。由于不需要上电配置过程，因此具备上电就立即工作的特点。另外高度保密，使用者可编程设置多位密钥以阻止外界自行读取或更改器件的配置。方案中利用APAl50主要实现逻辑控制、A／D采样控制、数字图像增强等功能。 1．2 LVDS接口电路设计 LVDS接口电路由串行／解串器、预加重器和均衡器等组成，主要负责LVDS信号的转换和传输，是整个系统设计的关键。图2是系统LVDS接口电路连接图，其中串行器DS92LV18将FPGA输出的图像数据和有关图像的时钟和同步信号等并行信号转换为串行LVDS信号输出，经DS25BRl20接口器件预加重后，传输给接收单元的均衡器器件DS25BRll0，均衡后的LVDS信号再通过解串器DS92LV18恢复成并行信号送D／A转换器进行数／模转换。 1．2．1 串行／解串器串行器和解串器采用18位高性能串行／解串器DS92LV18，其主要性能特点：时钟频率15～66 MHz，可支持0．27～1．188 Gb／s的有效载荷；收发一体设计，内置发射／接收数字锁相环，提供帧同步、帧检测、时钟恢复功能；具有“即插即用”的同步操作能力，带电插接时无需系统干预。DS92LV18在系统的发送单元中主要是将数字图像数据、时钟和同步等信号由并行转为串行的LVDS信号，在接收单元中主要将串行的LVDS信号数据解串恢复成并行的图像数据、时钟和同步信号。图3为DS92LVl8的结构简图。 DS92LVl8的引脚配置如下： DIN[0：17]：18位并行LVTTL／LVCOMS输入数据信号； TCLK：编码时钟，当编码器工作时，该时钟信号经编码锁相环20倍频后将DIN[0：17]和TCLK编码成20位串行数据信号，以LVDS标准电平信号从D0+和DO-输出，应用中要求与解码时钟REFCLK同频率，2个时钟频率偏差不能超过5％； SYNC：编码器工作控制信号，当编码器和解码器工作时，置低电平； TPWDN、DEN：编码器工作控制信号，当编码器工作时，置高电平；当解码器工作时，置低电平； RPWDN、REN：解码器工作控制信号，当解码器工作时，置高电平：当编码器工作时，置低电平； RIN+、RIN-：解码器输入串行LVDS信号； ROUT[O：17]：解码器输出的18位并行LVTTL信号； RCLK：解码器输出时钟，当解码器正常工作时，该时钟与输入的解码时钟REFCLK同频率； LOCK：解码器工作状态指示信号，当解码器工作不正常时，该信号为高电平，通过检测该信号可以测出系统传输的误码率； LINE_LE、LOCAL_LE：回馈信号，可以用于器件工作状态检测，实际应用中置低电平； AVDD：模拟供电电源，3．3V供电；AGND：模拟地； DVDD：数字供电电源，3．3V供电；DGND：数字地；PVDD：锁相环供电电源，3．3V供电；PGND：锁相环地。 1．2．2 缓冲器和均衡器虽然LVDS串行／解串器可以驱动连接电缆，但电缆的长度受到一定的限制，一般不超过几米。由于本系统需要长距离传送数据，因此为了解决长距离传送的设计问题，考虑在发送单元和接收单元的高速串行数字信号进行预加重和均衡。预加重功能不但可为高频电缆的损耗提供补偿，而且也可加强电缆及背板的数据传送能力，使系统可以支持更长距离的传送。均衡器的功能是对信道损失进行补偿并滤除噪声，使电缆传来的串行数字信号可以重新恢复其原有强度。采用单通道LVDS缓冲器DS25BRl20和DS25BRll0，即使传输速度高达3．125Gb／s，仍可确保信号完整无缺。DS25BRl20和DS25BRllO的结构简图如图4和图5所示，其中DS25BRl20具有四级传输预加重功能，可通过设置PE0、PEl选择不同的预加重等级；DS25BRll0具有四级接收均衡功能，可通过设置EQ0、EQl选择不同的均衡等级。这两款器件均内置有100Ω的输入输出终端匹配电阻，因此可直接与串行／解串器DS92LVl8输出和输入端相连，不必考虑外接匹配电阻的问题，减少了外围器件的数量，简化了PCB布线。 2 数字视频传输系统的实现在本系统中，传输的数字图像分辨率为512x256x10 bit，编码时钟和解码时钟均选用40 MHz。在设计过程中，发送单元和接收单元均为4层板，从顶层到底层分为LVDS信号层、地层、电源层、TTL信号层，采用屏蔽双绞线电缆相连。LVDS信号不仅是差分信号，也是高速数字信号，因此在进行含有LVDS信号的PCB设计时，如何实现阻抗匹配，以防止信号在传输线终端产生反射是非常重要的。否则，由差分阻抗的不匹配产生的反射不仅会减弱信号，还会增加共模噪声，从而产生电磁辐射。因此布线时应注意：1)LVDS缓冲器DS25BRl20和均衡器DS25BRllO应尽可能地靠近DS92LV18输出和输入端；2)差分线对的长度相互匹配，差分线对内两条线之间的距离应尽可能短且两条差分线之间的距离应尽可能保持一致，以避免差分阻抗的不连续性：3)LVDS信号走线应尽量短而直，需拐弯时应走圆弧或45°折线，并尽量减少过孔。4)使用分布式的多个电容来旁路LVDS设备，表贴电容尽可能靠近电源／地层引脚放置。对于DS92LVl8，若PVDD(锁相环供电电源)与AVDD、DVDD没有隔离使用同一个电源时，则应贴近每一个PVDD引脚旁放一π型(CRC或CLC)滤波器进行滤波。经过实验，该数字视频传输系统在数据传输时解串出的数据无误码，解串出的时钟和行场等同步信号与原信号相比有极小的相位延迟，恢复的图像清晰无干扰，实现了视频图像的实时传输，满足工程应用要求。如果接收板解串的图像需要进行后续的图像处理，则建议在接收板的解串器后增加一片FPGA，将解串的并行信号接入FPGA在时序上进行处理如进行相位对齐等，则效果会更好。 3 结论随着高分辨率、远距离数字视频传输的需求急剧增加，LVDS技术以其高速传输能力、低噪声干扰、集成能力强、低成本、低功耗等特点，必将具有广阔的应用前景。文中设计的基于LVDS技术的视频传输系统，实现了数字视频的实时远距离传输，方案通用性和可扩展性强，可应用到更高帧频和分辨率的视频传输系统，也可应用到多路视频传输系统，满足数字视频传输的工程应用要求。

时间：2010-09-07 关键词：中的应用传输系统 lvds 数字视频
基于FPGA和LVDS技术的光缆传输技术

1 引言　　某飞行器发射前，需测试飞行器各项参数，参数测试是通过数据记录器记录飞行器数据并传至地面测试台。测试过程中，为了保证测试人员人身安全，飞行器和地面测试台间距需有300 m，两者间采用长线数据传输。现有的技术有：RS一485总线，在几百米时，传输速度较低；CAN总线虽具有较高的可靠性，但传输速度也较低；而千兆以太网接口的传输速度很快，但以太网协议复杂，不适用。为此，这里提出一种基于FPGA和LVDS接口器件的光缆传输技术。　　2 LVDS简介　　低电压差分信号(Low Voltage Differential Signaling，简称LVDS)是一种适应高速数据传输的通用点对点物理接口技术。它采用低摆幅差分信号技术，使其信号能在差分PCB线对儿或平衡电缆上以几百Mb／s的速度传输．其低摆幅和低电流驱动输出实现低噪声和低功耗。　　每个点到点连接的差分对儿由驱动器、互连器和接收器组成。驱动器和接收器主要完成TTL信号和LVDS信号之间的转换。互连器包含电缆、PCB上差分线对儿以及匹配电阻。LVDS驱动器由一个驱动差分线对儿的电流源组成，LVDS接收器具有高输入阻抗，因此驱动器输出的电流大部分都流经100Ω的匹配电阻，并在接收器的输入端产生约350 mV的电压。当驱动器翻转将改变流经电阻的电流方向，因此产生有效的逻辑1和逻辑O的低摆幅驱动信号实现高速操作并减小功耗，差分信号提供适当噪声边缘。不管使用的是PCB线对儿还是电缆，都必须防止反射，减少电磁干扰。LVDS要求使用一只与介质相匹配的终端电阻，应将其尽可能地靠近接收器放置。LVDS接收器可以承受1 V的驱动器与接收器间对接地的电压差。由于LVDS驱动器典型的偏置电压为1．2 V，所以其电压差驱动器典型的偏置电压以及轻度耦合噪声之和范围为0．2～2．2 V。建议接收器的输入电压范围为0～2．4 V。　　3 总体设计方案　　系统设计要求传输速度应在1~16 Mb／s自动适应，传输距离不小于300 m，且必须与其他系统电磁隔离，避免电磁干扰。因此，该系统设计采用集成的LVDS接口器件DS92LVl021，其数据传输速度是1*0 Mb／s，10位数据位。而CLC001，CLC012为专用长线电缆驱动器，与光模块相结合可将传输距离扩展2 km，且外部电路简单，功耗低。FPGA选用Spartan一2系列器件，其最高工作速度为200 MHz，逻辑宏单元丰富，满足系统设计要求。因此，该系统设计选用LVDS接口器件实现LVDS长线传输，而记录器、测试台和LVDS器件接口的时序匹配则选用FPGA实现。　　图1为系统设计的框图，测试台发送的STATE、CTLl、CTL2等状态及控制信号传送至记录器，并将记录器发送的数据及同步时钟传送至地面测试台。其中，记录器、LVDS发送端、LVDS接收端的电源均由测试台提供，电压为+9 V。　　LVDS长线传输模块分为LVDS发送电路和LVDS接收电路。LVDS发送电路将从记录器接收到的并行数据进行速度匹配后转换成LVDS串行数据流，并通过双绞线发送。LVDS接收电路将接收到的LVDS串行数据流还原成并行数据进行速度匹配后送至测试台。　　4 硬件设计　　该系统设计的关键部分为LVDS的接口设计，由于传输数据速度很高，因此应按照高速电路的要求进行设计，所有布线应尽量短，传输线路阻抗匹配。传输模块发送端工作时首先由FPGA给DS92LV1021的使能端DEN及TCLK-R／F触发沿选择高电平，并向TCLK引脚输出20 MHz的工作时钟，接着DS92LV1021将从FPGA处接收到的TTL并行信号转换为LVDS标准的串行信号，再由Do一及Do+输出至CLC001驱动器，经电光转换后，由光缆传输至接收板电路，并由接收电路的光电转换器送至CLC012，从而补偿已衰减的信号，再由DS92LV1212解串器还原出10位并行数据及l位时钟位。图2为发送电路原理图。　　传输模块接收端主要由CLC012均衡器及DS92LV1212解串器组成。DS92LV1212的D00~D09将还原出的并行数据输出，RCLK为还原出的同步时钟，REFCLK为解串器的工作时钟，由FPGA给出。　　5 软件设计　　系统上电后，测试台先向采编器发出读数命令，采编器接到命令后，以l Mb／s的速度输出8位并行数据，而LVDS传输器件最低工作速度为16 Mb／s，为了实现速度匹配与自适应，该系统设计采用了Soatan-2E型FPGA内部双口RAM实现FIFO，其时钟最高工作频率为200 MHz，满足要求，当采编器以1 M b／s速度输出数据时，首先进入FPGA内部FIFO，FPGA内部对数据计数，当存满512个数后，FPGA以20 Mb／s的速度输出8位并行数据，为了保证DS92LVl021一直处于工作状态，FPGA在两次发送数据的间歇所输出的无效数，有效数和无效数通过LVDS传输器件的lO位数据位的高2位数据位作为标志位进行区分，在接收端FPGA通过判断标志位来识别有效数或无效数，舍弃无效数，保证数据正确传输。FPGA在整个系统中起数据缓冲作用，由于采用FIFO作为外部数据接口，所以可实现对外部数据的自适应要求。整个程序用VHDL语言编写，流程图如图3所示。　　6 试验结果　　为了测试最终效果，在发送电路和接收电路之间用不同长度的单模光纤连接，系统上电后，发送端发送数据速度为20 Mb／s，使用示波器捕获接收端数据波形，并进行对比，实验结果记录如表1所列。图4和图5分别给出100 m和300 m光缆的数据波形。由数据波形图知，在传输过程中，波形畸变非常小，没有出现误码和丢数的现象，完全满足系统要求。　　7 结语　　本文所述LVDS长线传输方案具有电路设计简单，传输速度快，传输距离远的优点，并且对传输速度能够自适应，在需远距离传输的环境中有广阔的应用前景。

时间：2019-03-05 关键词： FPGA 技术 lvds 光缆嵌入式处理器
采用LVDS高速串行总线技术的传输方案

引言在某型雷达信号处理系统中，要求由上位机(普通PC)实时监控雷达系统状态并采集信号处理机的关键变量，这就要求在处理机与上位机之间建立实时可靠的连接。同时，上位机也能对信号处理板进行控制，完成诸如处理机复位、DSP程序动态加载等功能。实验中，处理机和上位机之间的数据传输距离不小于 8m。在这种前提下，计算机上现有的串口、并口显然不能满足要求，而USB2.0接口工作在高速模式时传输距离只有3m，其它诸如以太网传输的实时性难于满足要求，光纤通道传输的构建成本又太高。基于此，本文提出了一种采用LVDS高速串行总线技术的传输方案。数据传输系统方案由于系统要求传输距离大于8m，需采用平衡电缆。对于两端LVDS接口，可以采用ASIC和FPGA两种方式实现。由于Xilinx公司生产的 Virtex-II系列FPGA直接支持LVDS电平标准，本系统采用XC2V250实现，这不仅省去了专用LVDS电平转换芯片，节省了成本，而且可以将系统中其它控制逻辑集成在单个FPGA芯片内，从而降低了PCB设计的难度，提高了系统的集成度和可靠性。另外，收发接口逻辑采用FPGA，可以在使用过程中根据需要重新配置传输方向，以动态地改变收发通道的数目，大大增强了系统的可重构能力。整个数据传输系统框图如图1所示。由于数据传输是双向的，信号处理板和PCI板都有并/串转换发送模块和串/并转换接收模块(均在FPGA内实现)，两块板卡通过平衡电缆连接。此外，在信号处理板上，DSP处理机通过外部总线向FPGA发送缓存区内写入数据，FPGA通过DSP的主机口完成与 DSP存储空间的数据交换。在PCI板上，FPGA通过PCI控制器和主机进行数据交换。系统工作原理可表述如下：DSP处理机将处理结果通过外部总线输出到FPGA缓冲存储器内，在FPGA内完成数据的并/串转换，并通过LVDS串行接口发送出去。数据通过平衡电缆传输至上位机接收卡。在上位机接收卡内，数据经串/并转换后，送至PCI接口控制电路。上位机输出数据到DSP处理板的过程则相反。由于系统要求数据传输上行数据率小于下行数据率，设计中上行数据传输通道数为1，下行数据通道数是4。在传输距离大于8m的情况下，实际单通道数据传输速率达到264Mbps。 LVDS并/串转换实现由于FPGA是通过DSP处理机的外部总线获得数据的，其数据形式是并行的，所以发送前应将其转换为串行比特流。FPGA内实现并/串转换和串行发送功能的模块HSTX的原理框图如图2所示。由图2可以看出，该模块有3个输入信号。分别为时钟输入CLK、帧同步信号TFR和并行数据TCH1[7：0]。其中，CLK频率为 33MHz，经过数字时钟管理器(DCM)锁相倍频后得到串行模块内部时钟CLK1X(33MHz)、CLK4XR(33×4=132MHz)和 CLK4XF(33×4=132MHz)，其中CLK4XR与CLK4XF反相，与CLK1X同相。输出为三组差分信号，分别为串行数据 TCH1[P：N]、串行时钟TCLK[P：N]和串行帧同步信号TFR[P：N]。输入时钟CLK信号上升沿有效，时钟上升沿时，若帧同步信号为高电平，则锁存输入数据TCH1[7：O]，延时一个时钟周期开始发送。输出的发送时钟TCLK[P：N]为132MHz，双沿有效。输出串行数据采用小终端模式，数据低位LSB在前，帧同步信号TFR[P：N]输出比特序列11110000，用于供接收端同步。如图2所示，串行发送模块主要由LOAD_GEN、OUT_DATA、OUT_FR、OUT_CLK4个模块组成。LOAD_GEN模块用来产生并/串转换时加载数据的选通脉冲。OUT_DATA模块采用移位寄存器实现数据并/串转换。而OUT_FR和OUT_CLK模块分别用来产生串行帧同步信号和串行时钟信号。这些模块均使用硬件描述语言VHDL设计完成。 LVDS传输电路设计由于LVDS总线的传输速率达到264Mbps，对PCB布线等方面要求特别高。本文利用高速电路仿真分析工具——Mentor Graphics公司的HyperLynx，对LVDS传输电路进行了仿真设计，包含传输线阻抗设计、端接匹配、差分信号布线。同时考虑了接插件和传输电缆的选择对数据传输的影响。 LVDS信号的电压摆幅只有350mV，为电流驱动的差分信号工作方式，最长的传输距离可以达到10m以上。为了确保信号在传输线中传播时，不受反射信号的影响，LVDS信号要求传输线阻抗受控，差分阻抗为100。本系统应用中，利用高速电路仿真分析工具，通过合理的设置层叠厚度和介质参数，调整走线的线宽和线间距，计算出单线和差分阻抗结果，来达到阻抗控制的目的。 LVDS信号的拓扑可以是点到点单向，点到点双向或总线型(multi—drop)。无论哪种应用，都需要在接收端进行端接匹配。匹配阻抗值等于差分阻抗，典型值为100。匹配电阻在这里主要起到吸收负载反射信号的作用，因此，要求距离接收端尽量靠近。在本系统中，利用FPGA片内的数控阻抗 (Digitally Controlled Impedance)，直接配置FPGA内部端接阻抗值，在FPGA内部实现端接匹配。这样做不仅可以方便修改端接阻抗值大小，使端接电阻很好地匹配，而且端接电阻与接收端非常靠近。差分信号的布线是整个传输电路设计的难点。一般来说，按照阻抗设计规则进行差分信号布线，就可以确保LVDS信号质量。在实际布线当中，LVDS差分信号布线应遵循以下原则： 1、差分对应该尽可能地短、走直线、减少布线中的过孔数，差分对内的信号线间距必须保持一致，避免差分对布线太长，出现太多的拐弯。 2、差分对与差分对之间应该保证10倍以上的差分对间距，减少线间串扰。必要时，在差分对之间放置隔离用的接地过孔。 3、LVDS差分信号不可以跨平面分割。尽管两根差分信号互为回流路径，跨分割不会割断信号的回流，但因为缺少参考平面而导致阻抗的不连续。 4、尽量避免使用层间差分信号。在PCB板的实际加工过程中，由于层叠之间的层压对准精度大大低于同层蚀刻精度，以及层压过程中的介质流失，层间差分信号不能保证差分线之间间距等于介质厚度，因此会造成层间差分对的差分阻抗变化。因此建议尽量使用同层内的差分。[!--empirenews.page--] 5.在设计阻抗时，尽量设计成紧耦合方式，即差分对线间距小于或等于线宽。此外，在LVDS传输电路设计当中应当选用适合差分信号的高速接插件，一方面，接插件的特征参数能够与LVDS信号阻抗匹配，通过接插件的信号畸变很小;另一方面，能够提供足够的布线空间，设计PCB走线宽度和间距。例如AMP公司的Z—PACK HS3系列接插件，在电气性能方面，比较适合高速LVDS信号互连。本系统采用平衡电缆实现长距离传输，然而，由于LVDS特殊的阻抗匹配要求和极低的时序偏置要求，传统的电缆不能用于LVDS数据传输。试验证实双绞线电缆性能最优。短距离(大约0.5m)应用时CAT3平衡双绞线电缆效果最佳。而高于0.5m以及数据率大于500MHz时，CAT5平衡电缆效果最好。结语本文实现的高速数据传输系统，已成功应用于某雷达信号处理机和上位机之间的数据传输，传输距离大于8m，单个通道数据传输速率达到264Mbps，5个数据通道传输速率总共达1.32GbpS，传输过程稳定。

时间：2014-12-04 关键词： lvds 高速串行总线技术总线与接口
基于FPGA的LVDS高速数据通信卡

某遥测信号模拟源是用于产生模拟信号处理器、遥测组件测试和交付测试的前端输入信号的专用设备。该信号源生成各种类型的信号，输入给待测产品，测试时比对遥测信号模拟源生成的信号和其经过待测产品以后的信号，以判断产品的功能是否正常。设计中的板卡为该遥测信号模拟源的组成部分，主要用于测试产品的LVDS总线协议的功能是否正常。由于待测信号的特殊应用，要求板卡能够接收200 Mbit·s-1内的高速串行数据并能发送10～50 Mbit·s-1的任意速率LVDs数据。因PCI总线速度高、兼容性好、可靠性高且成本低，使其在各种与主机通信的总线技术中优势明显。FPGA资源丰富、速度快、开发方便快捷，因此在高速数据通信中应用广泛。DDS频率合成技术通过频率控制字、相位控制字及参考时钟的控制来实现输出信号的调频调相，并且输出信号具有频率转换快、频率分辨率高和相位噪声低等优点。综合上述特点，设计运用PCI9054实现PCI总线接口，FPGA实现数据接收发送控制及接口实现，DDS芯片AD9851产生任意LVDS数据发送时钟，最后使用MFC实现板卡的交互界面并对板卡实现测试。1 硬件设计数据接收系统是将目标信号进行采集、处理并存储，形成计算机可以处理的数据格式，即包含信号输入单元、信号处理单元和信号输出单元。数据发送系统是将目标数据传送给下位机，下位机进行数据格式处理，然后按照数据协议形式通过信号输出单元发送出去。除此之外整个系统还需要缓冲区、时钟以及电源等相关模块支持。图1所示为本板卡的硬件设计框图。1．1 PCI接口设计PCI总线是由Intel等公司制定的具有严格规范的外部设备互联总线，是目前计算机中广泛采用的局部总线，它的信号线包括32根地址数据复用线、仲裁、接口控制线、总线命令字节允许复用线和系统复位等。PCI接口设计一般采用两种方法：(1)利用CPLD／FPGA实现，这种方法可以针对自己的需要定制功能，设计灵活性大。(2)用通用的接口芯片，如AMCC公司的S5933、PLX公司的PCI9054等。因PCI总线协议复杂，自行设计接口费时费力，而PCI接口芯片具有设计简单、功能强大、可靠性好等特点，从而大大减少开发工作量。综上所述，设计选用PCI90 54，C从模式工作，本地总线端输入时钟50 MHz，配置芯片为Mierochip Technology公司的93LC56串行EEPROM。1．2 LVDS接口设计低压差分信号(Low Voltage Differential Signaling，LVDS)采用极低的电压摆幅高速差动传输数据，可以实现点对点或一点对多点的连接。文中采用Cyclone I系列EP1C6Q240FPGA，它支持高速LVDS接口，利用其I／O的LVDS驱动器把FPGA内部逻辑信号转换为低压差分信号对，经过传输线传送到对方差分接收电路。在Cyclone I系列FPGA中，使用LVDS接口只需在其配套的Quartus II软件的MegaWizard中调用Alt lvds并进行定制即可。LVDS接口电路的设计如图2所示，FPGA发送端通过LVDS发送差分信号，在差分线上分别串接一个120 Ω电阻，再在其间并接一个170 Ω电阻，削弱差分信号的幅值，防止信号产生震荡；FPGA接收端在差分线间并接一个100 Ω的终端电阻，电流主要通过终端电阻形成回路，从而在接收器的输入端形成差分接收的信号电压；PCB布线时防止LVDS高速信号串扰和互扰，避免其他信号耦合到LVDS传输线上，应尽量将LVDS信号和其他信号分别布在两个信号层上。1．3 其他接口设计为满足PCI总线的DMA传输特性，需要在硬件上加入缓冲区。输入的LVDS速率越高，需要的缓冲区容量越大，以保证不丢失数据。因此设计选用Micron公司提供的MT48LC2M32 SDRAM作为缓冲区，它是一款64 MB全同步SDRAM。另外，输出的LVDS信号要求10～50 MHz频率范围内任意可调，因此选用AD公司采用CMOS技术生产的直接数字合成器AD9851，它的最高工作时钟为180 MHz，内部除了完整的高速DDS外，还集成了时钟6倍频器和一个高速比较器，并且它的接口控制简单，可以用8位并行口或串行口直接输入频率、相位等控制数据。设计中通过FPGA中PLL输出30 MHz时钟，倍频器将参考时钟倍频至180 MHz，控制接口采用并行口传输。除此之外，时钟模块采用有源晶振为系统提供50 MHz时钟，SDRAM时钟由FPGA内部PLL合成。电源模块采用外围电路简单的LDO(Low Dropout Regulator)提供3．3V及1．5V电源电压。1．4 FPGA内部结构设计FPGA内部结构的逻辑设计是本板卡设计的核心部分，图3所示为本系统FPGA内部结构框图。LVDS信号接收器接收外部的LVDS数据帧，检出帧头，并将帧数据传送给双口RAM进行处理，一个数据帧包含32 bit的帧头和256×32 bit的帧数据。接收的双口RAM实现数据的乒乓存储，写数据的宽度为1 bit，读数据的宽度为32 bit，以此来实现数据的串并转换，同时实现数据时钟域的转换。LVDS接收数据控制模块用于产生双口RAM和SDRAM控制器的地址总线、数据总线和控制总线，实现各接收模块联合控制和数据转移，同时它还负责从SDRAM控制器读取数据送至FPGA内的FIFO缓冲区，用于PCI总线交互。LVDS信号发送部分由LVDS发送数据控制、双口RAM、FIFO缓冲、LVDS信号发送器和DDS控制器组成。LVDS发送数据控制用于产生各模块的地址、数据和控制总线，实现数据转移和交互。双口RAM实现并串转换和乒乓存储。LVDS信号发送器为数据帧添加包头，并连同帧数据以AD98 51产生的发送频率串行发送出去。另外，SDRAM控制器是FPGA内用于外部SDRAM控制的模块，PCI本地总线控制器是FPGA内用于控制PCI9054本地总线交互的模块，DDS控制器是FPGA内用于外部AD9851控制的模块。PLL是Ahera FPGA内提供的模拟延迟锁相环模块，可以实现系统时钟的倍频、分频及延迟等时钟控制操作。通过该模块可以实现系统内不同时钟域的时钟分配。2 软件设计系统设备的驱动程序采用Windows下的WDM(Windows Driver Model)驱动程序。目前开发WDM驱动程序通常有3种工具，即Windows DDK、DriverStudio和WinDriver。由于DriverStudio包含完善的源代码生成工具以及相应的类库和驱动程序样本，提供了在VC++下进行驱动程序开发的支持，因此设计中使用DdverStudio来开发WDM驱动程序。设计的上层应用程序采用Microsoft Virtual Studio作为开发平台，通过MFC设计了人机交互界面，主要用于完成接收数据显示存储、发送数据载入、发送频率控制字以及PCI控制命令等功能。其程序面板如图4所示。3 结果测试在Ahium Designer 2009平台上进行板卡硬件原理图和PCB图设计，FPGA芯片采用Altera公司的EP1C6Q240C6，使用Quartus II 9．0开发系统实现编程和仿真，完成对电路设计的功能仿真和时序仿真。在Quartus II中进行引脚分配并编译完工程后，将设计文件下载到FPGA的配置芯片中。在硬件上将LVDS的发送端和接收端连接以实现自发自收。在PC机的应用程序中设置发送频率为50 MHz，然后点击“发送频率控制字”按钮发送频率控制字，载入从0开始的连续累加数字，点击“开始发送”按钮发送数据，然后点击“开始接收”按钮接收数据。从图4所示的发送与接收数据显示可以发现，接收到的LVDS数据与发送的LVDS数据完全一致，系统的发送功能与接收功能符合设计要求。4 结语介绍了基于FPGA和PCI9054的LVDS数据通信卡的设计，通过FPGA实现了LVDS数据的接收发送控制、PCI9054实现了与上位机的数据交互，实现了10～200 Mbit·s-1速率的LVDS数据接收以及10～50 Mbit·s-1任意速率的LVDS数据发送。此板卡的设计，可以有效地应用于某遥测模拟信号源，并对待测设备的LVDS总线协议进行全面测试。

时间：2018-12-12 关键词： FPGA 数据通信 lvds 总线与接口
基于LVDS的高速图像数据存储器的设计与实现

采集数据的有效传输和存储转发技术的发展保证了数字图像在现实中广泛应用。如今，从多媒体通信领域的远程教育、图像监视到医学上的远程会诊，都和数据的有效传输及存储转发技术息息相关。在国防工业领域，图像数据的采集存储和连续有效转发也起着巨大的作用，航空遥感图像和卫星遥感图像的处理加工，电视制导中数据视频图像的传输，都离不开图像传输存储技术。本文设计的基于Flash的高速大容量固态数据存储器，采用了基于LVDS的数据传输方式传输两路高速图像数据，实现图像数据的高速实时存储。不仅具有处理速度快、设计灵活性高等特点，还具有可配置性和可重构性的特点。1系统总体设计本文介绍的图像存储器在飞行任务中负责完成两路独立视频信号的采集存储任务。视频图像存储的总体结构框图如图1所示，当光耦接收到起飞和诱饵两个控制点火信号后，FPGA就控制视频信号1、视频信号2经2路独立的LVDS接口传输，并分别解码后缓存到2个外部FIFO中，最后写入到2个各自的存储模块Flash当中。在系统工作时，读书装置可以实时监测记录器关键状态参数；系统存储工作完成后，读数装置通过LVDS接口以20 Mbyte/s的速度远程高速读取图像记录器的数据，将数据回传至上位机进行存盘判读。图1存储器功能框图本设计存储器负责接收的2路图像尺寸均为640 X480 byte，在飞行器内部传感器下发起飞和诱饵两个关键信号的控制下，图像数据存储器分别对这2路视频图像信号进行采集，采样位数：8 byte/像素，输入数据码率：30.72 Mbyte/s，帧率：100 f/s（帧/秒），然后将解码后的数据分别存储到2个Flash中，最后准确地完成数据的转发任务，使图像数据顺利进入下一模块。存储器视频信号处理硬件电路框图如图2所示。图2存储器视频信号处理硬件电路框图2硬件电路设计2.1 LVDS长线传输电路设计本设计系统中摄像头发出的视频图像信号属于高速变化的信号，容易受到噪声影响。低压差分（Low Volt-age Differential Signaling，LVDS）数据传输技术是一种新型的、具有很低的差分电压摆动幅度的信号传输方式。LVDS传输过程中以差分的方式传送数据，从而具有很低的串扰和噪声以及只消耗很少的功率。此外它通过一对并行PCB走线或平衡电缆传输数据，可以达到100 Mbit/s甚至高于1 Gbit/s的高速率数据传输。解决了高速数据的有效传输，同时也将有助于降低系统设计复杂度，提高系统可靠性。基于LVDS技术的传输特点及应用优势，本设计中图像输入接口采用LVDS进行图像数据接收。设计中为满足信号实时高准确性的传输，在LVDS发送端采用串化器和驱动器相结合的方式增强信号；在LVDS接收端采用均衡器和解串器相结合的方式，来补偿信号长线传输过程中的损耗。这样高速图像信号可以稳定地传输上百米。如图3为LVDS接口端硬件电路设计图。图3 LVDS接口端硬件电路设计图（点击查看大图）2.2 FIFO的电路设计本设计中进入FIFO前经解码得到的图像数据传输速率为30.72 Mbit/s，因此在FIFO的选型中，必须选择一款读写速度快而且容量大的外部FIFO来缓存图像数据。经过计算并对比分析后，本设计选用了CYPRESS公司生产的64 kbit x 18 bit的CY7CA285V：1）CY7C4285V拥有66.7 MHz的最大工作频率，10 ns的最小读写周期，完全可以稳定、可靠地接收码率为30.72 Mbit/s的图像数据，也满足25 ns读写周期的要求。图4单路图像数据接收接口时序定义图2）从FIFO接收图像数据的时序图中（如图4）可以看出，一个水平同步时间内，写入FIFO的图像数据有640 byte，而读出FIFO的数据量为33 Mbyte/s x 18.75μs=618.75 byte.这样每一个水平同步时间内FIFO中就会剩余640 byte-618.75 byte=21.25 byte的图像数据。当垂直同步信号拉低时，FIFO中剩余的图像数据量达到最大，本设计FPGA控制FIFO半满即读，那么FIFO的容量至少应为：2 x 21.25 x480=20400 byte.显然容量为64 kbyte的CY7C4285V可以满足设计要求。3）操作简单。首先，单片64 kbyte CY7CA285V就可以满足设计要求，而不需串联多个FIFO，这样操作起来方便了很多。其次，该FIFO有读使能、写使能作为状态保障，且均采用边沿触发方式，使得时序控制简捷高效，便于FPGA的逻辑实现。3关键技术研究3.1高速写入方式本设计选用三星公司的K9WBG08U1M作为存储介质。该芯片容量大小为4 Gbyte，内部分为2片，每片2 Gbyte，可通过片选信号和切换两片存储空间，每片由8192块组成，每块中有64页，每一页都可以存储4 kbyte的图像数据和128 byte的状态信息。本设计要完成对高速图像数据的存储任务，普通的Flash写入方式无法满足30.72 Mbyte/s.数据存储速度的要求。因此，大幅提高Flash数据接口的写入速度，成为系统设计的关键。K9WBG08U1M内部平面结构图如图5所示，Flash内部的两片分别为chip1和chip2，4个平面Plane0~Plane3组成1个chip，原始的写入方式为依次写满Plane0、Plane1、Plane2、Plane3，为大幅度提高数据存储速度，系统采用交错双平面页编程（interleave two-plane page program）的操作方式，并行对chip1、chip2的8个平面进行操作，如图6所示Interleave two-plane编程时序图：从chip1的Plane0开始依次写入每一个平面第1块的第1页，即写入chip1的Plane0的block0的page0后，再横向连续写入7页，那么当循环回chip1的Plane0的block0的page1时，用时25 ns x 4096 x 7=716.8μs大于页编程时间tPRoG的最大值700μs，从而可以不问断地继续对chip1的Plane0的block0的page1进行操作，这样充分利用了页编程的时间，使Flash的写入速度提高到40 Mbyte/s，完全可以完成对30.72 Mbyte/s图像数据的存储任务。图5 K9WBG08U1M内部平面结构图图6 Interleave two-plane编程时序图3.2图像数据分析在飞行中该图像存储器需要在过载、噪声等恶劣环境下工作，由于这些干扰很可能丢失一帧或者若干帧数据，为此本文经分析接收图像时序，为图像数据编帧如图7.这样将图像数据设定成固定的帧格式，不仅可以稳定地循环采集，便于数据处理；而且即使由于干扰丢掉了一帧或若干帧，也不会影响帧结构的完整性，对于整体数据分析没有影响。这样就保证了后续存储转发数据的正确性。接收一帧图像数据的流程图如图8所示。图7图像存储数据帧结构图8接收一帧图像数据流程图3.3图像信息存储设计如图9所示待存储数据的数据流结构，1带信息帧由1图像帧和时标及其他信息组成，存入Flash的为带信息帧，但后续转发给图像压缩单元的数据只能含有图像帧。为此本文将FIFO设计成9位缓存模式，低8位用来存储图像数据图像帧或时畅汲其他信息，最高位通过“1”或“0”来区分是图像数据还是帧标志。即将低8位是图像数据的最高位置高，低8位是时标及其他辅助信息的最高位置低，转发时只将最高位为1的数据流发送给图像压缩单元。图9待存储数据的数据流结构一片K9WBG08U1M的Flash内部有1048576页，本文所接收的图像数据：1图像帧=307 200 byte，1页容量为4 kbyte，需用75页，所以1片Flash最多可存储13981帧视频图像。接收图像帧频为100 f/s，25s接收2500帧视频图像，仅占Flash总容量的1%.采用上述interleavetwo-plane page program的页编程方式，每75页代表一帧视频图像数据，第76页用来写入每一帧的状态信息。写入的顺序如图10中箭头所示。图10存储区和图像帧之间的映射关系图10显示每一行有8个block，共有512页，经计算每一行可以完整地存储6帧图像数据。当图像数据完整地写入75页，第76页也写入状态信息时，一帧视频图像信息就存储完毕了。然后Plane加1，继续将图像数据写满前75页，第76页写入时标及附加信息，依次往下写，当第6帧图像数据完全写入Flash后，直接将Flash的块地址加2，跳到下一行，按照上述操作方式，继续写入图像数据，其流程图如图11所示。图11图像存储一帧数据流程图4实验结果分析如图12为计算机终端显示的部分图像数据，把数据解密后用上位机还原图像如图13所示，显示的是视频图像中第2194帧图像。测试结果显示，接收数据正确无误，还原图像清晰完整。图12部分图像数据（截图）图13视频图像还原后得到的第2194帧图像（截图）5结论本文所设计的数据存储器能够实现高速图像数据的实时存储及转发，码率可达40 Mbyte/s，具有高写入带宽和工作稳定、可靠的特点。本设计已在相关项目中得到应用，工作性能良好，具有一定的参考价值。

时间：2018-06-12 关键词： FPGA lvds Flash 存储技术
LVDS技术原理和设计简介

摘要：介绍了LVDS(低电压差分信号)技术的原理和应用，并讨论了在单板和系统设计中应用LVDS时的布线技巧。关键词： LVDS PCB设计 1 LVDS介绍 LVDS(Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mbps的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。几十年来，5V供电的使用简化了不同技术和厂商逻辑电路之间的接口。然而，随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。降低供电电压不仅减少了高密度集成电路的功率消耗，而且减少了芯片内部的散热，有助于提高集成度。减少供电电压和逻辑电压摆幅的一个极好例子是低压差分信号(LVDS)。LVDS物理接口使用1.2V偏置提供400mV摆幅的信号(使用差分信号的原因是噪声以共模的方式在一对差分线上耦合出现，并在接收器中相减从而可消除噪声)。LVDS驱动和接收器不依赖于特定的供电电压，因此它很容易迁移到低压供电的系统中去，而性能不变。作为比较，ECL和PECL技术依赖于供电电压，ECL要求负的供电电压，PECL参考正的供电电压总线上电压值(Vcc)而定。而GLVDS是一种发展中的标准尚未确定的新技术，使用500mV的供电电压可提供250mV 的信号摆幅。不同低压逻辑信号的差分电压摆幅示于图1。 LVDS在两个标准中定义。IEEE P1596.3(1996年3月通过)，主要面向SCI(Scalable Coherent Interface)，定义了LVDS的电特性，还定义了SCI协议中包交换时的编码;ANSI/EIA/EIA-644(1995年11月通过)，主要定义了LVDS的电特性，并建议了655Mbps的最大速率和 1.823Gbps的无失真媒质上的理论极限速率。在两个标准中都指定了与物理媒质无关的特性，这意味着只要媒质在指定的噪声边缘和歪斜容忍范围内发送信号到接收器，接口都能正常工作。 LVDS具有许多优点：①终端适配容易;②功耗低;③具有fail-safe特性确保可靠性;④低成本;⑤高速传送。这些特性使得LVDS在计算机、通信设备、消费电子等方面得到了广泛应用。图2给出了典型的LVDS接口，这是一种单工方式，必要时也可使用半双工、多点配置方式，但一般在噪声较小、距离较短的情况下才适用。每个点到点连接的差分对由一个驱动器、互连器和接收器组成。驱动器和接收器主要完成TTL信号和LVDS信号之间的转换。互连器包含电缆、PCB上差分导线对以及匹配电阻。 LVDS驱动器由一个驱动差分线对的电流源组成?通常电流为3.5mA)，LVDS接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过 100Ω?的匹配电阻，并在接收器的输入端产生大约350mA 的电压。当驱动器翻转时，它改变流经电阻的电流方向，因此产生有效的逻辑″1″和逻辑″0″状态。低摆幅驱动信号实现了高速操作并减小了功率消耗，差分信号提供了适当噪声边缘和功率消耗大幅减少的低压摆幅。功率的大幅降低允许在单个集成电路上集成多个接口驱动器和接收器。这提高了PCB板的效能，减少了成本。不管使用的LVDS传输媒质是PCB线对还是电缆，都必须采取措施防止信号在媒质终端发生反射，同时减少电磁干扰。LVDS要求使用一个与媒质相匹配的终端电阻(100±20Ω)，该电阻终止了环流信号，应该将它尽可能靠近接收器输入端放置。LVDS驱动器能以超过155.5Mbps的速度驱动双绞线对，距离超过10m。对速度的实际限制是：①送到驱动器的TTL数据的速度;②媒质的带宽性能。通常在驱动器侧使用复用器、在接收器侧使用解复用器来实现多个 TTL信道和一个LVDS信道的复用转换，以提高信号速率，降低功耗。并减少传输媒质和接口数，降低设备复杂性。 LVDS接收器可以承受至少±1V的驱动器与接收器之间的地的电压变化。由于LVDS驱动器典型的偏置电压为+1.2V，地的电压变化、驱动器偏置电压以及轻度耦合到的噪声之和，在接收器的输入端相对于接收器的地是共模电压。这个共模范围是：+0.2V～+2.2V。建议接收器的输入电压范围为：0V～+2.4V。 2 LVDS系统的设计 LVDS系统的设计要求设计者应具备超高速单板设计的经验并了解差分信号的理论。设计高速差分板并不很困难，下面将简要介绍一下各注意点。 2.1 PCB板 (A)至少使用4层PCB板(从顶层到底层)：LVDS信号层、地层、电源层、TTL信号层; (B)使TTL信号和LVDS信号相互隔离，否则TTL可能会耦合到LVDS线上，最好将TTL和LVDS信号放在由电源/地层隔离的不同层上; (C)使LVDS驱动器和接收器尽可能地靠近连接器的LVDS端; (D)使用分布式的多个电容来旁路LVDS设备，表面贴电容靠近电源/地层管脚放置; (E)电源层和地层应使用粗线，不要使用50Ω布线规则; (F)保持PCB地线层返回路径宽而短; (G)应该使用利用地层返回铜线(gu9ound return wire)的电缆连接两个系统的地层; (H) 使用多过孔(至少两个)连接到电源层(线)和地层(线)，表面贴电容可以直接焊接到过孔焊盘以减少线头。 2.2 板上导线 (A) 微波传输线(microstrip)和带状线(stripline)都有较好性能; (B) 微波传输线的优点：一般有更高的差分阻抗、不需要额外的过孔; (C) 带状线在信号间提供了更好的屏蔽。 2.3 差分线 (A)使用与传输媒质的差分阻抗和终端电阻相匹配的受控阻抗线，并且使差分线对离开集成芯片后立刻尽可能地相互靠近(距离小于10mm)，这样能减少反射并能确保耦合到的噪声为共模噪声; (B)使差分线对的长度相互匹配以减少信号扭曲，防止引起信号间的相位差而导致电磁辐射; (C)不要仅仅依赖自动布线功能，而应仔细修改以实现差分阻抗匹配并实现差分线的隔离; (D)尽量减少过孔和其它会引起线路不连续性的因素; (E)避免将导致阻值不连续性的90°走线，使用圆弧或45°折线来代替; (F)在差分线对内，两条线之间的距离应尽可能短，以保持接收器的共模抑制能力。在印制板上，两条差分线之间的距离应尽可能保持一致，以避免差分阻抗的不连续性。 2.4 终端 (A)使用终端电阻实现对差分传输线的最大匹配，阻值一般在90～130Ω之间，系统也需要此终端电阻来产生正常工作的差分电压;[!--empirenews.page--] (B)最好使用精度1～2%的表面贴电阻跨接在差分线上，必要时也可使用两个阻值各为50Ω的电阻，并在中间通过一个电容接地，以滤去共模噪声。 2.5 未使用的管脚所有未使用的LVDS接收器输入管脚悬空，所有未使用的LVDS和TTL输出管脚悬空，将未使用的TTL发送/驱动器输入和控制/使能管脚接电源或地。 2.6 媒质(电缆和连接器)选择 (A)使用受控阻抗媒质，差分阻抗约为100Ω，不会引入较大的阻抗不连续性; (B)仅就减少噪声和提高信号质量而言，平衡电缆(如双绞线对)通常比非平衡电缆好; (C)电缆长度小于0.5m时，大部分电缆都能有效工作，距离在0.5m～10m之间时,CAT 3(Categiory 3)双绞线对电缆效果好、便宜并且容易买到，距离大于10m并且要求高速率时，建议使用CAT 5双绞线对。 2.7 在噪声环境中提高可靠性设计 LVDS 接收器在内部提供了可靠性线路，用以保护在接收器输入悬空、接收器输入短路以及接收器输入匹配等情况下输出可靠。但是，当驱动器三态或者接收器上的电缆没有连接到驱动器上时，它并没有提供在噪声环境中的可靠性保证。在此情况下，电缆就变成了浮动的天线，如果电缆感应到的噪声超过LVDS内部可靠性线路的容限时，接收器就会开关或振荡。如果此种情况发生，建议使用平衡或屏蔽电缆。另外，也可以外加电阻来提高噪声容限，如图3所示。图中R1、R3是可选的外接电阻，用来提高噪声容限，R2≈100Ω。当然，如果使用内嵌在芯片中的LVDS收发器，由于一般都有控制收发器是否工作的机制，因而这种悬置不会影响系统。 3 应用实例 LVDS技术目前在高速系统中应用的非常广泛，本文给出一个简单的例子来看一下具体的连线方式。加拿大PMC公司的DSLAM(数字用户线接入模块)方案中，利用LVDS技术实现点对点的单板互联，系统结构可扩展性非常好，实现了线卡上的高集成度，并且完全能够满足业务分散、控制集中带来的大量业务数据和控制流通信的要求。图4描述了该系统线卡与线卡之间、线卡与背板之间的连线情形，使用的都是单工方式，所以需要两对线来实现双向通信。图中示出了三种不同连接方式，从上到下分别为：存在对应连接芯片;跨机架时实现终端匹配;同层机框时实现终端匹配。在接收端串接一个变压器可以减小干扰并避免LVDS驱动器和接收器地电位差较大的影响。

时间：2015-01-06 关键词：电路设计 lvds 设计技术原理
带LVDS接口的单频及双频晶体振荡器模块（ON Semiconductor）

单频及双频振荡器模块为LVDS及LVPECL 2.5 V 和3.3 V时钟产生应用提供高精度性能全球领先的高性能、高能效硅方案供应商安森美半导体扩充PureEdge高精度晶体振荡器(XO)时钟模块系列，新的高精度器件提供百万分之±50(即±50 ppm)的总频率稳定度，符合下一代低压差分信令(LVDS)及低压正射极耦合逻辑(LVPECL)设计的时钟产生要求。 NBXzzzzzz系列单频和双频模块分别提供超低抖动、超低相位噪声的LVDS和LVPECL差分输出，应用领域包括高速局域网(LAN)和广域网(WAN)网络设备、电信基站、存储系统及高端计算平台中的频率控制及高精度时钟树。所有新模块均使用低频高Q值基本模式晶体及模拟锁相环(PLL)乘法器，提供高精度的单输出或双输出频率。集成的输出单边带(SSB)位于12千赫(kHz)与20兆赫(MHz)之间时，典型额定均方根(RMS)相位抖动仅为0.5皮秒(ps)。单频模块的输出频率选择包括161.13 MHz、175.00 MHz、187.50 MHz、340.00 MHz、425.00 MHz和622.08 MHz。双频模块提供106.25 MHz/ 212.50 MHz、125 MHz/250 MHz、155.52 MHz/311.04 MHz、156.25 MHz/312.50 MHz和200.00 MHz/400.00 MHz的输出频率供用户选择。因此，设计人员能够优化模块选择，用于多种专门协定，包括以太网、千兆位以太网(GbE)、1x/2x光纤信道、串行ATA(SATA)、同步光网络(SONET)/同步数字体系(SDH)及PCIe。安森美半导体定制工业及时序产品业务部总监Ryan Cameron说：“安森美半导体最新的PureEdge?时钟模块提供多种工作条件下的高精度，精度及可靠性更符合新的及新兴的LVDS和LVPECL时钟树设计的需求。此外，这些基于硅片的器件比传统基于石英的选择更易于制造，且灵活性更高，性能也更佳，而交货周期亦更短，使原设备制造商(OEM)可降低成本，而不影响性能。”所有这些新模块采用2.5伏(V)和3.3 V输入电压工作，采用密封式5.0 mm x 7.0 mm x 1.90 mm陶瓷CLCC-6表面贴装(SMD)封装。

时间：2009-09-20 关键词： semiconductor lvds 新品发布
用M-LVDS实现真正多点接口总线

多年来，业界已开发出多种成熟的技术用于在背板总线上传输信号。随着电信和数据通信业务量的不断增长，数据传输速度的不断提高，一些传统的单端和发射极耦合逻辑技术的局限性越来越明显。多点低电压差分信号(M-LVDS)是一种类似LVDS的接口标准，它可以为今天的总线应用带来高速、低功率和低EMI传输解决方案等优势，非常适合数据、控制、同步和时钟信号使用。在目前的背板上，承载净负荷数据的高速信号一般走的是点到点(一个驱动器和一个接收器)接口，这些接口连接着各种内核芯片，如ASIC、FPGA、DSP等。正确端接的点到点接口可以为高速信号提供最佳性能，它们使用的信号电平可以是PECL、CML、VML和LVDS，速度可高达4Gbps以上，见图1。 LVDS的端接方法很简单，只需在接收器端放置一个端接电阻。LVDS也能处理多分支信号传输，即一个驱动器和多个接收器共享相同的差分传输线。M-LVDS是LVDS的扩展，允许多个驱动器共享相同的半双工总线。 LVDS(TIA/EIA-*A)是一个针对点到点和多分支应用的著名接口标准，可被看作是RS-422在速度上的升级。M-LVDS(TIA/EIA-899)则将LVDS的优势(高速、低功耗、低EMI、简单端接和工业标准)进一步扩展到了总线应用。它可被看作是RS-485在速度上的升级，用于通过背板(FR-4材料)走线或电缆进行传输的普通电信应用。M-LVDS可以提供极佳的信号完整性、热交换及内置故障防护支持。 LVDS的驱动器输出电流为3.5mA，M-LVDS的驱动器输出电流是它的3倍，达11.3mA，并将输入电压门限从100mV减小到50mV，因此可以提供更好的信号完整性。对趋于标准化的多点应用而言，在总线两端放置100Ω的端接电阻可以形成有效的50Ω阻抗，信号电压摆幅可达565mV，相比之下典型的LVDS摆幅只有350mV。而对点到点的电缆应用来说，目前的IC输出级电路仍可以在单个100Ω终端上提供足够的电流，并产生900mV到1,000mV的电压摆幅，这个摆幅超过了800mV的LVPECL电平。 M-LVDS芯片可以用于速度高达125MHz的时钟和同步信号分配，也能用于速度高达250Mbps的数据和控制信号。

时间：2012-08-13 关键词： lvds 设计教程