如何设计基于FPGA的内部LVDS接收器？看完就懂了！

本文中，小编将对基于FPGA的内部LVDS接收器设计予以介绍，如果你想对本文的详细情况有所认识，或者想要增进对该设计的了解程度，不妨请看以下内容哦。

一、本文设计相关基本概念

基于FPGA的内部LVDS接收器设计之前，有必要了解一下相关的基本概念。

1、FPGA

FPGA设计不是简单的芯片研究，主要是利用 FPGA 的模式进行其他行业产品的设计。 与 ASIC 不同，FPGA在通信行业的应用比较广泛。通过对全球FPGA产品市场以及相关供应商的分析，结合当前我国的实际情况以及国内领先的FPGA产品可以发现相关技术在未来的发展方向，对我国科技水平的全面提高具有非常重要的推动作用。

与传统模式的芯片设计进行对比，FPGA 芯片并非单纯局限于研究以及设计芯片，而是针对较多领域产品都能借助特定芯片模型予以优化设计。从芯片器件的角度讲，FPGA 本身构成 了半定制电路中的典型集成电路，其中含有数字管理模块、内嵌式单元、输出单元以及输入单元等。在此基础上，关于FPGA芯片有必要全面着眼于综合性的芯片优化设计，通过改进当前的芯片设计来增设全新的芯片功能，据此实现了芯片整体构造的简化与性能提升。

2、LVDS

LVDS（Low Voltage Differential Signaling）是一种低振幅差分信号技术。它使用幅度非常低的信号（约350mV）通过一对差分PCB走线或平衡电缆传输数据。它能以高达数千Mbps的速度传送串行数据。由于电压信号幅度较低，而且采用恒流源模式驱动，故只产生极低的噪声，消耗非常小的功率，甚至不论频率高低功耗都几乎不变。此外，由于LVDS以差分方式传送数据，所以不易受共模噪音影响。LVDS的技术特点包括：

①高速传输能力。在ANS/EIA/EIA-64定义中的LVDS标准，理论极限速率为1.923Gbps，恒流源模式、低摆幅输出的工作模式决定着IVDS具有高速驱动能力。

②低功耗特性。LVDS器件是用CMOS工艺实现的，而CMOS能够提供较低的静态功耗；当恒流源的驱动电流为3.5mA，负载（100Ω终端匹配）的功耗仅为1.225mW；LVDS的功耗是恒定的，不像CMOS收发器的动态功耗那样相对频率而上升。恒流源模式的驱动设计降低了系统功耗，并极大地降低了频率成分对功耗的影响。虽然当速率较低时，CMOS的功耗比LVDS小，但是随着频率的提高，CMOS的功耗将逐渐增加，最终需要消耗比LVDS更多的功率。通常，当频率等于200MSps时，LVDS和CMOS的功耗大致相同。

③供电电压低。随着集成电路的发展和对更高数据速率的要求，低压供电成为急需。降低供电电压不仅减少了高密度集成电路的功率消耗，而且减少了芯片内部的散热压力，有助于提高集成度。LVDS的驱动器和接收器不依赖于特定的供电电压特性，这决定了它在这方面占据上峰。

二、基于FPGA的内部LVDS接收器设计

1、∑一△ADC原理

∑一△ADC的核心是∑一△调制器和数字滤波器。∑一△调制原理在半个多世纪前已经提出，但在20世纪90年代才广泛应用到ADC设计中。∑一△ADC的模型如图1所示。

从图中可以看到，乏一△架构的ADC主要由左边方框内模拟∑一△调制器和右边的数字滤波器组成。∑-△调制器包含1个积分器、1个ADC和1个构成反馈环路的DAC。采用线性系统分析方法，先令e(n)=O，考察积分器的差分方程：

由公式(7)可以看出，在Z变换域，调制器对信号只是延迟，而对噪声进行差分处理。因为差分器具有高通滤波器特性，因此噪声被高通滤波，调制器对应的时域输出为：

2、LVDS收发器标准及其原理

LVDS是一种低压低功耗的高速串行差分数据传输标准，在高速数据互联和数据通信领域得到广泛的应用，主流的FPGA器件都集成了高速的LVDS收发器。LVDS收发传输框图如图2所示。

在图2中，LVDS发送端的4个开关管交叉控制3．5mA电流源在接收端的流向。电流在100Ω电阻上建立约350 mV的电压差，接收器通过比较电压的极性来判决是逻辑“1”还是逻辑“0”。LVDS驱动器是电流型，对电源波动不敏感，功耗很低，1路LVDS传输功耗为35 mA×350 mV=1．2 mW。由于采用差分传输方式，LVDS收发器可以很好地消除共模干扰，提高系统电磁兼容性能。利用FPGA集成的LVDS接收器，配合少量外围器件，即可在FPGA内部实现ADC。

3、用FPGA集成的LVDS接收器实现ADC

参考第2部分的∑一△架构的ADC原理，在FPGA内部实现ADC的框图如图3所示。

在图3中，虚线框内表示在FPGA内部实现。外部仅需要1个1 kΩ的电阻和1个1 nF的电容作为模拟积分器，输入信号和积分器输出值在LVDS接收器进行比较，比较结果被量化成数据比特流，经过寄存器后输出到CIC(Cascaded Integrated Comb)滤波器及其后续的数字滤波模块，同时通过1个FPGA引脚作为1位的DAC，输出到外部的积分器。在数字滤波模块里面，CIC滤波器累加量化的比特流并恢复成18位数的量化值，同时通过大倍数的抽取，把数据率降低；CICCOMP是15阶FIR滤波器，用于补偿CIC滤波器幅频响应。抽取器是31阶FIR低通滤波器，降低数据率并进一步滤除带外的噪声。整个系统运行于49．152 MHz时钟下，采样数据经过CIC进行512倍抽取后，数据率降为96 kHz，最后经过低通滤波器进行2倍抽取，数据率降为48 kHz。

4、FPGA内部实现的ADC实验分析

测试结果如下图所示：

图4上半部分波形是输入的信号和频谱，下半部分波形是经过ADC采样后通过DAC输出的波形和频谱。从图中可以看到，尽管受限于板载DAC的位数，DAC后面也没有抗混叠滤波器，仅将ADC的18位量化值高8位输出，但波形和频谱完全没有失真。输出波形上叠加的高频噪声是DAC转换引入的，可以通过滤波器滤除。信号源产生20 Hz～20 kHz的音频信号，ADC输出的波形和频谱均没有失真，FPGA在3．3 V的I／O电压下，ADC最大输入信号的峰值电压约O．8 V，输出信号SNR约为50 dB。

经由小编的介绍，不知道你对它是否充满了兴趣？如果你想对它有更多的了解，不妨尝试度娘更多信息或者在我们的网站里进行搜索哦。