SDR - 21ic中国电子网

当前位置：首页 > SDR

端午节电视选购指南：在家看电影需要了解哪些？

电子发烧友早八点讯：没想到老杨填坑速度这么慢吧~我自己也没想到。上一期介绍了熬夜球迷党买电视需要关注点什么，今天咱们说说家庭影院党。讲真，在家欣赏电影效果，分画质和音质两方面，这两方面又都可以从片源和产品两方面，产品又要从软件和硬件两个角度来说…… 画质产品硬件部分 1、分辨率、4K和伪4K都是什么？讲到这里，可能大多数人都熟悉分辨率的概念，也就是通俗说的视频图像的大小。什么4K啊、1080P啊、720P啊都是分辨率。像是4K啊，FullHD啊这些名字，实际都代表了一个分辨率大小的区间，通常是以有多少行像素（像素：数字图像是由一个个密集的点组成的，这个点就叫像素），比如4K有2160行、FullHD有1080行，之后再按照屏幕长宽比例来确定有多少列像素。比如16：9的4K屏幕分辨率就是3840*2160。那么1080P和720P是什么呢？这个P代表逐行像素扫描，也就是图像变化时候，第一行像素从左至右变色，然后是第二行……这些变化速度非常快，以至于给人造成连续运动画面的感觉。与P对应的是I，也就是隔行扫描，一三五这么跳，现在基本没有隔行扫描的屏幕了。那么4K我们已经知道了，伪4K又是什么呢？根据上文，4K屏幕一共有3840*2160个像素，而一个像素是由红绿蓝三个次像素组合而成的，那么4K屏幕一共就有3840*2160*3个次像素。然而几年前液晶技术还没现在这么发达，整体屏幕亮度达不到保证，所以厂商就在红绿蓝次像素之间插入白色或者黄色的次像素，但总体还是3840*2160*3个次像素。这样就是4个次像素凑两个像素，无论是色彩还原还是清晰度相比真正的4K都稍有欠缺，这就是伪4K。 2、前两年一直嚷嚷的量子点是什么？各大厂商都告诉你，量子点是一种新材料，大小不同的量子点材料通过光照可以发出更纯净明亮的光。但就目前的技术而言，量子点屏幕依旧逃脱不了液晶面板的结构，量子点是以一层镀膜的形式存在于背光层，目的是提升背光亮度。液晶屏幕的结构是最后面一层白光，然后液晶层通过分子的角度转动从而让想显示的颜色投过去。有了这层量子点膜的加入，屏幕整体的最高亮度也就可以提升了。 3、HDR是什么？屏幕亮度高了画质就好了么？不绝对。比如整体环境都比较暗，那么画质的提升是肯定的。但对于明暗对比强烈的画面，黑暗环境下细节由于亮度高了终于可以看清楚了，可是这时候原本明亮的地方就过曝了。 HDR要解决的就是让明暗对比较大的图像，明处暗处都更清晰。在技术上是通过背光完成的。上文提及了液晶屏幕主要是由背光和“筛子”作用的液晶分子层，最开始背光的亮度是不能调节的。后来技术上可以实现检测整体画面的亮度，从而实现对整块背光的调整以匹配画面。从这两年开始，背光可以实现了分区与控制。也就是说，在明暗差别较大的图像中，亮的地方把背光调高，暗的地方把背光调低或者干脆关掉。 4、液晶屏幕和OLED哪个好？刚才说到，液晶如果想实现更强的明暗对比，基本得对背光层做调节。而OLED的结构就让它在调节明暗时候更方便，因为相比液晶的两层结构，OLED就是一对极小的灯泡组合而成。究竟谁好谁坏，就目前技术发展而言，二者各有优势。液晶屏幕亮度更高，而且画质不会随着时间的推移而衰减，成本也更低。但是液晶的结构决定了无法把它做的非常薄。OLED可以做的薄，色彩表现与同等水平的液晶不相上下，但就目前的技术而言，亮度做的太高产品使用寿命就比较低，而且OLED面板成本高，产能也有限。液晶与OLED画质争论，到现在都没停下来。这个问题实际上就好像在问，男性和女性谁跑得快，但男的女的里面都有跑不动步的胖子，也都有专业运动员。所以，一款电视画质的好坏，面板只能起一部分作用，后期的画质引擎优化也有着不可磨灭的作用。画质产品软件部分为什么很多人都说索尼大法好？而在电视产品领域，索尼甚至不自己研发面板。这里不是崇洋媚外，国产一众企业，在画质的研发投入上确实比不上索尼。而让大法电视称为信仰，画质芯片绝对是功臣之一，早些年索尼在电视领域干掉了液晶之父夏普，就是画质优化立的功。除了索尼，海信前年也宣布开发出了自己的画质芯片，其他一种厂商，虽然没有单独芯片，但系统内仍会有优化算法对画面进行优化。讲道理，如果片源够好的话，那么调调色也就用不着别的了。但是！现在漫天的4K电视，而4K分辨率的内容却是少之又少。我国的有线电视信号，大都是480P分辨率。少数几个高清台，分辨率可以达到720P及以上。即便是现在的互联网视频内容，画质也是以1080P为主。那么画质引擎要做的，实际上就是把这些不够4K标准的图像，优化到类似4K的观感。首先就是锐化图像。大家都知道把一张照片在电脑上无限放大，会出现马赛克的效果。在4K屏幕上播放1080P和720P等的视频就是这个效果。简单做个比喻，一个圆点可能占5个像素，但是拉伸以后，如果不作处理就是20个像素。而为了让这个图形看上去更像圆，就需要补四个像素。依次类推，图像引擎首先要做这件事。其次，图像降噪。我们用手机拍一张夜空的图片，可以看到天空中黑色的部分有许多各种颜色的点，这就是躁点。而即便是专业设备，在拍摄或者信号传输过程中都会有损失，电视画质引擎要做的就是像PhotoShop一样把这些东西去掉（虽然效果不如PS好）。再次，图像过渡更平缓。比如晚霞天空中的颜色是渐变的，但是无论信号损失或者面板本身能力不足，很容易把天空变成一条一条的，画质引擎要做的就是让过渡看上去是渐变的而不是阶梯形的。还有，就是HDR优化了。上文在硬件上阐述了什么是HDR，但更多的明暗也就代表了更多的颜色数量。原来8位二进制数可以囊括这些颜色，到了HDR就得用更多位数的二进制数字才能覆盖所有颜色了。我们管原来的色彩数量标准叫SDR，现在是HDR。那么在HDR设备上播放SDR会是什么感觉呢？如果没有优化的话，那么和不支持HDR的电视应该是一样的。画质引擎要做的就是把SDR计算并拉伸到HDR标准。以上并不是全部图像引擎或图像芯片能做的事，但是看过搭载了这些技术的电视，基本你就回不去普通的了。这些技术往往旗舰设备上才会有，当然就是卖的贵的电视。片源刚才说了电视的硬件和内部的算法优化，但如果用电视播放个好一些的片源，这个提升是更明显的。举个例子，同样的电影，你在网站上看标清和播放蓝光DVD绝对是不一样的。片源的差别，大多数人可能知道分辨率这个参数，这代表了整个视频画面的大小。但清晰度实际上靠另一个参数决定，那就是码率，单位是kbps。码率越大，同样分辨率下图像也就更清楚。音效既然是在家里看片，当然追求的是尽可能还原影院的效果。但是目前来看电视越来越薄的趋势，实际上与音效是背道而驰的。这也是这些年分体音响主机越来越多的原因。研究音效讲究腔体与发生单元的共振，而音源又分左右双声道、2.1声道（左右声道外多加一个低音炮）、5.1（中央声道、左前、左后、右前、右后和一个低音炮）等等。一个声道就代表一个方向来的声音。简单来说，分体SoundBar的出现对于原有扬声器的提升，效果大概类似自行车到电动车的提升。但想达到汽车的标准，还是请单独购买其他影音设备。现在电视基本上都支持5.1声道以上的音频解码，有的还支持杜比全景声，输出这样的音频内容是没问题的，不过现在支持这个音频标准的视频……依旧少的可怜。好了，今天说了好多，下期节目我们来说说游戏党怎么选购电视。声明：电子发烧友网转载作品均尽可能注明出处，该作品所有人的一切权利均不因本站转载而转移。作者如不同意转载，即请通知本站予以删除或改正。转载的作品可能在标题或内容上或许有所改动。

时间：2020-08-11 关键词： 1080p sdr 4k
sdr技术原理解析

　　软件无线电（SDR）概念　　软件无线电，即Software Defined Radio，SDR。通俗来讲，SDR就是基于通用的硬件平台上用软件来实现各种通信模块。　　概念中有两个关键词，“通用硬件平台”和“软件”。“通用硬件平台”就是说我们能基于这个硬件平台实现各种各样的通信功能，而不是说一个硬件平台只能实现一种通信功能。“软件”来实现通信模块是相对于传统的无线电技术来讲的，传统的无线电通信模块都是用硬件电路来设计，一个通信电路只能完成一种通信功能，开发周期长，开发成本高，而且一旦设计好后功能就无法改变。软件化可以加快通信模块的开发速度，降低开发成本，便于调试和维护。　　我们可以用图1来简单看看软件无线电基站与传统的无线电基站的区别。图片左边的是传统的大基站，图片右边的是基于软件无线电的小型化基站。传统的商用基站体积较大，需要设计很多专用的硬件电路；而SDR基站体积较小，大部分通信功能由软件实现。　　　　图1 商用基站与SDR基站　　SDR技术被誉为通信领域的第三次革命。第一次革命是1G通信系统，由有线通信到无线通信的革命；第二次革命是2G通信系统，由模拟通信到数字通信的革命。SDR是未来通信系统的发展趋势。　　SDR系统原理　　下面正式开始讲解SDR的系统原理。在上面的介绍中我们知道GPP-Based SDR系统一般都是包含一个GPP和一个外设。我们以一台笔记本电脑连接一个USRP B200为例来给大家讲解SDR系统内部的实现原理。　　.1 发射机　　首先我们来看发射端的系统原理图，即图7。图的左边是一台笔记本的示意图，右边的一个USRP B200的发射示意图。　　首先看笔记本结构最上面的SDR程序。这个程序就是我们用软件来实现的通信模块，在笔记本上我们可以用各种高级编程语言来编写各种通信模块，例如Turbo编码模块，OFDM模块等。鉴于SDR系统对实时性要求较高，所以我们一般使用C或C++语言来编写SDR程序。SDR程序里面包含了通信系统完整的协议栈，如果我们写的是LTE系统，则包含PHY、MAC、RLC、PDCP、RRC、NAS甚至MME等；而如果我们的是WiFi系统，则包含PHY、MAC、LLC等。SDR程序的主要功能是处理系统的基带数据。　　接下来UHD是USRP设备的驱动模块，不同的外设使用的驱动也不一样，因为我们是以USRPB200为例，所以驱动模块是UHD。UHD驱动的安装方式可以参见使用C或者C++调用UHD的库函数。　　接下来是系统的各种系统库和系统调用的接口以及内核。强调一点，大部分SDR程序都是基于Linux来开发的，很少基于Windows开发。因为Linux系统开源，而且实时性较好。这一块主要涉及操作系统方面的知识，我们不在这里深入讨论。　　USRP B200与GPP的接口是USB3.0。外设接口的选择也很重要，接口的传输速率必须快，不能成为整个系统的瓶颈。USRP早期的产品的都是用的USB2.0接口，因为当时通信系统的吞吐量较小，所以不会限制使用。现在大部分外设都是用USB3.0或者以太网网口作为外设接口。USB3.0的接口速度可以达到500MBps，基本能满足大部分通信系统的需求。　　接着笔记本电脑通过USB3.0把数据传输给USRP B200。USRP最底下的两个模块是发送控制模块和数字上变频模块（DUC）。这两个模块是用FPGA里面实现的，用FPGA实现的好处是处理速度快。发送控制模块好理解就是用来控制整个USRP的发送行为，例如什么时候发送等。DUC模块是为了把电脑产生的基带数据上变频到中频。之后数字信号经过USRP的DAC之后转化为模拟域的数据，数模转化之后需要过一个低通滤波器使信号变的更加平滑。最后中频的模拟域数据在于晶振产生的信号相乘把我们的中频信号调制到制定的射频频点上。　　最后射频信号再经过功率放大器把信号发射出去。信号放大器里面也有很多知识可以学习。例如信号放大器分为A类，B类和C类等，具体每一类的特征本文就不具体解释了。我们可以通过UHD提供的库函数来修改发射信号的发射增益，即tx_gain。tx_gain这个参数对信号的影响还是挺大的，tx_gain设置的太小导致信号功率太小，而如果设置的过大可能会导致系统的低噪上升，也有可能会影响其他通信系统的正常工作。　　　　图2 SDR发射机原理图　　2 接收机　　可能有人会问为什么要经过两次变频。我们以SDR接收机给大家讲解。如图8所示是SDR接收机的原理图。同样的，左边是笔记本的示意图，与发射机的一样；右边是USRP的接收示意图，USRP接收示意图与发射示意图稍有不同。　　首先接收部分的放大器变成了低噪放，顾名思义，低噪放就是低噪声的放大器，本质上还是个放大器。因为接收的信号里面包含了信道的噪声，接收机不能把噪声放的过大。　　信号经过低噪放后与USRP晶振产生的信号相乘把信号下变频到中频，同样地再经过一个低通滤波器把信号变得平滑。　　之后中频信号经过ADC把模拟域的信号转到数据域。ADC是USRP里面很重要的一个部件。ADC主要由两个参数，采样精度和采样率。采样精度表示采样后的信号用多少bit来表示，例如USRP B200的ADC精度为12 bits，即采样后的每一个数据用12bits来表示。采样率就是系统的采样速率，USRP B200的采样速率为61.44MS/s。这也就是为什么大部分SDRLTE系统都采用USRP B系列作为外设的原因，61.44MS/s的采样率刚好是LTE系统最大采样速率30.72M的两倍。　　同样地信号经过ADC之后，数字信号被送入FPGA模块处理。FPGA里面包含两个模块，数字下变频和接收控制。接收控制用来控制整个USRP系统的接收流程，例如什么时候开始接受等。数字下变频即DDC，用于把信号从中频下变频到基带。　　　　图3 SDR接收机原理图　　为什么要经过两次下变频呢？如图9所示，第一次变频是在模拟域通过晶振产生的信号与射频信号相乘把信号下变频到中频，这一次变频主要是为了后面做AD采样。我们知道采样需要满足奈奎斯特采样定律，采样的频率必须大于信号的最高频率的2倍，而射频信号的载波频率已经能都达到2.6GHz，甚至5GHz，根本无法做出载波频率两倍的采样速率的ADC。所以系统先把信号下变频到中频，然后再利用ADC对信号进行模数转化。因为USRP ADC的采样率为61.44MS/s，所以我们可以推出USRP对应的中频频率应该低于30.72MHz。　　接着中频的数字信号被DDC下变频到基带。有人可能会问为什么不直接把信号一次变频到基带呢，这样的接收机叫做零中频接收机。如果载波频率高了，零中频的接收机设计会非常复杂，所以零中频接收机一般用于载波频率较低的系统里面。　　　　图4 下变频原理示意图　　数字信号经过USB3.0接口传输到笔记本电脑上后，电脑再把数据传输给SDR程序处理。物理层处理完后再把数据交给上层。这样SDR接收机的信号接收过程便完成了。　　SDR发射机/接收机里面的每一个模块都对应一大片知识，知识的海洋是无穷的，这里的介绍只能起一个抛砖引玉的作用。如果大家想深入学习的话，还得要多查阅资料。

时间：2020-08-06 关键词：无线电 sdr
sdr技术应用及发展

　　软件无线电的概念　　所谓软件无线电（Software Defined Radio，简称SDR），就是采用数字信号处理技术，在可编程控制的通用硬件平台上，利用软件来定义实现无线电台的各部分功能：包括前端接收、中频处理以及信号的基带处理等等。即整个无线电台从高频、中频、基带直到控制协议部分全部由软件编程来完成。其核心思想是在尽可能靠近天线的地方使用宽带的“数字/模拟”转换器，尽早地完成信号的数字化，从而使得无线电台的功能尽可能地用软件来定义和实现。总之，软件无线电是一种基于数字信号处理（DSP）芯片，以软件为核心的崭新的无线通信体系结构。　　它和TD-SCDMA的关系：TD-SCDMA由于其中包括智能天线（Smart Antenna）、同步CDMA（Synchronous CDMA）、软件无线电（Software）三项技术，且第一个字母都是S，因而被命名为“ SCDMA ”，这些都成为了TD-SCMA的技术基础。　　　　软件无线电的关键技术　　软件无线电技术是软件化、计算密集型的操作形式。它与数字和模拟信号之间的转换、计算速度、运算量、存储量、数据处理方式等问题息息相关，这些技术决定着软件无线电技术的发展程度和进展速度。宽带/多频段天线、A/D/A转换器件、DSP 　　（数字信号处理器）技术及实时操作系统是软件无线电的关键技术。　　

时间：2020-08-06 关键词：无线电 sdr
sdr技术功能的特点

什么是sdr 　　软件定义的无线电（Software Defined Radio，SDR）是一种无线电广播通信技术，它基于软件定义的无线通信协议而非通过硬连线实现。频带、空中接口协议和功能可通过软件下载和更新来升级，而不用完全更换硬件。　　作用　　SDR 针对构建多模式、多频和多功能无线通信设备的问题提供有效而安全的解决方案。　　SDR 能够重新编程或重新配置，从而通过动态加载新的波形和协议可使用不同的波形和协议操作。这些波形和协议包含各种不同的部分，包括调制技术、在软件中定义为波形本身的一部分的安全和性能特性。　　　　软件无线电的特点　　（1）具有很强的灵活性。软件无线电可以通过增加软件模块，很容易地增加新的功能。它可以与其它任何电台进行通信，并可以作为其它电台的射频中继。可以通过无线加载来改变软件模块或更新软件。为了减少开支，可以根据所需功能的强弱，取舍选用的软件模块。 　　（2）具有较强的开放性。软件无线电由于采用了标准化、模块化的结构，其硬件可以随着器件和技术的发展而更新或扩展。软件也可以随需要而不断升级。软件无线电不仅能和新体制电台通信，还能与旧式体制电台相兼容。这样，既延长了旧体制电台的使用寿命，也保证了软件无线电本身有很长的生命周期。

时间：2020-08-06 关键词：无线电 sdr
扩大软件定义无线电sdr的动态范围的电路元件、计算和仿真工具

大致来说，软件定义无线电(SDR)是指信号链的一部分是软件的任何无线电。具体来说，它会具有以下部分或全部特性：宽带、多频段、多模式、多数据速率、软件可重新配置，并且其数字转换(接收或传输)会尽可能靠近天线。请注意，该描述也适用于现代信号(频谱)分析仪等RF仪器仪表。一般认为是德克萨斯州加兰的E-Systems(现Raytheon)公司在1984年构建了第一台软件定义的基带接收器，而第一台软件定义的基带收发器可能是WSC-3(v)9，由E Systems加利福尼亚州佛罗里达圣彼得堡分部在1987年为Patrick AFB设计的。1989年，HaselTIne和Motorola c.又为Rome AFB开发出了更新的无线电产品 Speakeasy。现代的示例包括卫星和地面无线电、军事联合战术无线电系统(JTRS)以及几乎任何蜂窝或陆地移动无线电终端或基站。从理论上来说，要使数字转换和信号处理正常工作，我们应该具有线性时不变系统，但实践告诉我们，将一系列模拟器件连在一起后就没有这么理想了。不过，通过精心挑选元件和分布增益，您可以在保持灵敏度的同时最大程度地扩大SDR的动态范围。而且，无论SDR是通信接收器基站还是信号分析仪，都适用相同的规则。在一些标准通信系统(例如，蜂窝系统)中，SDR在受控环境中工作，也就是说，标准阐明了针对接收器和发射器的要求，而载波则为标准增加了裕量。在其他一些系统(如军事、业余和陆地移动无线电)中，环境不受控制，也就是说，最近的发射极可能就在隔壁，最远的可能刚好在视距的耳语范围内。因此，在开始设计之前，您需要先制定一份检查清单： • 标准有哪些要求？ • 所需的最小和最大信号电平是多少？ • 需要多少滤波？ • 哪些图像滤波器、通道滤波器和抗混叠滤波器可用？ • 滤波器中的群延迟是否会产生问题？ • 您使用的是什么架构？零中频、单通道、双通道或三通道转换 • 您目前如何生成正交信号？ • 在模拟还是数字(IF采样)域中？选择ADC本身就值得讨论。ADC的动态范围可确定系统架构(反之亦然)。首先，我们要查看信号带宽和采样频率(准确的采用频率通常由时钟和/或帧速率等数字信号处理要求确定)。为了获得ADC的满量程SNR，尤其是对高输入频率采样时，能否生成足够良好的时钟，从而在不降低ADC的指定SNR的情况下以所需的频率采样？要使系统成为线性时不变系统，ADC必须提供足以支持所需信号、干扰信号以及增加的裕量的动态范围，以支持信号衰落和AGC响应时间。那么，多大的动态范围才够呢？性能最高的软件定义无线电(和RF实验室仪器)通常采用14至16位高速ADC，从而以尽可能高的频率对带宽高达250 MHz的信号采样。为了按照标准(如802.11等字母数字组合)测试频带最宽的信号，行业偏向于使用14b AD9680等双通道高速ADC在I和Q带宽等于或高于500 MHz的基带中对I和Q信号进行正交采样。一些应用程序需要更小的动态范围，因此通常使用12b的GSPS ADC(如AD9625)来“抓取”带宽为500 MHz的频谱块，并使用集成数字下变频器来调低其基带频率。 ADC的动态范围是模拟和数字滤波之间的基本权衡。更多的模拟滤波会缩小干扰信号的幅度以及ADC的所需范围，这就必须对所需的信号和干扰信号进行数字转换以保持线性系统。但是，模拟滤波并不是理想的方式，它可能会出现群延迟和相位。在系统级别，模拟域的大量滤波操作也意味着可能要进行大量费用高昂的机械屏蔽工作以保持滤波器隔离，并且可能需要在多个IF级联多个滤波器以最大程度地减少滤波器周围漏电的情况。相反，数字滤波器具有出色的形状因子，没有漏电，其特性近乎理想，但需要提高ADC的动态范围以支持信号和干扰信号。孰优孰劣似乎显而易见，但您必须将接收器设计为可在所有工作条件下保持对ADC的线性输入。例如，这需要您将AGC的响应时间结合到ADC的裕量中，也就是说，允许特定数量的dB作为裕量以考虑AGC反应期间的输入信号变化，这样接收器不会因信号电平变化而出现过载。此外，在UHF和微波信号中，您可能还希望针对信号衰落增加额外裕量，不管这种信号衰落是由于频率较低还是信号被大楼或植物阻挡等环境条件而导致的。除此之外，您还需要考虑解调C/N比、邻道和相间通道干扰信号以及全双工系统中可能出现的PA馈通效应的裕量。

时间：2020-08-05 关键词： agc adc sdr
基于DSP/FPGA的SDR射频讯号处理方案

4G无线通信涵盖的频段众多，且须向后兼容3G/2G技术，造成网络设备与终端用户装置极大的设计挑战，因此相关产品开发商已开始利用软件定义无线电(SDR)技术简化硬件配置，并提高支持各种无线电频段的弹性，以加快多频多模产品开发时程。由于行动装置的普及，终端消费者往往身上同时配备多台行动装置，而这些也都成为现代人必备的生活必需品。这些装置的增加，亦造就用户对于通讯流量的需求不断的往大流量与大带宽增加，因而无线网络通讯也就由2G延续到3G，再往今日的4G延伸，而未来的5G规画也在各国间展开。经由如此的脉络轨迹，可以发现面对不同的网络速度需求，提供服务的网络设备亦须不断的发展及更新，且最近几年的数据需求量爆炸性的成长，亦使设备开发工程师面临时程紧缩的压力。另一方面，对于提供通讯服务的营运商来说，快速的网络基础建置速度等同于大量的使用者加入，亦等同于良好的使用者经验及利润。早在1990年代中期，北美地区就已开始发展软件定义无线电(SDR)，当时着重在2G的空中接口(Air Interface)，但是受限于技术因素，使用者端设备采取SDR开发的商业模式并不成功，因此将SDR应用在3G基地台设备上，也就成为此技术的发展方向，如此延续到4G基地台的开发上更加被重视。传统上，建构一个无线电系统并非易事，它的设计大部分采用模拟电路与组件，比如天线、振荡器、滤波器、讯号放大器、讯号调变及解调变器、多任务/解多任务器等。此外，采用模拟组件的设计不仅造成售价昂贵，制造成本亦无法压低，往往也需要工程师不断的调整与测试，才能达到良好的运作方式。如此设计出来的无线系统，并无法提供设备在成品完成后的性能可调整或重组(Reconfigurable)能力，造成一旦有须要修改或是系统内部更新时，就必须重新设计与制造，此为影响设计成本最大的原因。 SDR的出现，是希望提供一个可调整或重组能力的无线电硬件解决方案，并利用软件来加以设定及配置，即可因应不同的使用需求、不同的无线电频段，提供不同的网络带宽、不同的无线装置所需的讯号调变及解调变功能等需求。 Joseph Mitola III教授于1992年所提出的软件无线电概念，也希望最终能够达到在软件无线电的系统架构里面的设备与系统，在不脱机情况下，能够达成动态的调整与设定此系统上无线电讯号的处理模块与各种参数，以因应不同的需求。在目前长程演进计划(LTE)的基地台开发阶段上，同样希望以能够可调整或重组能力的组件，加速设备的开发时程，提高营运商的布建弹性。 SDR射频前端日新月异自从SDR的想法被提出，相关的功能与运用就被不断地开发出来，众多厂商的产品都宣称具备SDR功能，这里就介绍主要的功能区块。小型基地台(Small Cell)射频前端的SDR可以分为两个大架构，一个模拟射频讯号的模块，与一个基频讯号处理的区块。目前有许多的厂家推出各自的SDR模块设计，并提供一个测试环境给工程师快速的参考使用，增加自家芯片的市场占有率，同时也会推广到开放硬件与软件论坛，让更多人可以实际的测试使用，而这些公开的信息也能够用来了解SDR的设计架构，以及Small Cell应用上的情况。由于射频前端的无线电模块集成电路不断演进，早期分离式组件组成的射频收发器讯号电路，于2000年后已有模块化的方案出现，可以提供制造输出低功率的小型无线电设备厂商使用。此时模拟组件，如模拟/数字信号转换器与讯号调变及解调变器、还有多任务/解多任务器等都已整合模块化，使得用于制作前端射频模块的线路复杂度降低许多。但是要制作多频多模的产品时，设备商使用的仍然是硬件定义无线电(HDR)(图1)，利用多层的硬件线路来达成多频多模的系统需求。图1　多频多模硬件定义无线电小型基地台开发商制作多频多模产品时，若采用分离式射频收发器讯号链模块化方案的电路(图2)，制作上仍然会导致产品设计时间冗长，且垫高生产成本。所以就有厂商开发出整合型射频收发器，期望能协助开发厂商简化产品设计，并缩减整体物料清单(BOM)成本。图2　分离式组件组成的射频收发器区块

时间：2020-08-05 关键词： DSP FPGA sdr
基于SDR技术实现SIMD处理器的设计与仿真研究

引言第四代移动通信技术的标准已经被提出并在继续的完善和建立当中。相较于3G无线技术，4G采用MIMO-OFDM技术来提升数据速率，大大提高了数据处理能力;同时，标准对4G的数字信号处理量的要求比现有的3G方案高出数个数量级，而功耗仅允许增长2-5倍。因此，仅仅扩展3G DSP是不能满足4G处理器的能耗比要求，必需设计新的处理器体系结构。目前国内的两大通信设备生产商华为和中兴相继开发了面向WINMAX及LTE等4G基站解决方案，但是其核心处理单元仍然采用国外的一些DSP芯片。经典的无线通信体系结构都是由面向特定应用的专用集成电路和数字信号处理器所构成的，无法提供任何的灵活性。软件无线电(SDR)的原理描述是将无线通信设备的物理层处理工作全部或大部分交给可编程体系结构来完成。可编程的SDR解决方案相较于传统的硬件解决方案具有非常明显的优点：(1)使得软件开发和硬件设计工作同时进行，开发时间和成本相较于传统的专用集成电路的来说大大降低。(2)在同一处理器体系结构上可以动态执行不同的无线通信协议，这种多模式的工作向服务商提供的一个但可以应对多种市场需求或向用户提供更多的功能。(3)系统的可编程性可以有效地降低维护成本。虽然SDR系统增加了灵活性，降低了无线通信设备的开发成本。然而为了支持灵活性这一新特点，导致SDR系统功耗变得很高。未来4G无线协议瞄准的速率在100Mbps~1Gbps之间[4-5];因此，SDR解决方案在需要保证高吞吐量的同时，还要严格遵守无线通信设备的功耗约束。功耗效率对于SDR系统来说是异常重要的。 4G无线通信涉及的算法均有较高的数据并行需求。单指令多数据(SIMD)处理器可以在并行数据通路上处理向量数据，并且能得到较好的能耗比。因此，SIMD处理器将会成为未来SDR系统的基础。然而，SIMD的缺点也很明显，即只有在数据通路被完全利用的情况下才达到高的处理性能。所以，本文在处理器设计中引入了变宽度的概念。结合实际硬软件条件，通过深入研究针对下一代移动计算的高性能数字信号处理器，完成一种基于SDR的变宽度SIMD处理器体系结构的设计和相应模块的设计仿真工作。 1 体系结构设计 1.1 4G终端物理层结构现今已提出的支持3G WCDMA和802.11的物理层结构无法满足4G系统高于3G系统两个数量级数据吞吐量的需求。为支持千兆级的数据吞吐量要求，4G系统将三种技术整合到了一起：即正交频分多址(OFDMA)技术、支持多天线并行的MIMO (Multiple-Input MulTIple-Output)技术和前向纠错(LDPC)技术。4G无线终端的物理层结构如图1所示，它主要由一个信道编码解码器、一个MIMO编码解码器和一个调制解调器所组成。MIMO是一种多天线技术，支持多天线的发射与接收，其中运用的STBC(空时块码)和V-BLAST(VerTIcal-BLAST)算法分别用于增强信号质量和扩充信道容量。 1.2 体系结构设计基于SDR的变宽度SIMD处理器体系结构如图2所示。该SIMD体系结构主要由4个模块组成：(1)多个PE核，主要用于无线协议和视频的相关算法的计算工作;(2)一个全局便签式存储器为PE核提供计算数据;(3)一个全局控制器，用于协调各模块之间的工作;(4)模块间双总线。 1.2.1 控制器控制器完成对各个模块的状态控制和模块的初始化工作，主要由一个标量路径构成，包括初始化态和执行态两种状态。当处于初始化态时，控制器呈现出2级流水，分别为取指阶段和译码阶段;初始化阶段完成后，控制器进入执行阶段，此时将屏蔽取指阶段，不再从指令存储器中读取指令，而是依据DMA、PE核的状态信息，以及初始化时保存在控制器中的PE核间生产者消费者关系，产生相应的控制信号，用以协调各个PE核的协同工作。 1.2.2 DMA与Bus DMA是不需要控制器干预的情况下独立完成批量数据的传输工作。控制器在初始化阶段对DMA进行初始化;当控制器进入执行阶段后，DMA也将开始独立传输数据，并且当一批数据传输完成后，DMA的计数寄存器值将还原成初始化值，再次执行之前的数据传输操作，从而重复为PE核提供计算数据。本体系结构中的Bus结构为双总线结构：一条总线为32位，其中每16位为一组，用于PE核和全局数据存储器之间的数据通信;另一条总线为48位，也是以16位为一组，用于PE核间互联。 1.2.3 全局便签式存储器全局便签式存储器的主要功能是为PE核提供计算数据，并接收PE核的计算结果。全局便签式存储器容量为128KB，字长为16位，具有一个读端口和一个写端口。当读写端口同时有效时，先读后写。读写地址线均为16位。 1.2.4 PE核 PE核主要由SIMD数据路径、标量数据路径、地址产生单元和局部存储器4部分构成。SIMD数据路径主要用于DSP算法的高强度计算，由64个计算lane组成。标量数据路径主要处理程序中的标量指令和无法向量化的指令。地址产生单元用于产生访问局部存储器块的地址;SIMD数据路径中每组计算lane都有各自独立的地址产生单元，所以一共有8个地址产生单元。局部存储器大小为32KB，平分为bank0和bank1两部分。同一时刻最多只允许一个bank接收数据，最多只允许一个bank在为PE核的计算模块提供计算数据。 1.3 工作模式处理器设计中引入了变宽度的概念，即处理器可以支持多种向量宽度的算法，在支持窄向量宽度算法时，使用线程级并行性来充分利用硬件资源。从算法角度看，系统由几个主要的算法所构成，由于每个PE核具有足够强的计算能力，能独立处理一个完整算法，所以算法在对数据进行处理的过程中彼此之间通信很少，基本上是一种生产者和消费者的关系。可以把这些算法当做不同的任务，分配到不同的处理器核上运行，这样既可以有效地利用PE核的计算能力，又能很好地保证多核的并发处理。以4G无线协议为例：4G无线物理层主要由调制解调器、MIMO编码解码器和信道编码解码器三部分组成。其中调制解调通过FFT和IFFT算法来实现; V-BLAST算法和STBC算法分别用来提升通信速率和通信强度。LDPC算法完成前向纠错部分的工作。每个算法的计算结果将作为下一个算法的计算数据，所以算法之间是串行关系，整体上多个PE核组成了一条宏流水线。这里，PE核扮演的是一种“软ASIC”的角色。PE核的指令存储器中装载的算法是FFT算法，则此PE核将会完成FFT算法的计算操作。即当为PE中的指令存储器载入不同的程序后，该PE核也将实现不同的算法。 2 仿真验证本文根据SIMD核取指、译码、执行整个过程以及指令集设计(限于篇幅这里没有介绍)，采用硬件语言Verilog HDL对微体系各个部分进行了设计实现。综合电路如图3所示。控制器流水线的主要工作是控制程序流，所以分支与跳转占其工作负载的很大一部分。涉及到流水线的设计，数据冒险也需要考虑。这里通过两个实例对几个关系进行仿真，以验证设计的正确性。 2.1 验证实例1 汇编源程序： addi r0，r1，4; addi r0，r2，0; bret r2，r1，3; inc r2; jnt -2; inc r1; 这段程序的目的是为了验证标量流水线的条件判断类指令和无条件跳转指令是否符合设计预期。仿真波形如图4所示。从验证波形可以看出，从0ns 时刻addi r0, r1, 4指令进入取指阶段开始，一直到240ns时刻程序段执行结束，整个运算过程结果都正确，最终寄存器r1的值变为5。2.2 验证实例2 汇编源程序： addi r0, r2, 0; addi r0, r1, 100; add r1, r2, r2; loop r1, -1; addi r0, r3, 5; 这一段程序的目的是为了验证在4G 无线通信或视频算法中常见的循环计算，标量流水线的loop指令就是专为应对这样的计算所设计的。实例程序展示的是100以内的自然数求和。仿真波形如图5所示。从图5可以看出，首先将寄存器r1和寄存器r2的值分别初始化为100和0;执行add r1, r2, r2指令，$r2 = $r2 + $r1。loop r1, -1指令判断是否寄存器r1的值大于0，如果成立，则跳转成立，寄存器r1值减1，跳转到add r1, r2, r2指令继续执行，如此反复。最终寄存器r2值为100以内的自然数的和5050，16进制表示为000013ba。循环结束，addi r0, r3, 5执行，置寄存器r3值为5。两个实例验证波形都验证了指令执行的正确性。 3 总结本文以4G无线通信这一学术热点为研究对象，结合4G无线通信协议和高清视频中所使用的算法，研究和设计了基于SDR的变宽度SIMD处理器体系结构，包括处理器的工作模式、PE核标量流水线。仿真结果验证了该处理器体系结构设计的正确性。下一步，本文将针对4G无线通信所涉及的算法进行并行处理，并对处理器进行并行处理实例验证。

时间：2020-05-07 关键词：处理器无线电 sdr
Silicon Labs利用软件定义无线电技术提升广受欢迎的Si479xx汽车调谐器系列产品

中国，北京 - 2019年7月30日 - Silicon Labs（亦称“芯科科技”，NASDAQ：SLAB）为领先的汽车收音机解决方案供应商，日前宣布推出新型数模混合一体化软件定义无线电（SDR）调谐器，扩展其产品组合使得单个通用平台上能支持全球所有数字收音机标准以满足汽车收音机制造商不断增长的需求。新型Si479x7器件是Silicon Labs首款支持Digital Radio Mondiale（DRM）标准的汽车收音机调谐器。Si479x7调谐器是Silicon Labs广受欢迎的Global Eagle和Dual Eagle AM/FM接收器和数字收音机调谐器系列产品的扩展，提供同样出色的路试性能、单双调试器兼容的引脚定义和封装、以及物料清单（BOM）成本优势。除了推出新的支持DRM的调谐器，Silicon Labs还通过独特的“SDR-friendly”技术提升了其Si4790x/5x/6x汽车调谐器，有效地将这些器件转换为数模混合一体化SDR调谐器。Silicon Labs的数模混合一体化SDR技术包含多种基于DSP的先进车用功能，例如最大比率合并（MRC）、数字自动增益控制（AGC）、数字收音机快速检测和动态零中频（ZIF） I/Q。这些功能使得汽车收音机制造商能够利用单个通用收音机硬件和软件设计支持全球数字收音机标准。这种额外的灵活性有助于OEM和Tier 1降低设计、认证、采购和库存成本，同时避免了支持多个汽车收音机平台的复杂性和低效率。 Silicon Labs广播产品总经理Juan Revilla表示：“具有数模混合一体化SDR功能的Silicon Labs汽车调谐器提供了当今量产汽车中SDR调谐器的最高集成度、接收性能以及最低的BOM成本。我们的调谐器具有先进的数字收音机功能，使得收音机制造商能够开发单一平台来解调和解码全球数字收音机标准，大大简化了汽车收音机设计并降低了系统成本。单个数字收音机平台可以通过基于SDR的设计方法或使用调谐器搭配协处理器设计来实现。” Silicon Labs的汽车调谐器产品组合包括高度集成的单和双调谐器选项，以及一流的AM/FM接收器性能。该产品组合支持所有广播收音机频段，包括AM、FM、长波、短波、气象频段、HD Radio、DAB（Band III）和DRM。这些调谐器基于Silicon Labs业界领先的RF CMOS技术构建，可提供出色的汽车接收器性能。经过验证的调谐器混合信号、低中频RF CMOS设计可在弱信号环境中提供出色的灵敏度，在强信号环境中具有极好的选择性和互调抗扰能力。关于DRM标准数字收音机标准是车载信息娱乐系统的主要来源，提供更好的接收性能、更大的覆盖范围和媲美CD的音频质量。DRM标准为在AM和FM/VHF频段运行的当前模拟收音机标准提供高质量的数字替代。DRM支持两个频段：DRM30，工作频率高达30 MHz；DRM+，工作频率高达300 MHz。DRM30在印度很流行，其中有超过一百万辆汽车安装了DRM接收器，而俄罗斯和南非正在进行DRM+试运行。HD Radio和DAB分别是美国和欧洲的主要标准。价格与供货新型Si479x7 DRM数模混合一体化SDR调谐器现已批量上市，可提供样片。单DRM数模混合SDR调谐器采用48引脚、7 mm x 7 mm QFN封装，电路板占用面积小于55 mm2。双DRM调谐器CD采用56引脚、8 mm x 8 mm QFN封装，电路板占用面积小于79 mm2。为加速产品开发，Silicon Labs基于Global Eagle和Dual Eagle调谐器的设计提供了完整的Si479x7评估套件。有关DRM数模混合一体化SDR调谐器产品和评估套件的价格以及订购信息，请联系各地的Silicon Labs销售代表。有关其他产品信息请访问官方网站。

时间：2019-07-30 关键词： Silicon labs sdr sdr-friendly
Silicon Labs利用软件定义无线电技术，提升广受欢迎的Si479xx汽车调谐器系列产品

中国，北京-2019年7月30日-Silicon Labs为领先的汽车收音机解决方案供应商，日前宣布推出新型数模混合一体化软件定义无线电(SDR)调谐器，扩展其产品组合使得单个通用平台上能支持全球所有数字收音机标准以满足汽车收音机制造商不断增长的需求。新型Si479x7器件是Silicon Labs首款支持Digital Radio Mondiale(DRM)标准的汽车收音机调谐器。Si479x7调谐器是Silicon Labs广受欢迎的Global Eagle和Dual Eagle AM/FM接收器和数字收音机调谐器系列产品的扩展，提供同样出色的路试性能、单双调试器兼容的引脚定义和封装、以及物料清单(BOM)成本优势。除了推出新的支持DRM的调谐器，Silicon Labs还通过独特的“SDR-friendly”技术提升了其Si4790x/5x/6x汽车调谐器，有效地将这些器件转换为数模混合一体化SDR调谐器。Silicon Labs的数模混合一体化SDR技术包含多种基于DSP的先进车用功能，例如最大比率合并(MRC)、数字自动增益控制(AGC)、数字收音机快速检测和动态零中频(ZIF)I/Q。这些功能使得汽车收音机制造商能够利用单个通用收音机硬件和软件设计支持全球数字收音机标准。这种额外的灵活性有助于OEM和Tier 1降低设计、认证、采购和库存成本，同时避免了支持多个汽车收音机平台的复杂性和低效率。Silicon Labs广播产品总经理Juan Revilla表示：“具有数模混合一体化SDR功能的Silicon Labs汽车调谐器提供了当今量产汽车中SDR调谐器的最高集成度、接收性能以及最低的BOM成本。我们的调谐器具有先进的数字收音机功能，使得收音机制造商能够开发单一平台来解调和解码全球数字收音机标准，大大简化了汽车收音机设计并降低了系统成本。单个数字收音机平台可以通过基于SDR的设计方法或使用调谐器搭配协处理器设计来实现。”Silicon Labs的汽车调谐器产品组合包括高度集成的单和双调谐器选项，以及一流的AM/FM接收器性能。该产品组合支持所有广播收音机频段，包括AM、FM、长波、短波、气象频段、HD Radio、DAB(Band III)和DRM。这些调谐器基于Silicon Labs业界领先的RF CMOS技术构建，可提供出色的汽车接收器性能。经过验证的调谐器混合信号、低中频RF CMOS设计可在弱信号环境中提供出色的灵敏度，在强信号环境中具有极好的选择性和互调抗扰能力。关于DRM标准数字收音机标准是车载信息娱乐系统的主要来源，提供更好的接收性能、更大的覆盖范围和媲美CD的音频质量。DRM标准为在AM和FM/VHF频段运行的当前模拟收音机标准提供高质量的数字替代。DRM支持两个频段：DRM30，工作频率高达30MHz;DRM+，工作频率高达300MHz。DRM30在印度很流行，其中有超过一百万辆汽车安装了DRM接收器，而俄罗斯和南非正在进行DRM+试运行。HD Radio和DAB分别是美国和欧洲的主要标准。价格与供货新型Si479x7 DRM数模混合一体化SDR调谐器现已批量上市，可提供样片。单DRM数模混合SDR调谐器采用48引脚、7mm x 7mm QFN封装，电路板占用面积小于55mm2。双DRM调谐器CD采用56引脚、8mm x 8mm QFN封装，电路板占用面积小于79mm2。为加速产品开发，Silicon Labs基于Global Eagle和Dual Eagle调谐器的设计提供了完整的Si479x7评估套件。有关DRM数模混合一体化SDR调谐器产品和评估套件的价格以及订购信息，请联系各地的Silicon Labs销售代表。

时间：2019-07-30 关键词：处理器调谐器 sdr
用并行DSP内核实现SDR平台新飞跃

;;;;手机和基站芯片的开发成本不断上升，加上标准的迅速变化和日趋复杂，使无线系统设计已成为耗资越来越大的高风险业务。但随着软件无线电(SDR)技术平台的出现，OEM和ODM现在有机会以较低的成本设计出电池寿命更长的终极多模手机，同时不必对基站和接入点设备进行大刀阔斧式的升级。基本的SDR处理平台要求具备通用系统的多功能性，但没有低性能和软件开发负担大的缺点；同时还要求SDR处理平台具有专用系统的强大能力，但没有开发成本高和不灵活的缺点。;;;;新一代DSP技术有望使这种创新的SDR平台成为现实，它是通用与专用系统的混血儿。这种经过验证的DSP技术以高度并行的方式，将软件可编程处理器和一个可重配置硬核结合在一起，后者还可根据不同应用重新配置。现在，WCDMA或CDMA2000等3G标准提出了高密集计算的新要求，该任务在过去一直由昂贵而不具灵活性的专用内核承担。新一代DSP架构可在每个时钟周期内进行重新配置，通过将某一专用指令集切换为另一专用指令集，从而能在单一时钟周期内支持多个3G无线应用。另外，该DSP还集成了针对各种重要的基带处理功能的专用模块，从而使性能进一步提升。图1：第一代及第二代SDR设计架构图。 SDR亟待提高灵活性和速度 ;;;;长期以来，SDR面临的一大挑战是基本的处理硬件必须支持不断变化、不断增加和速度越来越快的无线接口。例如，3GPP Release 5中的HSDPA规格特别难以实现。随着WiMax的出现、需要支持具有无缝移动性的融合式Wi-Fi/蜂窝接入、DVB-H和其它标准，使SDR面临更严峻的挑战。;;;;功能的增多也使问题进一步复杂，面临的挑战是把可编程性与良好的性能相结合，但传统的硬件设计对此无能为力。未来的手机可能提供多达10个不同的、以前是由单机完成的功能，比如便携电子邮件、数码相机、MP3播放机、GPS、电视和游戏机。;;;;上述难题都迫使SDR提高对基本处理硬件的要求。但目前的SDR技术为了满足无处不在的多模基带处理需求，必然要在成本、功率和体积之间作较大的折衷。所以在过去几年中，人们一直为如何实现ASIC、FPGA、DSP和可重配置处理器的最佳组合而争论不休。;;;;目前的基带处理方案是将带有无线modem内核的ASIC模块与一个通用DSP相结合。尽管ASIC仍是进行大量芯片级处理时最有效率的选择，但却是灵活性最低的解决方案。ASIC一般执行物理层基带处理任务。传统的DSP通常用于可编程话音编码器(Vocoder)和前向纠错任务，但这些DSP解决方案不能处理高性能要求的应用。因而对于SDR平台来说，这些应用没有什么特别之处。;;;;除了灵活性表现不佳，ASIC还给SDR解决方案带来一些不利之处：(1)它们必须针对最坏的处理情况进行设计；(2)它们的设计周期较长，拖延了产品的推出时间；(3)由于多模应用需要许多ASIC内核，所以导致成本上升；(4)在出带(tape-out)之后，不可能再对芯片进行修改。让ASIC设计支持新的标准或者增添功能，费用已变得令人难以承受——超过1,000万美元，而且需要一到两年的时间。新DSP技术全面提升SDR的性能和灵活性 ;;;;SDR的挑战以及目前方案的种种不佳表现，催生了新式、高度并行的可重新配置DSP技术。新一代的DSP技术是一种很有前途的方案，它将全面提升SDR的性能及灵活性。采用并行DSP架构将使SDR平台成为能够满足下一代3G手机和更先进手机对于多处理的严格要求。;;;;未来的蜂窝电话将融合各种功能，这意味着它将需要支持各种不同的无线接口和标准。目前的接口数量已接近12个，例如GPS、2G/3G Cellular、UWB、RFID、WLAN、Zigbee、WiMAX、Bluetooth、DAB、DVB-H，而更多的通信标准和现有标准的升级版仍在不断推出。未来的手机不会为每个无线和通信标准都配备一个专门的功能模块，而将采用SDR平台。;;;;这种创新的平台将全面革新先进无线系统的实现方式，它可以消除每个制式和频带上为支持数据、语音和视频服务而需要的多个单独无线电链路。它将使手机在软件的控制下在不同的标准之间进行切换，而相应的信号处理将能够完全在软件中执行。这种能力，加上可以空中下载新软件，将打造出一个高度灵活的系统，从而简化手机设计，以满足不同的标准并延长特定手机的可用寿命。;;;;图1所示为两个SDR设计的构想图，它们具有不同的集成度。第一代架构解决方案将把数字基带(BB)功能整合到一个单独的处理器引擎之中，第二代设计将把RF和基带集成到一个单独的器件之中。目前已有支持第一代架构(MS1)的DSP解决方案，但支持单一的整合式架构——“理想的SDR”(MS2)的DSP解决方案，则要再等几年才会出

时间：2019-03-05 关键词：内核 DSP 平台嵌入式处理器 sdr
关于针对功率设计的SDR解决方案

　　由于像美国联合战术无线电系统(JTRS)这样的计划，软件定义的无线电(SDR)早已被证实。然而，有许多问题严重地制约着SDR的广泛部署，其中相当重要的问题就是功率。　　功率是在设计每一个SDR子系统时的主要考虑因素，特别是因为它们要消耗比硬件无线电更多的功率。例如，为了获得预期的无线电通信距离(依赖于链路的状况，典型值为5-10千米数量级)，射频(RF)前端必须具备足够的发射功率。同样，对于靠电池工作的无线电设备，RF前端、调制解调器和加密处理子系统的功耗都直接影响无线电设备的寿命。此外，对由调制解调器产生的热量进行散热的能力直接影响到无线电设备的寿命，并且甚至可能影响到能在机箱中同时处理的通道数，且有更多的影响。　　因此，降低一个SDR的功率有许多好处，这些好处可能甚至包括通过购买更少的备用电池而降低运营费用。在此，为了获得其中的一些好处，我们谈论的重点将放在降低SDR调制解调器功耗的整体方法上。　　降低功耗的硬件方法　　为了降低调制解调器中的功耗，大多数人首先注意的就是在处理过程中的硬件，其中，通常包含现场可编程门阵列(FPGA)、数字信号处理器(DSP)和通用目的处理器(GPP)。区分任何硬件器件的两个功耗源——静态功耗和动态功耗——是至关重要的。静态功耗是一个已加电但不活跃的器件所消耗的固有功率，由晶体管的电流泄漏所控制。另一方面，动态功耗是由活跃使用的器件所消耗的功率，该功率受到若干变量的影响，包括电源电压、对外部存储器的访问次数、数据带宽，等等。检测两种类型的功耗是至关重要的，特别是在无线电设备具有一个通常接收比发射更长的占空周期的情形下。在GPP和甚至DSP的情形下，像频率调节、电压调节和电源关闭模式这样的电源管理功能已经变得日益普遍。然而，关于FPGA又是什么情况呢？　　图1：用于降低SDR功耗的一种真正的整体方法要采用来自每一个象限的多种技术。　　有许多方法可以用来降低FPGA中的静态或动态功耗，其中许多方法不是可以同时应用的。一些降低静态功耗的方法包括三极栅氧化层电源门控。　　利用三极栅氧化层，硅供应商在晶体管上覆盖一层氧化层以减少泄漏；覆盖层越厚，泄漏就越小。性能保持平衡。在内核中需要性能的地方，常见的就是采用薄的氧化层；而对于驱动较高电压的I/O，要采用厚的氧化层。在不需要最大性能的地方，如配置SRAM，附加的中间氧化层可以极大地降低泄漏。利用这种技术的FPGA的例子包括赛灵思的Virtex-4和Virtex-5系列。　　图2：带有功率测量值的基于模型设计流程可以简化对波形划分的决策　　当FPGA模块未被使用时，电源门控涉及晶体管的使用以降低待机泄漏。这种技术的一个例子可以在低功耗睡眠模式中看到。例如，如果在一个FPGA中的所有模块都被电源门控，该器件就消耗非常小的静态功耗。在这种情形下，平衡的是FPGA的配置的损耗，以便该器件在唤醒过程期间被完全地重配置，这个过程可能要花几毫秒。另一方面，除了那些具有配置的模块(比如配置存储器)之外，如果所有的模块都被电源门控，那么，FPGA的状态就被保持住了。尽管唤醒时间被极大地缩短了，但是，所节省的功率远远不如当所有模块都被电源门控时那样显著。赛灵思的Spartan-3A系列的FPGA支持两种类型的电源门控。　　动态功耗是功率等式的另外一部分。降低动态功耗的方法包括处理器集成、专用IP模块和时钟门控。　　对于具有嵌入式GPP和DSP引擎的平台FPGA来说，处理器集成是非常有用的。通过采用嵌入式GPP，而不是离散的GPP，就不必驱动数据从FPGA跨越外部I/O线到GPP(跨越外部I/O线通常消耗大量的功率)，从而节省功率。Virtex-4 FX器件就是平台FPGA的一个例子。　　让专用IP模块来执行某些常见的函数可以极大地降低动态功耗而对灵活性却没有重大影响。一个例子就是让FPGA中的专用引擎执行乘法——累加函数。与采用逻辑电路实现的方案相比，这种专用IP模块能够以高得多的性能执行那个函数并省电85%以上。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端点在内的许多专用模块，使得其可以以较低的功耗提供先进的功能。　　时钟门控技术采用电路来关闭不用的FPGA模块的时钟，因而把那些模块的功耗降低到泄漏电流的数量。如Virtex-4和Virtex-5这样的FPGA就是支持这种性能的最好范例。　　因为降低静态和动态功耗都是至关重要的，从硬件对两者的影响来看，最强有力的方法就是进一步降低电源电压。最佳的例子之一就是进一步降低内核电压。处理器件随着它们向下一代工艺节点转移(也就是从90nm向65nm转移)而趋向受益于较低的电压。例如，65nm Virtex-5 FPGA的内核电压是1.0V，比工作于1.2V的90nm Virtex-4 FPGA低17%，比工作于1.5V的130nm Virtex-II FPGA低33%。这就是采用大多数当前器件的好处之一。较低的内核电压对静态和动态功耗两者都有重大影响，因为泄漏与电压呈指数关系，而动态功耗与电压呈二次方的关系。因此，Virtex-5器件比Virtex-4 FPGA的静态和动态功耗平均低30%以上。　　上面我们讨论了降低SDR*耗的若干硬件方法，这些方法都重要，但是，感觉像缺少了一些内容。毕竟，这不是被称为软件定义的无线电吗？尽管设计工程师愿意对硬件提供商谈关于降低它们的器件功耗的问题，但是，现实是许多所谓的“硬件公司”拥有的软件工程师比硬件工程师要多。确实，这似乎预示着降低功耗不仅仅是硬件的事情。　　用一种更为整体的方法来降低功耗　　是的！的确存在真正最优化SDR功耗的方法，设计工程师需要一种把硬件和编程技术两者结合起来的更为整体的方法。一种无效执行的波形可能对SDR的功耗造成巨大的负面影响，不论硬件设计有多么好！设计工程师可以采用许多技术在FPGA中更有效地实现一个波形，这些技术包括并行处理算法、低频操作、功率底层规划和局部配置。　　利用并行处理算法，FPGA所提供的并行处理能力容许实现比像DSP或GPP这样的串行处理器可能达到的性能要高得多的信号处理性能，这个已经得到了很好的证实。因为并行处理可采用比串行处理器低得多的时钟频率执行任务，当采用并行处理算法的时候，FPGA实际上比处理器能效更高。　　利用低频工作，许多军用波形能从运行在较低的频率以降低功耗上获得好处。常见的是FPGA中的波形以低于200MHz的频率运行，远远低于最大频率。　　上述的一些技术如时钟门控利用对设计进行一些细致的底层规划可能更为有效。例如，为了真正地利用时钟门控的优势，设计工程师想利用相同的时钟得到一个设计的几个部分，而该时钟可以在相同的区域——或许在器件的四分之一象限——被门控。目前市面上可利用的工具如赛灵思的PlanAhead设计和分析工具利用图形用户界面(GUI)使底层规划变得更加容易。　　局部重配置(PR)容许设计工程师在FPGA之内定时复用各种资源。如果没有PR，设计工程师可能不得不重载整个FPGA以支持一个新的波形模式，因此，临时失去通信链路，或让所有模式在大的FPGA之中被同时载入，即使一次仅仅使用一个模式。PR容许支持多模式波形，不必同时把所有的模式载入FPGA之中，因此，能够以较小的FPGA和较低的功耗实现相同的功能。有效地利用PR也从底层规划获益。类似于低内核电压，PR能影响静态和动态功率这两者，但是，上述技术则仅仅影响动态功率。　　图1描述了这些用于降低功耗的各种方法。用于降低SDR功耗的一种真正的整体方法要采用来自每一个象限的多种技术。　　假设有许多用于降低SDR功耗的方法，其中许多方法可以组合，似乎没有什么机会能确定理想的功率最优化波形实现方案。增加的混淆之处在于：许多波形成分如前向纠错(FCC)常常能在FPGA或DSP当中的任一个上有效地实现。通常不清楚的是：如何在硬件和软件之间进行最佳的划分以实现能效最大化？尽管没有灵丹妙药，即没有任何一种工具能*定所有不同的选项及转换以决定性地鉴别最优化的解决方案，但是，一定存在一种比纯粹猜测更好的方法，这种猜测用的是已出版的数据表数字和基于电子数据表的功率估算器。　　图3：功率监测GUI显示调制解调器FPGA和DSP的功率消耗，消除对波形实现功率消耗的猜测　　消除猜测：SDR功率最优化测试床　　一种更为优良的方法就是访问一个用于功率最优化设计的能作为测试床的SDR。有了这样一种测试床，就容许设计工程师或系统架构师根据经验进行测试，并为功率优化设计而权衡与特定硬件及软件设计相关的折衷。设计工程师可能不仅仅要比较上述讨论的一些优缺点，而且可能要相对轻松地在FPGA和DSP/GPP之间反复开发和划分一个波形，与此同时，在每一个调制解调器处理器件上采集功率测量值。　　尽管不必要，但是，利用基于模型设计的各种概念，通过一种视觉方式进行建模，也可以经由波形的重新划分而提供各种好处。这样一种设计流程的例子见图2。在这个例子中，可以采用MathWorks公司的Simulink进行建模。设计工程师可以选择在一个可用的FPGA和DSP之间对波形进行划分并直接在硬件上实现，实现过程要利用赛灵思用于DSP的System Generator和用于FPGA的ISE Foundation设计工具套件，以及MathWorks公司的Real-Time Workshop和TI公司用于DSP的Code Composer Studio。　　设计工程师也可以采用在基于模型的设计环境之内的一种Power Monitoring GUI，以实时显示为FPGA和DSP独立地记录的功率测量值。这样的GUI的一个例子见图3。这种记录能力容许设计工程师对波形随时间变化的能量效率做出有根据的决策，不仅仅是及时抓拍波形。这是必需的，因为许多波形本质上是“突发”的。如果波形实现造成调制解调器超过功率预算的情况变得显而易见，设计工程师可以回到模型并针对更佳的效率对波形重新划分。尽管这个流程现在并非轻而易举，但是，这种努力是值得的，因为它消除了对调制解调器的功耗进行估计时的猜测。　　通过赛灵思、TI和Lyrtech的协作，这样一种具有功率监测的SDR测试床现已开始供货。该小形状因子的SDR开发平台把Virtex-4 FPGA与DM*6 DSP/GPP结合起来，从而让设计工程师能够进行低功耗设计。　　为降低功耗而设计　　尽管传统上一直把重点放在降低SDR硬件的功耗上，但是，显而易见软件也对功耗具有重大影响。正因如此，需要一种整体方法来降低SDR的功耗。而且，能够实际发挥SDR作用的测试床有助于消除对这个问题的猜测。尽管这种方法可能要预先进行更多的规划和开发，但是，好处就是强迫并使SDR提供商能够在提供现场持续时间更长、更可靠且在需要较少备用电池的无线电设备过程中建立竞争优势。

时间：2018-08-29 关键词：解决方案功率 sdr 设计教程
基于OMAP-L138 DSP和Spartan-6的SDR系统实现

Critical Link公司的某客户需要针对多个应用开发一个扩频无线电收发器。该客户已经开发出一套算法，准备用于对信号进行调制和解调，但他们却缺少构建完整系统的资源和专业知识。客户希望利用软件定义无线电(SDR)系统的灵活性优势。本文将探讨如何基于德州仪器(TI)的OMAP-L138 DSP+ARM处理器与FPGA来实现该系统。平台Critical Link选择其MityDSP-L138F嵌入式系统模块作为SDR的基础，因为该模块不仅具有很强的处理能力，而且可以为客户节省大量的预先设计成本。MityDSP-L138F模块具有一个TI的OMAP-L138DSP+ARM处理器，该处理器集成了一个456MHz ARM9处理内核和一个456MHz TMS320C674x DSP内核。此外，该模块还包含了FPGA、NAND和NOR闪存以及DDR2存储器。出于原型考虑，该设计使用了TI针对无线电的高速ADC与DAC评估套件。此外，它还需要能够在60MHz采样频率转换的数据转换器。针对A/D转换器，该设计选用了TI的ADS5562。该转换器具有16位精度，可以以80Msps采样速率进行转换。因为扩频无线电需要将信号从背景噪声中抽离，所以高动态范围对于这种无线电来说非常重要。对于DAC，该平台选用了TI的THS5671。这是一款14位125Msps差分电流输出DAC。负责本项目的客户为该系统提供的前端设计如图所示。图：客户提供的前端设计。数据传送问题许多基于DSP的应用要求具有高速数据传输功能，以使系统能够采集和处理数据，或者将数据传送到外设。通常，数字信号处理器都包含了异步地址/数据总线，以使处理器能够读写外设。这些接口可以满足低速传送数据的要求，但是在高速情况下却会成为瓶颈。OMAP-L138 DSP+ARM处理器具有一个称为外部存储器接口A(EMIFA)的地址/数据总线。EMIFA允许对外部存储器或设备进行异步寻址，并含有若干控制引脚，以满足不同等待状态和传输宽度等等要求。因为该接口具有很强的通用性，所以每次事务处理都可以利用多个时钟周期来完成。例如，最小的读取周期需要每16位3个周期。在100MHz下运行EMIFA，假设总线上没有其他数据，可得到的数据传输速率最大为66MB/s。在总线上进行交错读写会显著地降低传输速率，因为这必须增加额外的转换周期。OMAP-L138处理器还包括了一个更为专用的接口，即通用并行端口(uPP)。该接口专门用来将大量数据连续送入处理器内存或从其中读出。uPP的传输速率为每时钟周期1个数据字(8位或16位)；或者针对双数据速率为每时钟周期2个数据字，但是时钟速率必须减半。uPP时钟速率可以高达处理器时钟速率的一半。对于在300MHz下运行的OMAP-L138处理器，uPP时钟可以达到75MHz。这使吞吐量可以达到150MB/s。OMAP-L138处理器实际包括2个uPP接口，每个都可以单独配置。这允许我们为应用建立一个传输端口和一个接收端口，从而消除单一总线上的资源争用问题。从硬件角度看，uPP接口是一种非常简单的同步数据接口。它包含一个时钟引脚、数据引脚和若干控制引脚，用于指明有效数据和起始/等待条件。事实上，该接口可以与一些并行ADC和DAC实现无缝连接。架构因为我们的SDR需要与DSP之间进行高速数据传送，所以我们选择使用uPP端口来实现FPGA接口。我们使用一个端口作为接口的发送端，使用另一端口作为接收端。事实上，该处理系统可以同时进行发送和接收，尽管这并非系统要求。这个功能的优势在于，它允许我们在发送器和接收器之间建立循环，以进行大量的测试和调试工作。对于一个10MHz载波来说，这种调制所需的处理特性，使系统过多地将全部处理任务在OMAP-L138处理器的DSP中完成。在速度较慢的应用中，DSP可以单独满足数据速率的要求，但由于客户要求以更高的速率发送数据，所以我们需要使用FPGA来执行部分处理任务。FPGA尤其擅长以非常高的频率执行重复任务，因此，我们选择在FPGA中执行初始解调和基带处理。这样，我们就可以大量减少DSP中的数据并降低DSP的数据速率。在发送侧，DSP可以预先计算最终的射频信号，以便将有效负载数据的编码时间降至最短。因此，FPGA仅仅将发送波形数据从uPP端口发送到DAC。事实上，不使用FPGA也可以完成这项工作，但是我们在设计系统时仍将FPGA加入，以便在需要时使用。FPGA的双端口RAM中包含一个正弦或余弦查找表，用于合成接收机的本机振荡器信号。FPGA中的乘法器/累加器用于根据要求解调信号。发送处理链当ARM微处理器上的软件向DSP发出传输消息包时，发送过程将会启动。DSP对数据进行编码，使其成为扩频调制序列，并将其编入一个预先计算的已调制正弦波查找表。然后，DSP使用uPP的内置DMA引擎建立一个DMA传输，用以将数据从DSP存储器传送到DAC。FPGA则起到中间调解作用，负责向DAC和uPP提供可编程时钟，用于设置发送采样率。接收处理链接收流程连续运行。ADC样本被同步送入FPGA——通过将输入样本与正交正弦和余弦波形相乘并积分，对数据进行基带处理，从而以较低的数据速率向DSP提供同相和正交样本。这些样本被uPP DMA引擎以DMA方式送入DSP存储器，再由DSP处理剩余的扩频解调处理步骤。一旦信号被解调，得到的数据包将使用TI的DSPLink处理器之间通信库传送回ARM处理器。ARM软件接收解码数据，并通过命令接口将数据呈现给用户。使用FPGA执行接收器初始基带处理能够释放足够的DSP处理能力，从而轻松完成剩余的解调和解码工作。如果系统中的输入信号采样率显著低于60MHz，则DSP可不借助FPGA的力量，独自执行基带处理任务。该系统的初始工作使用了一个低频段(几十或几百kHz)的载频。在初始实施过程中，FPGA仅负责将数据发送至DSP，由DSP执行所有的解调功能。这种方式很奏效，但是无法达到更高采样率应用的要求。通过在FPGA中实施基带处理，我们可以在全采样率下进行数字基带处理和滤波，从而改善系统的噪声性能：这在欠采样下是无法做到的。本文小结该项目实现的原型系统已经为多个应用实施过概念验证。与理想扩频无线电的理论性能相比，该系统的性能非常优异。TI OMAP-L138 DSP+ARM处理器与FPGA的结合，实现了具有出色性能的高性价比解决方案。将DSP的部分处理负载分配给FPGA，使系统可以使用低成本、低功耗的处理器来构建，而不是由GHz级的DSP处理所有工作。uPP接口支持简单的FPGA接口功能，并且与其他可用的DSP接口相比，具有明显的性能优势。使用uPP中的DMA进行数据传送，可以进一步释放DSP资源，将DSP周期用于更加重要的工作。在OMAP-L1x平台中加入ARM处理器后，便可使用嵌入式Linux提供通信基础设施，来管理系统中的用户界面和所有的内务处理功能。此外，使用SD卡、USB驱动器或者以太网连接，可以对系统软件(ARM、DSP和FPGA)进行现场升级。因此，SDR系统的灵活性可以充分满足处理算法的发展要求。

时间：2018-07-30 关键词： DSP omap sdr 系统实现
一种针对功率设计SDR的整体方法

由于像美国联合战术无线电系统(JTRS)这样的计划，软件定义的无线电(SDR)早已被证实。然而，有许多问题严重地制约着SDR的广泛部署，其中相当重要的问题就是功率。功率是在设计每一个SDR子系统时的主要考虑因素，特别是因为它们要消耗比硬件无线电更多的功率。例如，为了获得预期的无线电通信距离(依赖于链路的状况，典型值为5-10千米数量级)，射频(RF)前端必须具备足够的发射功率。同样，对于靠电池工作的无线电设备，RF前端、调制解调器和加密处理子系统的功耗都直接影响无线电设备的寿命。此外，对由调制解调器产生的热量进行散热的能力直接影响到无线电设备的寿命，并且甚至可能影响到能在机箱中同时处理的通道数，且有更多的影响。因此，降低一个SDR的功率有许多好处，这些好处可能甚至包括通过购买更少的备用电池而降低运营费用。在此，为了获得其中的一些好处，我们谈论的重点将放在降低SDR调制解调器功耗的整体方法上。降低功耗的硬件方法为了降低调制解调器中的功耗，大多数人首先注意的就是在处理过程中的硬件，其中，通常包含现场可编程门阵列(FPGA)、数字信号处理器(DSP)和通用目的处理器(GPP)。区分任何硬件器件的两个功耗源——静态功耗和动态功耗——是至关重要的。静态功耗是一个已加电但不活跃的器件所消耗的固有功率，由晶体管的电流泄漏所控制。另一方面，动态功耗是由活跃使用的器件所消耗的功率，该功率受到若干变量的影响，包括电源电压、对外部存储器的访问次数、数据带宽，等等。检测两种类型的功耗是至关重要的，特别是在无线电设备具有一个通常接收比发射更长的占空周期的情形下。在GPP和甚至DSP的情形下，像频率调节、电压调节和电源关闭模式这样的电源管理功能已经变得日益普遍。然而，关于FPGA又是什么情况呢？有许多方法可以用来降低FPGA中的静态或动态功耗，其中许多方法不是可以同时应用的。一些降低静态功耗的方法包括三极栅氧化层电源门控。利用三极栅氧化层，硅供应商在晶体管上覆盖一层氧化层以减少泄漏；覆盖层越厚，泄漏就越小。性能保持平衡。在内核中需要性能的地方，常见的就是采用薄的氧化层；而对于驱动较高电压的I/O，要采用厚的氧化层。在不需要最大性能的地方，如配置SRAM，附加的中间氧化层可以极大地降低泄漏。利用这种技术的FPGA的例子包括赛灵思的Virtex-4和Virtex-5系列。当FPGA模块未被使用时，电源门控涉及晶体管的使用以降低待机泄漏。这种技术的一个例子可以在低功耗睡眠模式中看到。例如，如果在一个FPGA中的所有模块都被电源门控，该器件就消耗非常小的静态功耗。在这种情形下，平衡的是FPGA的配置的损耗，以便该器件在唤醒过程期间被完全地重配置，这个过程可能要花几毫秒。另一方面，除了那些具有配置的模块(比如配置存储器)之外，如果所有的模块都被电源门控，那么，FPGA的状态就被保持住了。尽管唤醒时间被极大地缩短了，但是，所节省的功率远远不如当所有模块都被电源门控时那样显著。赛灵思的Spartan-3A系列的FPGA支持两种类型的电源门控。动态功耗是功率等式的另外一部分。降低动态功耗的方法包括处理器集成、专用IP模块和时钟门控。对于具有嵌入式GPP和DSP引擎的平台FPGA来说，处理器集成是非常有用的。通过采用嵌入式GPP，而不是离散的GPP，就不必驱动数据从FPGA跨越外部I/O线到GPP(跨越外部I/O线通常消耗大量的功率)，从而节省功率。Virtex-4 FX器件就是平台FPGA的一个例子。让专用IP模块来执行某些常见的函数可以极大地降低动态功耗而对灵活性却没有重大影响。一个例子就是让FPGA中的专用引擎执行乘法——累加函数。与采用逻辑电路实现的方案相比，这种专用IP模块能够以高得多的性能执行那个函数并省电85%以上。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端点在内的许多专用模块，使得其可以以较低的功耗提供先进的功能。时钟门控技术采用电路来关闭不用的FPGA模块的时钟，因而把那些模块的功耗降低到泄漏电流的数量。如Virtex-4和Virtex-5这样的FPGA就是支持这种性能的最好范例。因为降低静态和动态功耗都是至关重要的，从硬件对两者的影响来看，最强有力的方法就是进一步降低电源电压。最佳的例子之一就是进一步降低内核电压。处理器件随着它们向下一代工艺节点转移(也就是从90nm向65nm转移)而趋向受益于较低的电压。例如，65 nm Virtex-5 FPGA的内核电压是1.0V，比工作于1.2V的90 nm Virtex-4 FPGA低17%，比工作于1.5V的130 nm Virtex-II FPGA低33%。这就是采用大多数当前器件的好处之一。较低的内核电压对静态和动态功耗两者都有重大影响，因为泄漏与电压呈指数关系，而动态功耗与电压呈二次方的关系。因此，Virtex-5器件比Virtex-4 FPGA的静态和动态功耗平均低30%以上。来源:ks990次

时间：2018-06-13 关键词：方法功率 sdr
SDR技术原理深入解析

一软件无线电(SDR)概念软件无线电，即Software Defined Radio，SDR。通俗来讲，SDR就是基于通用的硬件平台上用软件来实现各种通信模块。概念中有两个关键词，“通用硬件平台”和“软件”。“通用硬件平台”就是说我们能基于这个硬件平台实现各种各样的通信功能，而不是说一个硬件平台只能实现一种通信功能。“软件”来实现通信模块是相对于传统的无线电技术来讲的，传统的无线电通信模块都是用硬件电路来设计，一个通信电路只能完成一种通信功能，开发周期长，开发成本高，而且一旦设计好后功能就无法改变。软件化可以加快通信模块的开发速度，降低开发成本，便于调试和维护。我们可以用图1来简单看看软件无线电基站与传统的无线电基站的区别。图片左边的是传统的大基站，图片右边的是基于软件无线电的小型化基站。传统的商用基站体积较大，需要设计很多专用的硬件电路;而SDR基站体积较小，大部分通信功能由软件实现。图1 商用基站与SDR基站 SDR技术被誉为通信领域的第三次革命。第一次革命是1G通信系统，由有线通信到无线通信的革命;第二次革命是2G通信系统，由模拟通信到数字通信的革命。SDR是未来通信系统的发展趋势。二 SDR系统分类比较通用的SDR系统分类是以SDR的硬件平台来分类。SDR系统分为三类：基于FPGA的SDR系统，基于DSP的是SDR系统和基于GPP的SDR系统。 2.1 FPGA-BasedSDR系统基于FPGA平台开发的SDR系统，实时处理能力强，但是开发难度大，开发成本也高。这里强调一下在SDR系统中对实时处理能力要求很高，我们以LTE系统为例，LTE系统的子帧长1ms，也就是说我们的SDR系统必须在1ms内把这一子帧的数据全部处理完并发送出去，不能有任何时延。通信系统带宽越大，吞吐率越高，对系统的实时性要求就越高。 2.2 DSP-BasedSDR系统基于DSP平台开发的SDR系统，实时性比FPGA略差，而且同样的开发难度大，开发成本也高。 2.3 GPP-BasedSDR系统 GPP即General Purpose Processor，通用处理器。我们可以简单的把GPP理解为电脑，即我们使用的台式机、笔记本等。基于GPP能高效地开发各种通信模块、通信系统，因为我们可以很方便的基于各种高级编程语言、各种链接库来实现各种通信功能，如编码、调制等。而且，基于GPP的SDR系统开发相比其他两种具有较低的开发门槛，较低的开发成本，开发周期也较短、便于调试等。GPP-Based SDR系统是目前最为通用的一种SDR系统实现形式。 GPP-based SDR系统通常包含两部分，一部分是GPP，另一部分是外设。下一个章节我们将介绍SDR外设的种类。三 SDR系统外设如图2所示，SDR基站/UE都各自包含一个GPP和一个外设。GPP即我们平常所用的台式机或笔记本电脑。SDR的外设有很多种类，如USRP，bladeRF，HackRF，以及低端的RTLSDR等。下面我们分别介绍各种外设的相关信息。图2 SDR通信系统 3.1 USRP USRP是Ettus公司的产品，目前主要有B系列，E系列，N系列和X系列等，基本上系列字母越靠后价格越贵。由于USRP型号太多，我们以B系列为例来介绍USRP。 B系列主打小型化，目前有USRP B200/B210、USRP mini系列等，其中mini系列更是只有一张名片大小。而且B系列都采用USB3.0接口与GPP通信，直接采用USB供电，使用非常便捷。USRP B系列的产品大部分单价都在7000-8000块之间，但是如果加上税钱、运费等，差不多就得10000块了。USRP相关产品的介绍请链接官网https://www.ettus.com/product 图3 USRP设备 3.2 BladeRF BladeRF主要有三种型号，BladeRF X40，BladeRF X115， BladeRF X115 Thermal。BladeRF X40 是低配版，就是我们手机里面的青春版，大概约$420，即3000块左右;BladeRF X115是高配版，FPGA比BladeRF X40好，价格约$650，即4500块左右;而BladeRF X115 Thermal则是顶配版，可以耐受极端环境，价格约$1500，即10000块左右。BladeRF的详细信息请查阅官网http://www.nuand.com/ 图4 BladeRF设备 3.3 HackRF HackRF，顾名思义是黑客版的SDR外设，它主打性价比高，价格便宜。HackRF主要有两种版本，HackRF blue和HackRF one，其中HackRF blue是低配版，HackRF是高配版。注意的是HackRF只能支持半双工。HackRF详细的信息请查阅官网http://greatscottgadgets.com/hackrf/ 图5 HackRF设备在国外网站上找到一篇介绍上述SDR外设的区别的博客，http://www.taylorkillian.com/2013/08/sdr-showdown-hackrf-vs-bladerf-vs-usrp.html 有空我给大家翻译翻译。现在先给大家预览一下里面的一个表格。 3.4 RTLSDR 如果说上述设备对学生党来说都太贵了，毕竟动不动就好几千块钱，那么不得不隆重介绍下入门级的SDR外设，RTLSDR。淘宝一搜RTLSDR就能出来一大堆，而且都只需要几十块钱，博主目前就买了一个，正在研究怎么使用。便宜就意味着性能的低，RTLSDR本来是用来接收电视信号的，所以也称为电视棒。RTLSDR只能接收信号，不能发射信号，而且只有2.8M/s的采样速率，根据奈奎斯特采样定律换算一下理论上最大支持的带宽只有1.4M。但这仍然是一款非常适合用来入门的SDR外设。RTLSDR具体使用方法参见http://sdr.osmocom.org/trac/wiki/rtl-sdr和http://www.rtl-sdr.com/。图6 RTLSDR设备四 SDR系统原理下面正式开始讲解SDR的系统原理。在上面的介绍中我们知道GPP-Based SDR系统一般都是包含一个GPP和一个外设。我们以一台笔记本电脑连接一个USRP B200为例来给大家讲解SDR系统内部的实现原理。 4.1 发射机首先我们来看发射端的系统原理图，即图7。图的左边是一台笔记本的示意图，右边的一个USRP B200的发射示意图。首先看笔记本结构最上面的SDR程序。这个程序就是我们用软件来实现的通信模块，在笔记本上我们可以用各种高级编程语言来编写各种通信模块，例如Turbo编码模块，OFDM模块等。鉴于SDR系统对实时性要求较高，所以我们一般使用C或C++语言来编写SDR程序。SDR程序里面包含了通信系统完整的协议栈，如果我们写的是LTE系统，则包PHY、MAC、RLC、PDCP、RRC、NAS甚至MME等;而如果我们的是WiFi系统，则包含PHY、MAC、LLC等。SDR程序的主要功能是处理系统的基带数据。接下来UHD是USRP设备的驱动模块，不同的外设使用的驱动也不一样，因为我们是以USRPB200为例，所以驱动模块是UHD。UHD驱动的安装方式可以参见http://blog.csdn.net/jxwxg/article/details/53002311使用C或者C++调用UHD的库函数可以参见http://blog.csdn.net/jxwxg/article/details/53142911。接下来是系统的各种系统库和系统调用的接口以及内核。强调一点，大部分SDR程序都是基于Linux来开发的，很少基于Windows开发。因为Linux系统开源，而且实时性较好。这一块主要涉及操作系统方面的知识，我们不在这里深入讨论。 USRP B200与GPP的接口是USB3.0。外设接口的选择也很重要，接口的传输速率必须快，不能成为整个系统的瓶颈。USRP早期的产品的都是用的USB2.0接口，因为当时通信系统的吞吐量较小，所以不会限制使用。现在大部分外设都是用USB3.0或者以太网网口作为外设接口。USB3.0的接口速度可以达到500MBps，基本能满足大部分通信系统的需求。接着笔记本电脑通过USB3.0把数据传输给USRP B200。USRP最底下的两个模块是发送控制模块和数字上变频模块(DUC)。这两个模块是用FPGA里面实现的，用FPGA实现的好处是处理速度快。发送控制模块好理解就是用来控制整个USRP的发送行为，例如什么时候发送等。DUC模块是为了把电脑产生的基带数据上变频到中频。之后数字信号经过USRP的DAC之后转化为模拟域的数据，数模转化之后需要过一个低通滤波器使信号变的更加平滑。最后中频模拟域数据在与晶振产生的信号相乘把我们的中频信号调制到制定的射频频点上。最后射频信号再经过功率放大器把信号发射出去。信号放大器里面也有很多知识可以学习。例如信号放大器分为A类，B类和C类等，具体每一类的特征本文就不具体解释了。我们可以通过UHD提供的库函数来修改发射信号的发射增益，即tx_gain。tx_gain这个参数对信号的影响还是挺大的，tx_gain设置的太小导致信号功率太小，而如果设置的过大可能会导致系统的低噪上升，也有可能会影响其他通信系统的正常工作。图7 SDR发射机原理图 4.2 接收机可能有人会问为什么要经过两次变频。我们以SDR接收机给大家讲解。如图8所示是SDR接收机的原理图。同样的，左边是笔记本的示意图，与发射机的一样;右边是USRP的接收示意图，USRP接收示意图与发射示意图稍有不同。首先接收部分的放大器变成了低噪放，顾名思义，低噪放就是低噪声的放大器，本质上还是个放大器。因为接收的信号里面包含了信道的噪声，接收机不能把噪声放的过大。信号经过低噪放后与USRP晶振产生的信号相乘把信号下变频到中频，同样地再经过一个低通滤波器把信号变得平滑。之后中频信号经过ADC把模拟域的信号转到数据域。ADC是USRP里面很重要的一个部件。ADC主要由两个参数，采样精度和采样率。采样精度表示采样后的信号用多少bit来表示，例如USRP B200的ADC精度为12 bits，即采样后的每一个数据用12bits来表示。采样率就是系统的采样速率，USRP B200的采样速率为61.44MS/s。这也就是为什么大部分SDRLTE系统都采用USRP B系列作为外设的原因，61.44MS/s的采样率刚好是LTE系统最大采样速率30.72M的两倍。同样的信号经过ADC之后，数字信号被送入FPGA模块处理。FPGA里面包含两个模块，数字下变频和接收控制。接收控制用来控制整个USRP系统的接收流程，例如什么时候开始接受等。数字下变频即DDC，用于把信号从中频下变频到基带。图8 SDR接收机原理图为什么要经过两次下变频呢?如图9所示，第一次变频是在模拟域通过晶振产生的信号与射频信号相乘把信号下变频到中频，这一次变频主要是为了后面做AD采样。我们知道采样需要满足奈奎斯特采样定律，采样的频率必须大于信号的最高频率的2倍，而射频信号的载波频率已经能都达到2.6GHz，甚至5GHz，根本无法做出载波频率两倍的采样速率的ADC。所以系统先把信号下变频到中频，然后再利用ADC对信号进行模数转化。因为USRP ADC的采样率为61.44MS/s，所以我们可以推出USRP对应的中频频率应该低于30.72MHz。接着中频的数字信号被DDC下变频到基带。有人可能会问为什么不直接把信号一次变频到基带呢，这样的接收机叫做零中频接收机。如果载波频率高了，零中频的接收机设计会非常复杂，所以零中频接收机一般用于载波频率较低的系统里面。图9 下变频原理示意图数字信号经过USB3.0接口传输到笔记本电脑上后，电脑再把数据传输给SDR程序处理。物理层处理完后再把数据交给上层。这样SDR接收机的信号接收过程便完成了。 SDR发射机/接收机里面的每一个模块都对应一大片知识，知识的海洋是无穷的，这里的介绍只能起一个抛砖引玉的作用。如果大家想深入学习的话，还得要多查阅资料。五 SDR LTE系统上一章节从SDR发射机和接收机的角度分别介绍SDR系统的原理。下面我们以SDR LTE系统为例给大家介绍一个SDR系统的例子，有助于大家理解实际项目的中SDR通信系统。目前国际上已经有好几个开源的SDR LTE系统，如OpenAirInterface，srsLTE，OpenLTE等，详情可以查看http://blog.csdn.net/jxwxg/article/details/53026659。开源的SDR LTE系统非常适合用来学习SDR和LTE的原理和知识。下面以图10来介绍SDR LTE系统的工作流程。首先LTE的上层有数据需要物理层发送，比如我们要发送一个经典的字符串”Hello World”，上层把数据编码成Bit流自后交给物理层。上层可能采用的ASCII编码，把Hello World编码成对应的Bit流。即物理层收到的是一连串的100110等。 Bit流传到物理层后开始进行编码，LTE采用的是1/3 码率的Turbo编码，再经过加扰，加扰可以理解为将Bit流随机化，避免出现一大串连续的0或者1。此外，在发送端用小区专用扰码序列进行加扰，接收端再进行解扰，只有本小区内的UE才能根据本小区的ID形成的小区专用扰码序列对接收到得本小区内的信息进行解扰，这样可以在一定程度上减小临小区间的干扰。接着Bit流经过调制模块后被调制成复数。LTE里面采用的是QPSK，16QAM和64QAM等调制方式，出来的数据形式如0.707+0.707j。然后对复数序列进行资源映射，把复数映射到LTE的时频资源上，最后再对这些信号进行OFDM把信号转换到时域。此时，SDR程序的工作便完成了，生成了LTE系统的基带数据。紧接着，GPP把基带数据通过USB3.0接口把数据传输给USRP，由USRP经过上一章讲述的流程把基带信号上变频到射频并发送出去。图10 SDR LTE系统原理 LTE接收机的过程基本与发射机相反。USRP把接收到的射频信号下变频到基带后通过USB3.0接口传输给SDR程序。SDR程序把接收到的一连串复数先做OFDM解调，接着信道估计/均衡。此时的数据仍然是复数形式的。经过软解调之后数据变成Bit流，最后再进行解扰，解码恢复出 “Hello World” 的ASCII码，传输给UE的上层后，UE识别出有人给它发送了一串信息，即“Hello World”。至此，通信的过程完成。

时间：2016-12-20 关键词： sdr
最大程度地扩大SDR的动态范围

大致来说，软件定义无线电(SDR)是指信号链的一部分是软件的任何无线电。具体来说，它会具有以下部分或全部特性：宽带、多频段、多模式、多数据速率、软件可重新配置，并且其数字转换(接收或传输)会尽可能靠近天线。请注意，该描述也适用于现代信号(频谱)分析仪等RF仪器仪表。一般认为是德克萨斯州加兰的E-Systems(现Raytheon)公司在1984年构建了第一台软件定义的基带接收器，而第一台软件定义的基带收发器可能是WSC-3(v)9，由E Systems加利福尼亚州佛罗里达圣彼得堡分部在1987年为Patrick AFB设计的。1989年，Haseltine和Motorola c.又为Rome AFB开发出了更新的无线电产品Speakeasy。现代的示例包括卫星和地面无线电、军事联合战术无线电系统(JTRS)以及几乎任何蜂窝或陆地移动无线电终端或基站。从理论上来说，要使数字转换和信号处理正常工作，我们应该具有线性时不变系统，但实践告诉我们，将一系列模拟器件连在一起后就没有这么理想了。不过，通过精心挑选元件和分布增益，您可以在保持灵敏度的同时最大程度地扩大SDR的动态范围。而且，无论SDR是通信接收器基站还是信号分析仪，都适用相同的规则。在一些标准通信系统(例如，蜂窝系统)中，SDR在受控环境中工作，也就是说，标准阐明了针对接收器和发射器的要求，而载波则为标准增加了裕量。在其他一些系统(如军事、业余和陆地移动无线电)中，环境不受控制，也就是说，最近的发射极可能就在隔壁，最远的可能刚好在视距的耳语范围内。因此，在开始设计之前，您需要先制定一份检查清单： ●标准有哪些要求? ●所需的最小和最大信号电平是多少? ●需要多少滤波? ●哪些图像滤波器、通道滤波器和抗混叠滤波器可用? ●滤波器中的群延迟是否会产生问题? ●您使用的是什么架构?零中频、单通道、双通道或三通道转换 ●您目前如何生成正交信号? ●在模拟还是数字(IF采样)域中? 选择ADC本身就值得讨论。ADC的动态范围可确定系统架构(反之亦然)。首先，我们要查看信号带宽和采样频率(准确的采用频率通常由时钟和/或帧速率等数字信号处理要求确定)。为了获得ADC的满量程SNR，尤其是对高输入频率采样时，能否生成足够良好的时钟，从而在不降低ADC的指定SNR的情况下以所需的频率采样?要使系统成为线性时不变系统，ADC必须提供足以支持所需信号、干扰信号以及增加的裕量的动态范围，以支持信号衰落和AGC响应时间。那么，多大的动态范围才够呢?性能最高的软件定义无线电(和RF实验室仪器)通常采用14至16位高速ADC，从而以尽可能高的频率对带宽高达250 MHz的信号采样。为了按照标准(如802.11等字母数字组合)测试频带最宽的信号，行业偏向于使用14b AD9680等双通道高速ADC在I和Q带宽等于或高于500 MHz的基带中对I和Q信号进行正交采样。一些应用程序需要更小的动态范围，因此通常使用12b的GSPS ADC(如AD9625)来“抓取”带宽为500 MHz的频谱块，并使用集成数字下变频器来调低其基带频率。 ADC的动态范围是模拟和数字滤波之间的基本权衡。更多的模拟滤波会缩小干扰信号的幅度以及ADC的所需范围，这就必须对所需的信号和干扰信号进行数字转换以保持线性系统。但是，模拟滤波并不是理想的方式，它可能会出现群延迟和相位。在系统级别，模拟域的大量滤波操作也意味着可能要进行大量费用高昂的机械屏蔽工作以保持滤波器隔离，并且可能需要在多个IF级联多个滤波器以最大程度地减少滤波器周围漏电的情况。相反，数字滤波器具有出色的形状因子，没有漏电，其特性近乎理想，但需要提高ADC的动态范围以支持信号和干扰信号。孰优孰劣似乎显而易见，但您必须将接收器设计为可在所有工作条件下保持对ADC的线性输入。例如，这需要您将AGC的响应时间结合到ADC的裕量中，也就是说，允许特定数量的dB作为裕量以考虑AGC反应期间的输入信号变化，这样接收器不会因信号电平变化而出现过载。此外，在UHF和微波信号中，您可能还希望针对信号衰落增加额外裕量，不管这种信号衰落是由于频率较低还是信号被大楼或植物阻挡等环境条件而导致的。除此之外，您还需要考虑解调C/N比、邻道和相间通道干扰信号以及全双工系统中可能出现的PA馈通效应的裕量。另外需要记住的是，窄带接收器的AGC范围比宽带接收器更宽。基本上，宽带接收器会将大片频谱小幅度地上移或下移，通常小于10 dB以使其保持在ADC的线性“窗口”中间。这与对整个蜂窝频段进行数字转换时一样。相反，窄带接收器则高度依赖滤波以最大程度地减少通带中的信号数，但必须能支持更大的干扰信号。它们通常在不受控的环境中使用，其AGC可作用于更窄的通带中的信号。图1. ADISIMRF建模工具屏幕截图(显示直接变频接收机) 在为接收器设计设置级联噪声系数和截距模型时，您实际上需要为系统建模三次：一次针对最小信号电平，即最大增益下的AGC关闭电平;第二次针对最大信号电平，即最大增益衰减下的AGC开启电平;最后一次针对接收器的标称输入电平。您还需要在所有三种模型中考虑交调效应。幸运的是，ADI的ADISIMRF(图1)等免费工具将助您一臂之力;这类工具通常内置适用于RF增益块、混频器、衰减器、巴伦、滤波器和高速转换器的模型库。频率规划是另一项需要广泛研究的有趣课题。您不仅需要为每个混频器(图2)制作一个混频器表，而且可能还希望为发射路径制作一个类似的DAC表。此外，您还需要考虑在哪个奈奎斯特频率区域使用转换器(ADC或DAC)。系统时钟通常是帧速率的倍数(这就是1.2288 MHz和13 MHz的倍数之所以常见的原因)。幸运的是，您可以使用足够高的频率(谐波不在频带范围内或目标信号上)。您需要通过精心挑选系统时钟、中频和本振(LO)频率来最大程度地减少内外部干扰，因为这些频率将得到无法预见的混频产物。图2. 样本混频器表，显示在混频过程中产生的多种nf1 ± mf2产物，其中f1和f2分别是混频器的RF输入和本振输入频率。针对级数和功能类型(滤波器、混频器、放大器等)设置了级联噪声系数和截距模型后，就需要执行一些端计算。例如，您首先需要使用以下等式计算ADC的噪声系数(NF) NF = FS+ 174 dBm – SNR –10 log10 B (at 300°K) 其中PFS是ADC的满量程输入功率(以dBm为单位)，PFS (dBm) = 10 log10 [PFS (mW)/ 1 mW]，SNR是ADC的信噪比(以dB为单位)，以及B是要进行数字转换的带宽，需要考虑输入滤波器的噪声带宽(图3)。图3：巴特沃兹滤波器的噪声带宽与3 dB带宽的关系。请注意，如果您希望将所需信号加上干扰信号进行数字转换以滤除数字域中的干扰信号，此带宽可能比信号带宽更宽。幸运的是，您可以通过对输入信号过采样来提高ADC的噪声系数。在这种情况下，计算噪声系数的等式将变为 NF = PFS+ 174 dBm – SNR – 10 log10 B – 10 log10 [fs/2B], 其中，fs是采样时钟，B仍然是信号带宽(或要进行数字处理的带宽)。一些IF采样ADC(如AD9874和AD9864)会在带通-架构中使用过采样和噪声整形。这些ADC实际上是完整的IF子系统 – 接受IF输入并提供接近100 dB的SNR，以及在输出时抽取的16或24位I和Q数据。过采样并不是改善ADC噪声系数的唯一途径。您也可以使用变压器在“无噪声”增益下提高ADC的输入电压。表1. 应用“无噪声”电压增益可以提高性能 –但不会使ADC过驱! 您需要完成的最后一个端计算是针对转换时钟的。具有(或缺乏)生成低抖动时钟的能力是针对高动态范围的接收器未在天线中放置ADC的原因所在，我们将在下面对此进行介绍。计算ADC理论上的SNR(作为时钟抖动的函数)的等式为SNR = 20 log10[1/(2ftj)]，其中f是正在采样的频率(以Hz为单位)以及tj是时钟抖动(以秒为单位)。或者，给定所需的SNR(以dB为单位)和最大输入频率f (以Hz为单位)，tj= 1/(2f10[SNR/20])。例如，在进行IF采样时，如果您希望在IF为240 MHz时对20 MHz宽的信号采样，则频率最高的采样元件将是IF加上信号带宽的一半(或250 MHz)。SNR为80 dB，最大输入频率为250 MHz时，可通过求解得出最大时钟抖动为63.66 fs。您可以仿真PLL/VCO的性能，并使用ADISIMPLL和ADISIMCLK等免费工具计算各类环路滤波器以及电路配置的抖动。借助这些工具，您可以优化环路滤波器的设计以获得最佳相位噪声，进而最大程度地减少抖动，这种做法的代价是会增加滤波器的建立时间，但这对高速ADC的固定频率时钟来说通常不是问题。到目前为止，我们已经回顾了一些旨在最大程度地扩大软件定义无线电的动态范围的电路元件、计算和仿真工具，并重点关注ADC的性能和频率规划。由于篇幅限制，我们略去了增益和增益分布对失真的影响这一主题，但可在日后再对其进行介绍。

时间：2015-03-31 关键词：软件无线电 sdr
ADI专家解读软件定义无线电火爆的技术“基因”

对于大众，软件定义无线电(SDR)是非常“高大上”的话题，而即使对于绝大部分电子技术工程师而言，也依然有点阳春白雪的感觉。事实上，这个技术提出二三十年来，受限于高昂的成本和复杂的技术实现方案，一直以来是军事应用的独宠，知名的应用包括美军联合战术无线电系统(JTRS)计划。在不久前举办的易维讯媒体产业论坛上，ADI渠道管理及新兴市场事业部高级客户应用经理章新明(Eagle)发表了“软件定义无线电的创新应用”的专题演讲。演讲中，Eagle以ADI在2013年开始陆续推出的AD936x系列射频收发器为例，一句“AD9361和AD9364上市以来就供不应求，我们的生产和技术支持已经跟不上客户的进度。”道出了软件定义无线电技术不为人知的火爆市场。 Eagle关于AD936x的技术特性的分享讲座，包括了ADI与Xilinx和安富利合作的生态系统介绍，以及在无人飞行器、LTE通信基础实施和防务电子等领域的应用机会。这次讲座从专业技术角度解读了软件定义无线电火爆背后的技术“基因”，改变了参会嘉宾对软件定义无线电技术一直以来“阳春白雪”、“离我们很远”的印象，软件定义无线电其实已经真正走到我们的身边。 ADI渠道管理及新兴市场事业部高级客户应用经理章新明：AD936x上市以来供不应求。火爆背后的技术基因要解读AD936x应用火爆的技术基因，我们先来认识下这个ADI“明星”产品系列。AD936x包括双通道AD9361和单通道的AD9364两个公开版本和多款针对特定市场、特定客户的特殊型号，是一系列高性能、高度集成的RF收发器，其领先的可编程性和宽带能力使其成为多种收发器应用的理想选择。该器件集RF前端与灵活的混合信号处理为一体，集成频率合成器，并为处理器提供可配置数字接口，从而简化设计和工程导入时间。该系列器件工作频率范围为70 MHz至6.0 GHz，涵盖大部分特许执照和免执照频段，器件支持的通道带宽范围为200 kHz至56 MHz，满足多种应用需要。正因为如此，Eagle认为AD936x应用火爆是因为其突破性的芯片设计和先进的生产测试工艺流程，保证高度集成的芯片能够满足软件定义无线电的应用要求，满足了一直以来因射频带宽和集成度等性能瓶颈而压抑的大量需求，因此SDR成为众多应用/市场OEM制造商的必选项, 为多种无线电方案提供统一的可再编程无线电平台。AD936x具备出色的灵活性和可配置性以及支持现场升级，但在AD936x出现前集成式宽带收发器解决方案在性能、可调带宽方面受限，许多OEM制造商缺乏实现实用而高性价比的SDR设计的能力或资源。分立式SDR的设计复杂、成本高昂，很多客户缺乏有效的硬件和射频信号链设计能力，从而导致上市时间延滞，所以他们需要更优秀的集成式软件定义射频收发器。集成式的射频收发器AD936x将信号链封装于一个软件可配置IC之中，包括混频器、发射和接收通道的频率合成器、模拟滤波、数据转换器和其他功能。该收发器适用于多种应用的通用可再编程无线电平台，实现灵活、可配置、可现场升级的低风险参考设计，帮助客户简化物料清单，实现快速上市，并且拥有更小的体积，良好的散热性和优异的节能性。在关键特性上，AD936x实现了极大的突破，这是其获得市场极大成功的关键。频率范围与竞争产品相比改善69%以及通道带宽增加111%，这对于任何关注SDR技术应用的企业来说，都是“难以抗拒”的诱惑。“和竞争对手比是唯一一款真正可以用的，市场上的同类产品，只到3.8G，带宽28兆，但不支持GSM的200KHz带宽，1GHz的噪声系数是3.5dB，2GHz就不敢标了，而我们分别是2dB和3dB。” Eagle指出。与AD936x相比，当今现有的集成式宽带射频收发器解决方案在性能、可调带宽方面受限。而且工程师面临日益复杂的设计挑战，其中模拟工程师需要需了解FPGA和嵌入式设计与系统处理技术，而数字工程师需要了解模拟设计基础知识，硬件工程师需要使用软件建模，所有这些对于任何一个设计工程师都极具挑战性。工程师一直面临日益严峻的市场和技术挑战，他们需要提供包括软件源代码和驱动程序的参考设计。ADI适时推出的AD936x集成式设计、高性能的技术指标满足了这些需求。凭借良好的生态系统轻松实现“design-in” 在强调产业生态的今天，好的核心芯片产品决不是孤立存在的，良好的应用生态系统很重要。ADI在AD936x系列推出以来，努力打造了非常友好的应用生态系统，帮助客户加快上市步伐，并降低风险。“在快速上市支持方面，我们提供了快速上市套件，ADI的射频板 + Xilinx的FPGA板，这个板可以插在PC里，根据接口标准把它们插上去，整个开发系统就出来了，可以直接收发。这个demo真的是自己收自己发，接上天线就可以了。”Eagle指出。 ADI、Xilinx和安富利三家联合的AD936x技术生态系统解决了应用瓶颈，加速产品面市过程。 “我们有S1、S2、S3、S4几套开发板，差别是S1是单收单发，其频率范围到4GHz，S2是双收双发，S3、S4都是全带宽，这些都提供对应的板子，和Xilinx最新的FPGA直接对接的，这些套件我们可以提供射频板，在购买Xilinx开发板以后，下载我们的设计文件，包括各种支持配置的应用程序，通过ADI、Xilinx和安富利一起支持。”Eagle表示。 “ADI和Xilinx进行合作是为了让中国的工程师能够更加轻松自如地去面对市场和设计的挑战，我们提供了很多设计资源、有竞争力的产品以及更多的参考设计，使他们能设计出差异化的、高性能、低成本的产品，且能缩短上市时间，这是ADI和Xilinx的使命，也是我们一起合作的原因和背景。”Eagle进一步指出。这些应用，让创新设计思维脑洞大开一直以来，软件定义无线电受限于成本、开发复杂度和技术成熟度等因素，军事应用成了其最大的市场。而今天，这种状况发生了极大的变化。“软件定义无线电的应用领域非常多，具体而言，像微蜂窝、微微蜂窝等通信基础设施、各种数据卡、无人机高清图像传输，等等。”Eagle指出。 Eagle现场分享了AD9361在MIMO平台上的应用，包括：LTE基站支持至少2收2发(手机是2收1发);LTE有源天线波束合成应用——基站信号的波束合成，增大蜂窝基站的整体效率;支持无线局域网802.11ac标准要求的波束合成;直接查找应用——包括射频导航、距离测量、射频定位。软件定义无线电独特的技术优势，打开各种创新应用之门。近年来无人飞行器市场非常火爆，而中国厂商无疑在市场独领风骚。然而，作为无人飞行器重要功能的视频拍摄实时画面传输面临很多问题——无线传输的带宽、稳定性、传输距离等等。“有客户找到我们，利用他们的图像方案，将我们的射频方案与通信方案整合，非常好地解决了之前让他们头疼的视频无线稳定传输问题。”Eagle透露。据悉，目前该类应用在无人飞行器上具有很大的市场潜力。测试仪器是Eagle现场重点分享的另外一个创新应用领域。“像频谱仪和网络分析仪，很复杂、很昂贵的设备，不方便携带，这给现场测试人员带来极大的不便。借助AD9361，我们的客户实现了这些设备的便携化，在很低的功耗下实现了很好的功能特性。”在ADI公开的AD936x成功客户案例中，美国国家仪器下属机构Ettus Research的USRP B210和B200无线无线电平台产品，是第一款真正完全继承的、单板的通用软件无线电外设平台，连续覆盖70MHz~6 GHz的频率范围。

时间：2015-02-25 关键词：射频收发器 sdr 软件定义无线电 ad936x
软件无线电能成为开放无线电吗？

软件无线电 (SDR) 这个“抱怨的老兵”在充满灰尘的休息室里对未来跃跃欲试。在这个大时代，除了战场无线电、电子对抗和蜂窝小区基站外，它还在等待从其他领域大获成功的机会。而射频 (RF) 半导体和计算加速技术的不断发展极大的降低了 SDR 硬件成本，简化了相应的软件实施，以更低的价格开辟了新应用。机遇来自当前的下一个大事件 — 物联网 (IoT)，以及发展中国家的低成本重新配置无线电，还有发烧友的开放平台等。发展的焦点是 SDR 体系结构的关键成本点。进行讨论的一种方法是了解大部分 SDR 实现有哪些相同的部分，技术变革是怎样影响它们的。深入基带从最终用户的角度看，SDR 系统的主要模块是可编程基带处理器。要理解整个概念实际上是从这一模块开始的。在其中，计算电路完成的功能包括，把输出数据变换成基带频率范围内的调制波形，把输入的数字化基带波形变换为接收数据。 SDR 概念很简单：如果您只是处理数字数据，那么在数字信号处理器 (DSP) 等可编程处理器而不是固定硬件上完成这一工作。然后，您可以通过修改在处理器上执行的软件，来修改滤波器、调制方法、纠错算法，以及数据包或者数据流协议。这是一个很强大的概念，但确实有些乐观了。能够满足复杂的算法、数据速率和基带频率要求的可编程引擎必须非常强大：例如，最快的 DSP 芯片，或者高端 FPGA。这实际上限制了基带处理器的成本，无法发挥其可移植性和易于编程的优势。深入 RF 基带处理器并不是 SDR 概念中唯一的难题。信号链的下一环节是数据转换：发送器的数模转换，以及接收器的模数转换，还有相应的模拟滤波器。那么，必须要有上下转换器实现信号在基带和 RF 之间的转换，还要有滤波器和放大器：发送侧的预驱动电路，当然还有接收侧的低噪声放大器 (LNA)。最后是采用不同工艺技术的独立组件：功率放大器 (PA)、天线放大器，以及天线开关等。这些 RF 模拟和混合信号组件的问题在于它们本质上不是可编程的 — 传统上是采用固定功能 RF 模拟组件实现的。虽然您可以通过修改软件来改变 SDR 的基带功能，但是改变载波频率或者射频带宽意味着完全改变或者复制硬件组件。聪明的设计人员想出了解决方法 — 可调振荡器、可调滤波器和增益可调放大器，通过负载寄存器来调整它们，从而管理模拟通路。但是这些方法起到的作用有限 — 要满足大范围可调模拟组件的带宽和线性度要求，必须付出很大的成本和功耗。因此，多频段、连续可调SDR会需要多组RF信号通路，包括从本地振荡器直至天线的所有通路。在很多潜在的大批量应用中，这种限制带来了成本、体积和功耗问题。对于认知无线电等某些特殊应用，信号会出现在宽带频谱的任意位置，无法满足多个 RF 链的需求。虽然面临很大的基带计算负载和多个 RF 收发器难题，但 SDR 显然能很好的工作。它用在发达国家的高端军事和应急响应应用中，否则就要采用填满了各种单一功能无线电设备的机箱或者机架。它还用在商业应用中，这类应用的协议、调制和频带的组合是有限的，而且是事先知道的。而其他领域的应用机会还有待挖掘。达到成本点很显然，低成本 SDR 平台会有很大的市场潜力。重新认识到这一点，业界在成本问题上双管齐下。一方面是寻找以高性价比实现可编程基带处理器的方法。另一方面是使用统一的宽带可配置 RF 收发器。基带问题是两个问题中最难解决的。PicoChip 等风投公司早期的工作表明 — 该公司后来被 Mindspeed 技术公司收购，相继被 Intel 收购，对于蜂窝小区基站，中等规模的简单 DSP 引擎阵列能够非常高效的支持基带处理。最近，另外两种体系结构方法展示了很好的结果，这两种方法都是基于通用 CPU 内核辅以计算加速器这一概念。当 SDR 要突破调制方法和协议相对有限的应用范围时，具有通信加速器的高端微控制器展示了优异的能力。例如，可以使用 Freescale QorIQ MCU 来实现 LTE 基带。没有以前的基带限制要求，设计团队可以使用相同的底层体系结构，但是加速器功能在 FPGA 中实现。好消息是工艺和集成技术的发展使得这些设计能够在价格合理的小系统 FPGA 中实现，有没有集成 CPU 内核都可以。 Lime 微系统公司 CEO Ebrahim Bushehri 解释说：“例如，如果您要支持 OFDM LTE，那么，基带处理器需要加速功能才能实现快速傅里叶变换和 turbo 编码，还有协议堆栈卸载等。取决于您要处理的功能范围，您可以在通用 DSP 芯片、FPGA，或者在 ASIC SoC 中实现这些功能。利用 FPGA 替代方案，您可以灵活的试验并研究不同的空中接口。它保证了您的数据转换器有正确的硬件接口。” 处理收发器软件定义基带也有解决方案 — 足以支持系统规划人员灵活的处理设计投入和功能范围的关系。而收发器问题仍然很关键：如果每一个要覆盖的频带都需要单独的 RF 信号链，那就无法实现低成本。理想情况下，天线和基带接口之间两个方向的整条信号通路带宽非常大，在整个范围内也是线性的，那么，设计人员只需要设置本地振荡器驱动合成器，调节几个 RF 滤波器参数，获得所需的选择功能，就可以选择要覆盖的任意窗口。这虽然还没有实现，但是也不远了。 Bushehri 仿真了必须要考虑的关键信号通路组件 (图2)。在发送侧，有基带数模转换器 (DAC)、增益可调放大器 (VGA)、可调低通滤波器、辅助锁相环 (PLL)和本地振荡器合成宽带功能，以及第二个 VGA、PA、天线开关等。对于大部分调制方法，合成器的所有组成都必须是同样复制的：一条通路用于同相 (I)，一条通路用于正交 (Q)信号。在接收通路上，天线开关后面是 RF 滤波器、LNA、合成器组件，然后是包括了 VGA 的 I 和 Q 通路、低通滤波器，以及 ADC。在用途不变的设计中，会围绕设计目的来优化这些通路的每一单元。您同样也可以对 SDR 进行优化，旨在使其能够应用在密切相关的频率和调制方案中。但是一个开放 SDR 设计要适应任何应用环境，对 RF 硬件提出了很高的要求。 Bushehri 说，好在 CMOS RF 工艺不断进步，数字辅助模拟和 RF 设计越来越成熟，逐渐能够满足这些要求。他指出，例如最近发布的 Lime 器件 —;LMS7002M 现场可编程RF收发器 IC。该器件是 65 nm RF CMOS 芯片，为 2 x 2 多输入多输出 (MIMO)软件定义收发器提供大部分 50 MHz 至 3.8 GHz 信号通路 (图1)。图1. 新的现场可配置RF/基带收发器IC支持对载波频率、带宽和滤波器特征参数进行在电路设置。对每一个模块的需求是明确的。PLL、合成器、RF VGA 和 LNA 必须在整个 3.75 GHz 频带内保持平坦和低噪声，必须有足够的线性度来支持包括多载波工作在内的使用模型。Bushehri 认为，“电路设计非常难”。一方面，即使采用先进的工艺技术，有很好的设计技巧，也无法实现一个宽带组件。芯片使用多个压控振荡器来覆盖频率范围，而发送和接收分别只有一个 PLL 。工作在基带频率的收发器设计部分也同样非常重要。为支持 Lime 能够达到的应用范围，片内基带模块 — 转换器、VGA 和可编程滤波器，必须支持从 100 kHz 至 108 MHz 的带宽范围。这对于可编程低通滤波器和 12 位数据转换器并非可有可无，特别是您增加了低功耗需求的情况。一些其他应用场景也扩展了芯片范围。可以旁路大部分功能模块，因此，设计人员如果需要可以替换更专用的外部组件。Lime 还在基带通路的数字端集成了乘法累加器模块，从基带数字硬件中卸载高性能数字滤波器。芯片包括集成 8051 MCU 内核，在控制软件和内部寄存器之间实现抽象功能。外部组件宽带可编程收发器解决了很多设计难题。但是还有 RF 天线滤波器、开关和 PA 等未解决的问题。对于这些，最明显的问题是 PA。但是 Bushehri 说，有商用宽带 PA 符合收发器的带宽要求，或者对于更特殊的应用，芯片提供了多路驱动输出，因此，用户可以把多个 PA 调整连接到不同的频带。还有能够达到 3.8 GHz 的天线开关，其插入损耗和隔离度指标都符合要求。这样，用户面临的主要难题是通过可调RF滤波器获得所需的接收器选择功能。可编程基带处理器和 DSP 加速功能，可编程 RF 信号通路，仔细的选择外部组件，这些因素组合起来能够以合理的成本，在较小的电路板上实现非常灵活的 SDR。这为系统开发人员带来了很多他们感兴趣的机会。至少，技术进步使得生产商能够通过一个硬件设计，提供几种型号产品服务于很多无线市场 — 在各类 IoT 中。他们更感兴趣的是，系统开发人员可以开发一个机箱 — 微微小区或者空白收发器，迅速对其初始化，适应各种已知的现场环境。另一方面，技术不断进步，认知无线电完成所有功能 — 能够扫描、解释并响应宽谱信号，发展中国家的应急响应系统和服务提供商也用得起认知无线电，这些国家可能完全没有基础设施，资源非常昂贵，但是要求远程位置服务。这类功能可能会从根本上改变发展中国家的游戏规则。而且，较低的价格点也将为认知无线电打开广阔的发烧友市场。这不但使设计人员更熟悉概念，还会促进从业余无线电直至嵌入式计算和机器人等开放系统的创新，改进已有的技术。认知无线电开放社区虽然才刚刚兴起，但是潜力巨大。

时间：2014-11-04 关键词：软件无线电 sdr
软件无线电的功率：一种针对功率设计SDR的整体方法

传统上，降低软件无线电(SDR)硬件的功耗一直是我们工作的重点，但是，显而易见软件也有重要影响，因此，需要一种降低SDR功耗的整体设计方法。一种能发挥SDR功能的测试床能帮我们解决这个问题。由于像美国联合战术无线电系统(JTRS)这样的计划，软件定义的无线电(SDR)早已被证实。然而，有许多问题严重地制约着SDR的广泛部署，其中相当重要的问题就是功率。功率是在设计每一个SDR子系统时的主要考虑因素，特别是因为它们要消耗比硬件无线电更多的功率。例如，为了获得预期的无线电通信距离(依赖于链路的状况，典型值为5-10千米数量级)，射频(RF)前端必须具备足够的发射功率。同样，对于靠电池工作的无线电设备，RF前端、调制解调器和加密处理子系统的功耗都直接影响无线电设备的寿命。此外，对由调制解调器产生的热量进行散热的能力直接影响到无线电设备的寿命，并且甚至可能影响到能在机箱中同时处理的通道数，且有更多的影响。因此，降低一个SDR的功率有许多好处，这些好处可能甚至包括通过购买更少的备用电池而降低运营费用。在此，为了获得其中的一些好处，我们谈论的重点将放在降低SDR调制解调器功耗的整体方法上。降低功耗的硬件方法为了降低调制解调器中的功耗，大多数人首先注意的就是在处理过程中的硬件，其中，通常包含现场可编程门阵列(FPGA)、数字信号处理器(DSP)和通用目的处理器(GPP)。区分任何硬件器件的两个功耗源——静态功耗和动态功耗——是至关重要的。静态功耗是一个已加电但不活跃的器件所消耗的固有功率，由晶体管的电流泄漏所控制。另一方面，动态功耗是由活跃使用的器件所消耗的功率，该功率受到若干变量的影响，包括电源电压、对外部存储器的访问次数、数据带宽，等等。检测两种类型的功耗是至关重要的，特别是在无线电设备具有一个通常接收比发射更长的占空周期的情形下。在GPP和甚至DSP的情形下，像频率调节、电压调节和电源关闭模式这样的电源管理功能已经变得日益普遍。然而，关于FPGA又是什么情况呢? 图1：用于降低SDR功耗的一种真正的整体方法要采用来自每一个象限的多种技术。有许多方法可以用来降低FPGA中的静态或动态功耗，其中许多方法不是可以同时应用的。一些降低静态功耗的方法包括三极栅氧化层电源门控。利用三极栅氧化层，硅供应商在晶体管上覆盖一层氧化层以减少泄漏;覆盖层越厚，泄漏就越小。性能保持平衡。在内核中需要性能的地方，常见的就是采用薄的氧化层;而对于驱动较高电压的I/O，要采用厚的氧化层。在不需要最大性能的地方，如配置SRAM，附加的中间氧化层可以极大地降低泄漏。利用这种技术的FPGA的例子包括赛灵思的Virtex-4 和 Virtex-5系列。图2：带有功率测量值的基于模型设计流程可以简化对波形划分的决策当FPGA模块未被使用时，电源门控涉及晶体管的使用以降低待机泄漏。这种技术的一个例子可以在低功耗睡眠模式中看到。例如，如果在一个FPGA中的所有模块都被电源门控，该器件就消耗非常小的静态功耗。在这种情形下，平衡的是FPGA的配置的损耗，以便该器件在唤醒过程期间被完全地重配置，这个过程可能要花几毫秒。另一方面，除了那些具有配置的模块(比如配置存储器)之外，如果所有的模块都被电源门控，那么，FPGA的状态就被保持住了。尽管唤醒时间被极大地缩短了，但是，所节省的功率远远不如当所有模块都被电源门控时那样显著。赛灵思的Spartan-3A系列的FPGA支持两种类型的电源门控。动态功耗是功率等式的另外一部分。降低动态功耗的方法包括处理器集成、专用IP模块和时钟门控。对于具有嵌入式GPP和DSP引擎的平台FPGA来说，处理器集成是非常有用的。通过采用嵌入式GPP，而不是离散的GPP，就不必驱动数据从FPGA跨越外部I/O线到GPP(跨越外部I/O线通常消耗大量的功率)，从而节省功率。Virtex-4 FX器件就是平台FPGA的一个例子。让专用IP模块来执行某些常见的函数可以极大地降低动态功耗而对灵活性却没有重大影响。一个例子就是让FPGA中的专用引擎执行乘法——累加函数。与采用逻辑电路实现的方案相比，这种专用IP模块能够以高得多的性能执行那个函数并省电85%以上。Virtex-5器件具有包括DSP引擎、Ethernet MAC和PCI Express端点在内的许多专用模块，使得其可以以较低的功耗提供先进的功能。时钟门控技术采用电路来关闭不用的FPGA模块的时钟，因而把那些模块的功耗降低到泄漏电流的数量。如Virtex-4和Virtex-5这样的FPGA就是支持这种性能的最好范例。因为降低静态和动态功耗都是至关重要的，从硬件对两者的影响来看，最强有力的方法就是进一步降低电源电压。最佳的例子之一就是进一步降低内核电压。处理器件随着它们向下一代工艺节点转移(也就是从90nm向65nm转移)而趋向受益于较低的电压。例如，65 nm Virtex-5 FPGA的内核电压是1.0V，比工作于1.2V的90 nm Virtex-4 FPGA低17%，比工作于1.5V的130 nm Virtex-II FPGA低33%。这就是采用大多数当前器件的好处之一。较低的内核电压对静态和动态功耗两者都有重大影响，因为泄漏与电压呈指数关系，而动态功耗与电压呈二次方的关系。因此，Virtex-5器件比Virtex-4 FPGA的静态和动态功耗平均低30%以上。上面我们讨论了降低SDR中功耗的若干硬件方法，这些方法都重要，但是，感觉像缺少了一些内容。毕竟，这不是被称为软件定义的无线电吗?尽管设计工程师愿意对硬件提供商谈关于降低它们的器件功耗的问题，但是，现实是许多所谓的“硬件公司”拥有的软件工程师比硬件工程师要多。确实，这似乎预示着降低功耗不仅仅是硬件的事情。用一种更为整体的方法来降低功耗是的!的确存在真正最优化SDR功耗的方法，设计工程师需要一种把硬件和编程技术两者结合起来的更为整体的方法。一种无效执行的波形可能对SDR的功耗造成巨大的负面影响，不论硬件设计有多么好!设计工程师可以采用许多技术在FPGA中更有效地实现一个波形，这些技术包括并行处理算法、低频操作、功率底层规划和局部配置。利用并行处理算法，FPGA所提供的并行处理能力容许实现比像DSP或GPP这样的串行处理器可能达到的性能要高得多的信号处理性能，这个已经得到了很好的证实。因为并行处理可采用比串行处理器低得多的时钟频率执行任务，当采用并行处理算法的时候，FPGA实际上比处理器能效更高。利用低频工作，许多军用波形能从运行在较低的频率以降低功耗上获得好处。常见的是FPGA中的波形以低于200MHz的频率运行，远远低于最大频率。上述的一些技术如时钟门控利用对设计进行一些细致的底层规划可能更为有效。例如，为了真正地利用时钟门控的优势，设计工程师想利用相同的时钟得到一个设计的几个部分，而该时钟可以在相同的区域——或许在器件的四分之一象限——被门控。目前市面上可利用的工具如赛灵思的PlanAhead设计和分析工具利用图形用户界面(GUI)使底层规划变得更加容易。局部重配置(PR)容许设计工程师在FPGA之内定时复用各种资源。如果没有PR，设计工程师可能不得不重载整个FPGA以支持一个新的波形模式，因此，临时失去通信链路，或让所有模式在大的FPGA之中被同时载入，即使一次仅仅使用一个模式。PR容许支持多模式波形，不必同时把所有的模式载入FPGA之中，因此，能够以较小的FPGA和较低的功耗实现相同的功能。有效地利用PR也从底层规划获益。类似于低内核电压，PR能影响静态和动态功率这两者，但是，上述技术则仅仅影响动态功率。图1描述了这些用于降低功耗的各种方法。用于降低SDR功耗的一种真正的整体方法要采用来自每一个象限的多种技术。假设有许多用于降低SDR功耗的方法，其中许多方法可以组合，似乎没有什么机会能确定理想的功率最优化波形实现方案。增加的混淆之处在于：许多波形成分如前向纠错(FCC)常常能在FPGA或DSP当中的任一个上有效地实现。通常不清楚的是：如何在硬件和软件之间进行最佳的划分以实现能效最大化?尽管没有灵丹妙药，即没有任何一种工具能评定所有不同的选项及转换以决定性地鉴别最优化的解决方案，但是，一定存在一种比纯粹猜测更好的方法，这种猜测用的是已出版的数据表数字和基于电子数据表的功率估算器。图3：功率监测GUI显示调制解调器FPGA和DSP的功率消耗, 消除对波形实现功率消耗的猜测。消除猜测：SDR功率最优化测试床一种更为优良的方法就是访问一个用于功率最优化设计的能作为测试床的SDR。有了这样一种测试床，就容许设计工程师或系统架构师根据经验进行测试，并为功率优化设计而权衡与特定硬件及软件设计相关的折衷。设计工程师可能不仅仅要比较上述讨论的一些优缺点，而且可能要相对轻松地在FPGA和DSP/GPP之间反复开发和划分一个波形，与此同时，在每一个调制解调器处理器件上采集功率测量值。尽管不必要，但是，利用基于模型设计的各种概念，通过一种视觉方式进行建模，也可以经由波形的重新划分而提供各种好处。这样一种设计流程的例子见图2。在这个例子中，可以采用MathWorks公司的Simulink 进行建模。设计工程师可以选择在一个可用的FPGA和DSP之间对波形进行划分并直接在硬件上实现，实现过程要利用赛灵思用于DSP的System Generator和用于FPGA的ISE Foundation设计工具套件，以及MathWorks公司的Real-Time Workshop和TI公司用于DSP的Code Composer Studio。设计工程师也可以采用在基于模型的设计环境之内的一种Power Monitoring GUI，以实时显示为FPGA和DSP独立地记录的功率测量值。这样的GUI的一个例子见图3。这种记录能力容许设计工程师对波形随时间变化的能量效率做出有根据的决策，不仅仅是及时抓拍波形。这是必需的，因为许多波形本质上是“突发”的。如果波形实现造成调制解调器超过功率预算的情况变得显而易见，设计工程师可以回到模型并针对更佳的效率对波形重新划分。尽管这个流程现在并非轻而易举，但是，这种努力是值得的，因为它消除了对调制解调器的功耗进行估计时的猜测。通过赛灵思、TI和Lyrtech的协作，这样一种具有功率监测的SDR测试床现已开始供货。该小形状因子的SDR开发平台把Virtex-4 FPGA 与DM6446 DSP/GPP结合起来，从而让设计工程师能够进行低功耗设计。为降低功耗而设计尽管传统上一直把重点放在降低SDR硬件的功耗上，但是，显而易见软件也对功耗具有重大影响。正因如此，需要一种整体方法来降低SDR的功耗。而且，能够实际发挥SDR作用的测试床有助于消除对这个问题的猜测。尽管这种方法可能要预先进行更多的规划和开发，但是，好处就是强迫并使SDR提供商能够在提供现场持续时间更长、更可靠且在需要较少备用电池的无线电设备过程中建立竞争优势。

时间：2014-06-10 关键词：通信软件 sdr
ADI赛灵思共推SDR 以宽频致胜

现在无线通信技术发展异常迅速，不同的通信制式运行在多个不同的频率。如果采用传统的方案，针对不同频率的无线通信提供多个硬件设备，成本非常高昂。为此，SDR(软件定义无线电)技术应运而生，通过可编程无线电平台可以实现对应多种通信频率、多种无线通信制式进行支持。 ADI亚洲区通信业务拓展经理解勇(左)ADI中国技术支持中心经理聂海霞(中)赛灵思亚太区Zynq业务开发经理罗霖(右) 频率适用范围更广现在，ADI与赛灵思合作新推出了两款SDR平台解决方案，把SDR平台向更宽频率适用范围推进了一大步。 ADI亚洲区通信业务拓展经理解勇告诉21ic记者：“我们新推出的两款SDR平台解决方案，分别采用了AD9364和AD9361集成式RF收发器。我们最主要的竞争优势是把过去业界常见的SDR平台频率范围从300MHz至3.8GHz提升到了70MHz至6GHz，整个适用范围增加了69%。此外通道带宽范围增加了111%，更低的噪声系数减少对可能位于收发器之前的前端LNA的限制。” 目前现有市场上的软件无线电方案有两种，一种是基于离散的元器件搭建成的平台，这种方案需要的元器件数量比较多，外围电路比较复杂，成本自然也较高，灵活性比较差，很难找到一个通用的，可以支持所有技术制式频段的离散方案。另外一种就是全集成的收发器，集成度高，适用范围广。AD936x就是这样全集成的收发器。和其他家提供的全集成方案不同，AD936x频带更宽，应用范围更广。解勇介绍说：“我们和赛灵思合作共同提供系统级的解决方案，客户可基于参考设计，快速开发他们的产品，加快产品的上市时间并减少风险。AD 9364是一个全集成的射频收发器，里面包含了一个发射电路，一个接收电路，其中每个发射和接收都有模拟的滤波器，有混频器，有ADC和DAC，分别有一个锁相环以及集成了VCO和传统环路滤波器。另外除了模拟这些功能之外，我们还集成了一些系统级的数字功能。比如说AGC自动增益控制，还有零中频带来的直流偏置的校准，以及正焦正交误差的校准。AD936x满足软件定义无线电两个特性，第一个是硬件平台的统一性，一个片子可以支持所有的平台。第二个就是可重构性，可通过软件编程灵活配置灵活性，。” ADI9364的优异性能使其可以广泛应用于‹RF测试设备和仪表、通信和遥测设备、通信基础设施(毫微微蜂窝/微微蜂窝/微蜂窝基站、数据卡电视棒)、通用软件定义无线电平台、防务电子等领域。系统级合作便于客户开发至于为何选择和赛灵思进行系统级合作，ADI中国技术支持中心经理聂海霞表示：“我们和赛灵思进行合作核心是为了满足中国电子工程师面临的设计日益复杂的现实压力。比如模拟工程师需要了解FPGA和嵌入式技术，而数字工程师则需要了解模拟设计技术。我们提供的方案，不管是参考设计还是评估板，都全面兼容赛灵思平台。我们现在推出的SDR参考设计，就是根据FMC的标准和赛灵思平台进行无缝对接。这样客户就可以利用我们合作的系统级合作方案，非常方便的进行数字、模拟混合开发。实际上，这次推出的系统级方案，已经是ADI和赛灵思合作后的第四代产品。” ADI选择和赛灵思合作，也是得益于赛灵思平台本身优秀的能力。赛灵思亚太区Zynq业务开发经理罗霖告诉21ic记者：“ADI负责射频部分设计，赛灵思负责后面的包括从接口到嵌入式软件系统到DSP处理设计，帮大家解决这方面的挑战。赛灵思Zynq7000的SoC芯片在SDR的系统里具备很多优势。首先在IO方面很灵活，可以支持一些并行的CMOS以及下面一些高输出JESD204B接口。另外在调制解调包括前端的编码方面，Zynq7000可以提供高速性能的处理。过去SDR系统里面有些方案是在AD后面加上一个DSP，再加上一个处理器。Zynq7000把处理器有机的整合在一起，可以使板上的物料更少，提高集成度。” 此外，在16x16 GMACs指标测试中，Zynq7000具备非常强大的高速数据处理能力，和传统的多核DSP相比，在具备灵活性的基础上，性能也有接近4倍的提升。技术上占据优势的方案也需要整个生态系统的支持，否则高昂的开发、使用费用和复杂的技术开发体系也会削减技术先进性带来的优势。解勇介绍说：“我们已经建立了一个完整的生态系统，包含FMC、软件、参考设计在内的一整套快速开发套件。我们把一些软件预装在快速原型设计板上，无缝FMC连接赛灵思 FPGA开发平台，而ADI Wiki可下载参考设计，包含原理图、布局图、物料清单、驱动程序、应用软件等。” 为了方便客户开发，ADI还推出了两款FMC模块。AD-FMCOMMS4-EBZ集成AD9364 RF收发器IC，采用经济型1 x 1 SDR快速原型制作FMC模型。AD-FMCOMMS3-EBZ针对70 MHz至6 GHz宽带调谐应用，如手持无线电和白频段无线电。以AD9361 RF收发器为基础，采用2 X 2SDR快速原型制作模块，结合了以前推出的双通道产品组合AD-FMCCOMMS2-EBZ FMC模块。新的ADI FMC模块包括所有必要HDL(硬件描述语言)代码和设备驱动器，使设计师可以在工作台上快速搭建SDR平台，并使其运转起来，从而缩短系统开发时间、降低开发风险。

时间：2014-04-14 关键词： adi 赛灵思技术专访 sdr
ADI公司再推两款SDR平台解决方案

21ic讯 Analog Devices, Inc.全球领先的高性能信号处理解决方案供应商，今天宣布推出两款软件定义无线电(SDR)平台解决方案和生态系统。这使其产品组合扩大到四款平台解决方案，这些解决方案可以简化快速SDR系统原型制作和开发流程，适用于防务电子、RF仪器仪表、通信基础设施和开源SDR开发项目等众多应用。 AD-FMCOMMS4-EBZ是一款收发器FMC模块，也是ADI公司不断丰富的单通道SDR解决方案组合中的最新成员。它集成AD9364 RF收发器IC，采用经济型1 x 1 SDR快速原型制作FMC模型。AD-FMCOMMS3-EBZ同为一款收发器FMC模块，针对70 MHz至6 GHz宽带调谐应用，如手持无线电和白频段无线电。以AD9361 RF收发器为基础，采用2 X 2SDR快速原型制作模块，结合了以前推出的双通道产品组合AD-FMCCOMMS2-EBZ FMC模块。这款新的ADI FMC模块包括所有必要HDL(硬件描述语言)代码和设备驱动器，使设计师可以在工作台上快速搭建SDR平台，并使其运转起来，从而缩短系统开发时间、降低开发风险。有关ADI SDR解决方案(包括RF捷变收发器IC、FMC快速原型制作平台和多种分立式元件)的更多信息，请访问SDR革命。在今天推出新产品以后，ADI SDR平台解决方案组合现包括：单通道SDR快速原型制作FMC模块 · AD-FMCOMMS4-EBZ—这款经济型1 x 1 SDR快速原型制作模块搭载了AD9364捷变RF收发器IC，支持软件配置，可在2400 -2500 MHz区域实现最高RF性能，或者在70 MHz - 6 GHz范围实现宽范围调谐。 · AD-FMCOMMS1-EBZ—该模块由分立式高速ADI RFIC元件构成，作为一款硬件平台，适用于400 MHz至4 GHz频率范围的各类学术研究、工业和防务RF应用。双通道SDR快速原型制作FMC模块 · AD-FMCOMMS2-EBZ—该模块可在2400 - 2500 MHz范围内实现最高RF性能，搭载AD9361捷变RF收发器IC，采用2 x 2 SDR快速原型制作板，是寻求最佳系统性能的RF工程师的理想之选。Avnet提供AES-ZSDR2-ADI-G，一款完整的SDR套件，由AD-FMCOMMS2-EBZ和ZedBoard ™构成。 · AD-FMCOMMS3-EBZ—这款2 x 2模块支持的调谐范围为70 MHz至6 GHz，采用AD9361捷变RF收发器IC，是寻求统一开发平台和多种调谐功能的无线通信SDR系统架构师的理想选择。Avnet提供AES-ZSDR3-ADI-G，一款完整的SDR套件，由OMMS3-EBZ和Xilinx ZC706构成。

时间：2014-03-11 关键词： adi sdr

频道分类

热门板块

十大热门

嵌入式ARM

智能应用

感知层

科技前线

热门分类

推荐课程

深度阅读

技术子站

项目外包

论坛活动

资料下载

技术专题

编辑原创

评 测

公 开 课

评测

公开课