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  • 技术贴!手把手教你选择时钟发生器

    系统设计师通常侧重于为应用选择最合适的数据转换器,在向数据转换器提供输入的时钟发生器件的选择上往往少有考虑。然而,如果不慎重考虑时钟发生器、相位噪声和抖动性能,数据转换器、动态范围和线性度性能可能受到严重的影响。  系统考虑因素 采用MIMO (多输入多输出)架构的典型LTE (长期演进)基站如图1所示。该架构由多个发射器、接收器和DPD (数字预失真)反馈路径构成。各种发射器/接收器组件(如数据转换器(ADC/DAC))和本振(LO)要求采用低抖动参考时钟以提高性能。其他基带组件也要求各种频率的时钟源。 图1.面向采用MIMO架构的典型LTE基站的时钟时序解决方案 用于实现基站间同步的时钟源一般来自GPS (全球定位系统)或CPRI (通用公共射频接口)链路。这种源一般拥有优秀的长期频率稳定性;但它要求把频率转换成所需的本地参考频率,以实现良好的短期稳定性或抖动。高性能时钟发生器可执行频率转换操作并提供低抖动时钟信号,在此基础上,这些信号可能会分配给各种基站组件。选择最佳时钟发生器至关重要,因为欠佳参考时钟会增高LO相位噪声,结果会提高发射/接收EVM(误差矢量幅度)和系统SNR(信噪比)。高时钟抖动和噪底也会影响数据转换器,因为它会降低系统SNR并导致数据转换器杂散辐射,从而进一步降低数据转换器的SFDR(无杂散动态范围)。结果,低性能时钟源最终会降低系统容量和吞吐量。 时钟发生器技术规格 尽管关于时钟抖动的定义多种多样,但在数据转换器应用中,最合适的定义是相位抖动,其单位为时域ps rms或fs rms。相位抖动(PJBW)是通过时钟信号相位噪声在载波特定偏移范围内的积分推导出来的抖动,计算公式如下: fCLK为工作频率;fMIN/fMAX表示目标带宽,S(fCLK)表示SSB相位噪声。积分带宽的上限和下限(fMIN/fMAX)因具体应用而异,取决于设计敏感的相关频谱成分。设计师的目标是选择所需带宽中的积分噪声最低或者相位抖动最低的时钟发生器。传统上,时钟发生器的特性是在12 kHz至20 MHz积分条件下测得的,这也是光学通信接口(如SONET)的指定要求。虽然这可能适用于一些数据转换器应用,但要捕获高速数据转换器采样时钟的相关噪声曲线,通常需要更宽的积分频谱,具体是指20MHz以上。在测量相位噪声时,噪声远远偏离载波频率。 例如,数据转换器采样实际使用的时钟频率一般称为远远偏离载波相位噪声。该噪声的限值通常称为相位噪底,如图2所示。该图所示为ADI HMC1032LP6GE时钟发生器的实际测量图。相位噪底在数据转换器应用中显得格外重要,其原因在于转换器SNR对其时钟输入端的宽带噪声极其敏感。当设计师评估时钟发生器选项时,必须把相位噪底性能作为一项关键基准指标。 图2.HMC1032LP6GE的相位噪声和抖动性能  在图2中,工作频率为~160 MHz时,积分相位抖动为~112 fs rms,积分带宽为12 kHz至20 MHz,相位噪底为~–168 dBc/Hz。这里值得注意的是,在为数据转换器选择最合适的时钟发生器时,设计师不仅要参考频域的相位噪声测量值,同时也要参考时域的时钟信号质量测量值,比如占空比、上升/下降时间。 数据转换器的性能 为了描述时钟噪声对数据转换器性能的影响,不妨将转换器视为一个数字混频器,二者仅存在一个细微差异。在混频器中,LO的相位噪声将添加到被混频的信号中。在数据转换器中,时钟的相位噪声将叠加到转换输出中,但受信号与时钟频率之比的抑制。时钟抖动会导致采样时间错误,表现为SNR下降。(时间抖动(T抖动)即是采样时间中的rms误差,单位为秒) 在有些应用中,可能会利用时钟滤波器来减少时钟信号的抖动,但这种方法存在显著的缺陷: 滤波器虽然可能会消除时钟信号的宽带噪声,但窄带噪声却保持不变。 滤波器的输出通常是一个类似于正弦波的慢压摆率,会影响时钟信号对时钟路径内部噪声的敏感度。 滤波器消除了灵活性,无法更改时钟频率以实施多个采样速率架构。 一种更实际的办法是用一个拥有快压摆率和高输出驱动能力的低噪声时钟驱动器来最大化时钟信号的斜率。这种方法可以优化性能,原因如下: 消除时钟滤波器之后可以降低设计的复杂性,减少组件数量。 快速上升时间会抑制ADC时钟路径内部的噪声。 窄带和宽带噪声都可以通过选择最佳时钟源来优化。 可编程时钟发生器可实现不同的采样速率,因而可以增加解决方案对不同应用的适应能力。 超低时钟噪底至关重要。远远偏离载波的时钟抖动噪声在ADC中采样,并叠加进ADC数字输出频段中。该频段受奈奎斯特频率限制,后者定义为: 时钟抖动通常由ADC时钟信号的宽带白噪底所主导。虽然ADC的SNR性能取决于多种因素,但时钟信号宽带抖动的影响由下式决定: 如上式所示,与混频器不同,时钟抖动的SNR贡献与ADC模拟输入频率(fIN)成正比。 在驱动ADC时,时钟噪声受时钟驱动器路径中的带宽限制,一般由ADC时钟输入电容主导。宽带时钟噪声会调制较大的输入信号并叠加进ADC输出频谱中。时钟路径的相位噪声会降低输出SNR性能,降幅与输入信号的幅度和频率成比例。最差情况是,在存在小信号的情况下还存在较大的高频信号。 在现代无线电通信系统中,情况经常是,输入端存在多个载波信号,然后在DSP中对各目标信号进行过滤,以匹配信号带宽。在许多情况下,处于一个频率的较大的无用信号会与时钟噪声混合,结果会降低ADC通带中其他频率下的可用SNR。在这种情况下,目标SNR为所需信号带宽中的SNR。另外,上面的SNRJITTER值实际上是相对于最大信号(通常是一个无用信号或阻塞信号)的幅度的。 所需目标信号频段中的输出噪声取决于: 在给定输入频率下,计算时钟噪声和较大无用信号条件下ADC性能的降幅;例如,计算ADC全带宽中的SNR。 用所需信号带宽与数据转换器全带宽之比计算所需信号带宽中的SNR。 基于无用信号在满量程以下的幅度增大该值。 步骤b的结果只是为了按以下方式修正前面所示的SNR等式: SNRJITTER:在存在频率为fin的大信号且采样速率为fs的条件下,时钟抖动在带宽fBW中的SNR贡献。 fIN:满量程无用信号的输入频率,单位为Hz。 TJITTER:ADC时钟的输入抖动,单位为秒。 fBW:所需输出信号的带宽,单位为Hz。 fs:数据转换器的采样速率,单位为Hz。 SNRDC:数据转换器在直流输入条件下的SNR,单位为dB 最后,在存在满量程阻塞信号的条件下,目标信号频段中的最大可用SNR只是抖动与直流贡献噪声功率之和。 例如,对于ENOB为12.5位(直流)或者SNR为75 dB的500 MSPS数据转换器,则在相当于采样速率一半的带宽中在250 MHz的频率下进行评估。如果目标信号的带宽为5 MHz,则在接近直流时的可能SNR (带宽为5 MHz,时钟完美)为75 + 10 × log10 (250/5) = 92 dB。 然而,ADC时钟并不完美;根据图3所示,在5 MHz所需信号带宽中的性能下降效应为x轴频率下大无用信号输入的函数。随着抖动的增加,无用信号的影响变得更加严重,随着输入频率的增加,情况同样如此。如果无用信号的幅度下降,可用SNR将按比例增加。 图3.ADC SNR与时钟抖动和输入频率的关系 例如,如果在200 MHz输入下对一个满量程5 MHz无用W-CDMA信号进行采样,采用一个高质量的500 MHz时钟(如HMC1034LP6GE),且运行于整数模式下时抖动为70 fs,则附近5 MHz通道中的SNR约为91 dB。相反,如果时钟抖动降至500 fs,则同一数据转换器和信号只会表现出81 dB的SNR,相当于性能下降10 dB。 在400 MHz下把同一信号输入数据转换器,70 fs的时钟会产生88 dB的SNR。类似地,在500 fs的时钟下,SNR值会降至仅75 dB。 为时钟生成和数据转换选择正确的组件可使您从给定架构中获得最佳的性能。在选择时钟发生器时要考虑的重要标准有相位抖动和相位噪底,它们会影响被驱动的数据转换器的SNR。正如分析所示,对于选定的时钟发生器,其低相位噪底和低积分相位抖动特性有助于最小化多载波应用中SNR性能在较高ADC 输入频率下的降幅。 来源:亚德诺半导体 免责声明:本文内容由21ic获得授权后发布,版权归原作者所有,本平台仅提供信息存储服务。文章仅代表作者个人观点,不代表本平台立场,如有问题,请联系我们,谢谢!

    时间:2020-11-20 关键词: 时钟发生器 adc

  • 贸泽开售Texas Instruments TLV915x运放和ADS7128 ADC为高速工业解决方案提供助力

    贸泽开售Texas Instruments TLV915x运放和ADS7128 ADC为高速工业解决方案提供助力

    2020年11月18日 – 专注于引入新品并提供海量库存的电子元器件分销商贸泽电子 (Mouser Electronics) 即日起开始备货TI TLV915x运算放大器和ADS7128 12位模数转换器 (ADC)。此运算放大器和ADC尺寸小巧,拥有出色的精度和性能,搭配使用时可支持各种工业应用,包括工厂自动化、测试与测量设备以及数据采集系统。 贸泽备货的TI TLV915x是低失调电压、低噪声运算放大器,拥有出色的直流精度和交流性能。此16V通用器件具有低失调电压、低温漂、轨到轨输出以及4.5 MHz带宽。此低噪声运算放大器具有宽差分输入电压范围、±75 mA 高输出电流和20 V/µs 高压摆率,成为了工业以及高侧和低侧电流检测应用的理想之选。 TLV915x运算放大器能够驱动TI ADS7128 12位ADC,这是一款8通道、多路复用逐次逼近寄存器 (SAR)器件。此ADC的8个通道可单独配置为数字输入、数字输出或模拟输入。ADS7128 ADC可以在自主或单次转换模式下运行, 并通过I²C 兼容接口进行通信。此器件为集成式过零检测模块,可以在接近可配置阈值时触发瞬态抑制和迟滞。ADS7128 ADC支持移动机器人CPU板、数字万用表以及机架式服务器。

    时间:2020-11-18 关键词: 模数转换器 贸泽 adc

  • 国产模数转换ADC芯片的现状、困境和历史机遇

    自然界产生的信号,都是模拟信号,比如我们说话的声音,看到的景色,感受到的温度、湿度、压力、流速、光、电、风及个人的呼吸、血压、体温、心跳、体重、血糖,体脂等等。   这些模拟信号都得最终放在电脑,手机等数字领域进行处理,存储或者传输,那如何把模拟信号转换成数字信号呢?就需要一个转换器芯片,它就是芯片界的翘楚—ADC! 01 ADC芯片就是Analog Digtal Convert模拟数字转换的芯片 从模拟信号转化为数字信号,转换的过程信号处理要经过采样,保持,量化,编程四个阶段。根据不同的处理方式,有七种结构及其应用场景: Falsh,(Half-Falsh) Folding(折叠型), Sigma-Delta(Σ-δ), SAR(逐次逼近型), Pipelined(流水型), 未知结构。 1、FLASH & Half- FLASH ADC由于其并行结构具有最高采样速率可达10GSps以上,但是由于非线性使其分辨率限制在8位以内,可用于示波器等产品。 2、Folding采用折叠型等结构的高速ADC,可以实现比FLASH稍高的精度和差不多的速度,可应用于广播卫星中的基带解调等方面。 3、∑-Δ型 ADC主要应用于高精度数据采集,特别是传感器、数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域,采集精度可达24比特。 4、SAR ADC逐次逼近型,主要应用于中速或较低速、中等精度的数据采集和智能仪器中。具有最宽的采样速率,虽然它不是最快的,但由于低成本和低功耗使其很受欢迎。SAR ADC同时也可以达到16比特的精度。 5、PipeLined流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域,当前设计速度可以达到Gsps。它们非常适合例如无线收发器应用和军用等高性能要求的应用。 02 针对各种的ADC芯片,如何快速区分和了解ADC芯片的性能的好坏呢? 从几个指标着手: 1、精度、也称为分辨率(Resolution),单位(Bits)比特;精度越高的ADC转换出来的数字信号越接近于原来真实的模拟信号;另一方面,该精度只表示ADC 输出的位数,不代表这些位数里真正的信号分量。 2、采样速率(Input Sampling Rate)单位是SPS,如果ADC的采样频率是Fs(Hz),那么它可以转换的模拟信号带宽至多是Fs/2(Hz)。比如1Msps代表着1M Samples Per Second,对应的ADC的采样频率就是1MHz,可以转换的模拟信号带宽至多是1/2MHz。 3、功耗 Power Diss 单位 mW; 4、噪声 Chip Noise 单位 Vrms 均方根; 5、温漂 Temperature Drift 单位 ppm/℃; 6、实际精度 ENOB ADC 输出的信号位数 单位 比特; 7、信噪比 SNR 单位分贝; ADC芯片朝着减小功耗的方向前进,以功耗、分辨率、采样速率、噪音作为确定品质因数的依据;这一挑战在移动通信领域应用中尤为突出。 目前ADC芯片的存在形式多种多样, 1、传统封装片、集成电路; 2、ADC IP存在于各种SOC芯片中; 3、ADC集成模拟芯片(SIP),存在于各类数字传感器芯片。 03 什么是高端ADC芯片呢? 简单来说,它是区别于消费电子市场的ADC芯片,主要应用在军工、航空航天、有线无线通信、汽车、工业和医疗仪器(核磁共振、超声)等对工艺、性能、可靠性要求极高的领域.每个电子系统都需要ADC芯片,而且ADC芯片设计的技术门槛很高。 1996年,以西方为主的33个国家在奥地利维也纳签署了《瓦森纳协定》,规定了高科技产品和技术的出口范围和国家,其中高端ADC属于出口管制的产品,中国也属于受限制的国家之一,禁运范围主要是精度超过8位1.3Gsps以及16位以上速度超过65MSPS的ADC。 1、每一台国产示波器,使用的ADC芯片都需要美国政府的同意才能进口,同时要承诺不被转用军事用途。 2、在相控阵雷达里面,高速度ADC芯片都是必需品,只能通过第N方渠道转道加价获得。 3、在中兴、华为出产的通讯基站,电路板上除了几颗数字基带芯片是自产的,其他通信链路上RF、PLL、ADC/DAC乃至外围测量电源电压的芯片都见不到国产供应商的身影。 4、一些技术含量很高的关键器件高速高精度ADC/DAC等领域,还完全依赖美国供应商。 5、GS/s高精度的模数转换器(ADC)是5G通讯建设中高性能基站的核心器件,也是反导相控阵雷达中所需的关键模块,更是“瓦森纳协议”所禁运管控的核心器件,长期以来被国外公司所垄断,突破GS/s高精度ADC的技术壁垒迫在眉睫。 04 目前国际上ADC/DAC市场份额分别被ADI、TI、MAXIM、MICROCHIP等国外企业独占,其中,ADI市占率约为58%,TI占比约为25%,MAXIM占7%,MICROCHIP占3%,难觅国内企业身影。 据相关数据显示,2017年ADC芯片销售额为545亿美元,预计到2022年,全球ADC芯片市场规模可达748亿美元,市场前景非常可观。 未来几年支撑ADC芯片增长的主要驱动力是5G、人工智能、物联网、汽车电子等新兴应用,这些相关的产品或技术对信号处理的需求大涨。中国模拟芯片市场占全球模拟芯片市场比例超过50%,且市场增速高于全球平均水平,按具体功能分,ADC/DAC市场规模占模拟电路市场份额比例达15%,所以大概推断出国内2022年ADC/DAC市场规模为56.1亿美元(约393亿人民币)。 ADC芯片龙头企业—ADI;我们主要从ADI关键财务数据剖析。数据来源:ADI官网公布的2019年年度报告(单位:千美元)。 1、收入、毛利率和进利率总览 产品平均毛利率超过60%; 2、收入-按区域 源自于中国地区收入占ADI总收入的35%; 3、收入-按应用领域 ADI在全球市场的业务布局广泛,主要以模拟信息的感知、测量、连接、电源、解译、安全; 这六大核心处理技术,全方位地布局工业自动化、通讯、汽车和消费电子与医疗等产业。根据ADI刚公布的2019财报,工业应用领域占据半壁江山。 05 既然ADC芯片这么重要,又这么赚钱,需求需求量又这么大,我们为什么不自己设计和生产呢? 其实国产ADC芯片发展面临的重重困难: 1、国内大学模拟集成电路的教育水平比较低。 2、在美国,由于瓦森纳协定的限制,华人难以进入ADI/TI等公司最核心的ADC产品研发部门;在中国研发中心,国内工程师可以通过网络看到绝大部分母公司的设计,但绝对看不到高端的ADC产品设计。 3、芯片设计,不算架构设计,从电路设计开始,到投片,最少要半年时间。投片送到晶圆工厂流片生产,一般要2个月到3个月。最重要的是一次投片的费用最少也要数十万元,先进工艺高达一千万到几千万。如此高的试错和时间成本对一次成功率的要求极高,不得不把流程拖长,反复验证,需要多个工种密切配合,团队中一个人出错,3个月后回来的芯片可能就是一块儿石头。修改一轮,又三个月过去了。 4、对于研发ADC芯片的初创公司,动则50-60万薪起的模拟芯片研发工程师薪水;如果没有强有力的资金支持,进军ADC芯片就如同进入一个不断挑战的“巨坑”。再加上ADC芯片业更新换代很快,如果不能在特定时间内拿下产品,就赶不上市场的节奏,让企业难以支撑。 而对于中国公司来说,想研发出高性能,低功耗的ADC芯片,没有数十年的积累和持续投入,基本都是在划水! 5、集成电路也可反向设计,就是抄,虽然芯片很小,电路密度极大,但仍然可以通过显微、照相等方式获得他的全部版图信息,然后复制一份,送到工厂生产,似乎看起来就可以得到一模一样的产品了。其实不然,版图相当于软件编译后的机器代码,可读性很差,无法了解其原理和架构。而版图提取本身存在物理误差和人为错误,尤其对于高性能的模拟混合信号ADC芯片,对工艺又非常敏感,稍有不一致都可能导致芯片性能和良率的巨大差异。而此时设计人员无法了解原理,定位错误犹如一个盲人在大海里捞针。军工研究所普遍采用这种方法,每次反向犹如一场赌博,有时候能做出来最好,一旦出现问题,基本束手无策。 所以多年下来,除了电路比较简单的射频和功放芯片,就算上述高性能ADC等关键器件反向设计成功,但能量产的例子寥寥无几。 6、在自然界,动植物要生存,必须融入生物链。做企业也一样。只不过,在企业这个生态链中,先行者有成本优势,再加上稳定可靠的供应链,使得他们能够持续盈利,进而支撑着技术的不断进步。同时在供应链渠道通畅的时候,各种关系相互利益,做国产替换的工作非常艰难。对后来者而言,如同一道不可逾越的壁垒。好多科研院所的ADC芯片军用很出彩,民用却卖不出去?问题就在生态链上。军用市场是一个封闭的小圈子产品追求性能、稳定性和抗干扰,对功耗、噪声等及价格并不敏感,国家队ADC公司在这里能找到自己的位置。而在民用市场,性价比为王,对噪声,功耗要求极高,技术升级快和供应链响应快,国家队很难融入这样的生态链。 这些年,中国半导体产业面临的一大难题,就是如何融入这个生态链。 06 国内做ADC的企业其实也不少,归纳起来有三类群体 第一类是国家骨干研究所(企业) 如:云*微、迅*微,北京**民芯,华*贝岭、2*所(吉*微),南京5*所,航天61*所,安徽21*所,华*微等。从上世纪80年代末开始,国内已有ADC的团队出现,这个阶段主要以项目研发为主。 应用主要面向军工、航空航天、相阵控雷达设备等。经过几代人的努力今天也取得了不错的成绩,在一些应用上已经可以看到有国产ADC的芯片出现。中电集团某研究所于:2011年研制出了2Gsps、8bit的ADC,2018年研制出了5Gsps、10bit;航天某所于:2013年研制出了3Gsps、8bit,2016年推出了1Gsps、12bit的ADC。问题在于功耗大,噪音大,良率低,量产及产业链能力差,可用于军工,国防科工等领域,但不能适用于工业通讯领域。 第二类是国内高校大学教授及硕博士学生 国内企业技术力量为主的创业团队,如:北京芯*微、苏州纳*微、北京核*互联、奇*士技术、北京昆*微、芯*半导体、杭州*盟等。在ADC研发方面也不断有成就报道出来,比如中科院微电子所在2009年就研发出4Gsps、4bit的ADC产品,2012年研制出了8Gsps、4bit,2018年这个指标上升到了10Gsps、8bit,该产品在eBiCMOS工艺平台实现。复旦大学正在联合第三方企业完成一项4Gsps、12bit的国家研发计划。从指标上看,这个离世界先进水平相差2代。以浙江大学为背景的杭州*盟公司,主要是以基础的SD-ADC和SAR-ADC为主。 第三类是外企海归团队 深圳灵*微、苏州思*浦、上海韬*半导体、上海*精微、南京*思微、上海*比半导体等。近年来出现的以海归团队,都能知名投资机构的青睐,得到几千万元的投资,其目标是实现高速(1G以上)高精度ADC芯片的自主化研发。在长三角也有几家以ADC为方向的创业团队,其发展路径是针对市场壁垒不高的测量仪器等民品市场研发适销对路的ADC产品。指标参数都在65-250Msps、12-16bit范围,也有报道称苏州某公司研制出了10Gsps、8bit的ADC产品。 高校是人才最大的输出口,目前国内有培养微电子人才能力的学校基本结构是:10+17+2" 10:10代表着国内目前有示范性微电子学院的高校:清华大学,北京大学,上海交通大学,复旦大学,浙江大学,东南大学,中国科学院大学,中国科技大学,西安电子科技大学,电子科技大学。这10所大学代表了目前内地在微电子方面最为强悍的高校。 17:17代表着目前正在筹备建设示范性微电子学院的高校,大部分都是985高校,包括,华中科技大学,同济大学,中山大学等,211的几所大学如合肥工业大学,北京工大在微电子方面也展现着不俗的实力,今年深圳新贵南方科技大学也成功加入联盟。 2:2代表着港澳的2所高校,香港科技大学和澳门大学。香港科技大学作为顶级工科名校,在集成电路设计方面有着世界公认的硬实力,师资力量也是无比强大,基本上都是早年毕业于美国的顶尖名校,堪称大中华第一。 07 2000年前后,国家利用人才政策吸引了很多海关留学人员归国创业,这些海归博士一开始也许想做工业级产品,关键的CPU等,但很快发现产业环境不合适。 那时候中国的的整机还没有强大到今天华为,小米,OPPO,VIVO等地位,市场容量小,技术可靠性要求高,设计周期长;这批海归博士的企业都是靠消费类市场和06年之后一波山寨手机热潮完成的原始积累,进入良性循环。然而没有跟上这一波潮流的企业都还在艰难的生存。 在5G时代,高速高精度的ADC是5G基站不可或缺的芯片。目前进口的国外ADC芯片单价都在千元以上,单个5G基站的ADC芯片使用就高达两位数。可见未来国产ADC的使用空间巨大。 08 国产ADC芯片产业的历史机遇 政策面:在美国政府和特朗普政权强力制裁以华为为首的中国高科技企业的大前提下,芯片的争夺和发展成了重中之重。8月24日习近平总书记强调长三角三省一市要集合科技力量,聚焦集成电路、生物医药、人工智能等重点领域和关键环节,尽早取得突破。2020年7月30日,在国务院学位委员会会议上,投票通过了设立集成电路一级学科,上海复旦大学已经开了第一枪。有望弥补30万集成电路人才缺口。 而中科大与在合肥市的成功模式,让各级政府、高校及高新科技给城市未来带来的新时代机遇。 资金:国家成立了国家集成电路大基金一期,二期等,全力支持芯片的发展。社会上有关芯片生态产业的投资成了当下最大的热门。各级政府都在当地建设集成电路基金和芯片相关的上游产业投资。 生态:国产替代已经成为了热门词汇。在瓦森纳协定和美国特朗普政府的深度制裁造成国内很多的知名大客户在无芯可用的情况下,在ADC芯片的使用上面不得采用国产替代。在台积电突破7nm,中芯国际突破14nm的今天,国产高端ADC晶圆流片不再是一堵高墙。同时在瓦森纳协定和美国特朗普政府的深度制裁造成国内很多的知名大客户在无芯可用的情况下,在ADC芯片的使用上面不得采用国产替代。 这些年,中国半导体产业面临的一大难题,就是如何融入这个生态链。 ---国产替代,让我们有了重塑生态链的好机会。 ---新冠疫情,让国产ADC芯片供不应求。 目前美国占据了全球半导体市场的半壁江山,拥有明显的领先优势。那么一再对华实施芯片出口限制,到底有多大作用?美方还能确保自己的市场优势吗? 毕竟中国是全球最大的芯片消费市场。最近,美国智库波士顿咨询公司就发表了自己的研究报告,指出限制对华出口芯片,可能会终结美国在半导体产业的统治地位。 原子半导体应运而生!!! 08 原子半导体团队和产品介绍 1、原子半导体是基于袁杰教授在港科大长期的芯片项目研发储备和技术积累,从港科大分离出来的一家混合信号/模拟芯片设计高科技企业。公司成立于2020年9月,当前拥有香港和深圳两支团队。公司总部座落于香港科技园。公司团队主要由名校毕业的博士组成。 2、原子半导体的芯片产品专注于高性能传感器和通信的信号链。可以广泛应用与手机,穿戴式设备,智能电器,消费电子,医疗电子,汽车电子,工业自动化,仪表,和通信设备。当前公司产品拥有众多的合作伙伴和客户。 3、创始人-袁杰:港科大混合信号传感集成电路实验室&国际领先的传感芯片研究中心主任;港科大电子系副教授,清华本科微电子系,宾夕法尼亚微电子系博士,国际芯片设计领域专家,发表70多篇论文,包括所有芯片/传感器设计顶级期刊和会议,如JSSC,TCAS1,ISSCC,VLSI,CICC,ISCAS等.和TI,Intel,台积电,华为,中兴等企业,有10多年项目合作经历。 4、研发团队 • 1名港中文博士,前Marvell高级模拟设计工程师 • 7名港科大博士,来自全球名牌高校的顶尖大学生 • 团队发表30多篇期刊会议论文,包括所有芯片设计顶级期刊和会议,如JSSC,TCAS1,ISCAS等 5、产品优势: 相比国内企业 • 芯片设计技术体现在:高性能、高集成、快速度、低噪声,低功耗,低温漂; • 产品线覆盖范围更广,增长潜力更大; • 可以吸引香港/台湾/海外高质量的毕业生, IC设计训练水平比中国国内更高。 相比国际企业 • 我们产品线和中国市场更加契合,对手产品线老化; • 我们更贴近中国市场,对客户的响应速度更快; • 相比国际企业技术在同一层次,我们产品集成度更高; • 产品价格有优势; • 国产替代的浪潮。 6、当前原子半导体芯片产品主要针对两个市场:模拟传感器市场和数字传感器市场。针对传统模拟传感器市场,我们推出高精度ADC芯片产品,能够满足10MSPS以下所有高精度的应用需求。针对新兴的数字传感器市场,我们推出自主开发的集成数字传感器芯片产品。芯片产品性能达到国际领先水平。 7、产品介绍: 高精度 24bit Σ∆ ADC 产品线  • AS1001:24bit, 高速(32KSPS),Σ∆ ADC for sensors • AS1002:24bit, 低速(1KSPS),Σ∆ ADC for sensors 高精度 16bit SAR ADC 产品线  • AS2001:16bit, 10MSPS, SAR ADC, for data acquisition • AS2002IP:12bit, 1MSPS, SAR ADC IP,for MCU • AS2003IP:12bit, 3MSPS, SAR ADC IP,for MC 高速 ADC 产品线  • AS3001: 14bit, 2.5GSPS, ADC,for 5G base station 数字温度传感器  • ATA10001:红外数字温度传感器,额温枪,手机  • ATA10002:接触式数字温度传感器,智能手环 接近环境光传感器  • ATA20001:环境光/接近传感器,手机  TOF 传感器 • ATA30001:TOF 图像传感器,手机 集成医学传感器  • ATA40001:ECG/EEG 数字传感器,智能医学 patch 智能咪表集成传感器  • ATA50001:智能咪表集成传感器,智能咪表 袁文章,原子半导体科技有限公司联合创始人,微信号:ywz13923483883。 -END- | 整理文章为传播相关技术,版权归原作者所有 | | 如有侵权,请联系删除 | 【1】看了这20种运放典型电路,你还敢说你用不到吗? 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    时间:2020-11-16 关键词: 模拟信号 adc

  • 并行ADC的原理是什么?流水线ADC与其它ADC有何区别?

    并行ADC的原理是什么?流水线ADC与其它ADC有何区别?

    为增进大家对ADC的认识和了解,本文将基于两方面对ADC予以介绍:1.什么是并行ADC,并行ADC的基本原理是什么?2.流水线ADC与其它ADC有何区别。如果你对ADC具有兴趣,本文无疑是您的福利。通过本文,小编希望大家对ADC具备更为深入的理解。 一、并行ADC 1.ADC简介 背景知识:模数转换器(Analog to digital Converter,简称ADC)是模拟与数字世界的接口,为了适应计算机、通讯、多媒体技术的飞速发展以及高新技术领域的数字化进程的不断加快,ADC正朝着低功耗、高速、高分辨率方向发展。目前市场化的ADC有很多种类型。 近年来,我国在有限的工艺水平条件下积极开展了对ADC的研究,并取得了令人鼓舞的成果,但是与国际水平相比尚有差距,电路结构设计也略显单调,折叠式、流水线型、E一△型结构鲜见报道。统计资料表明,8-12位精度范围的高速A/D转换器是应用最广泛、需求最迫切的品种,因此研制出我国具有自主知识产权的高速高精度、高速、低功耗的ADC具有十分重要的意义。目前市场化的ADC有多种结构,如并行(Flash,或称Parallel)A DC,逐次逼近型ADC、积分型ADC,压频变换型ADC以及流水线型ADC和Delta-Sigma型ADC等,其中后两种ADC是新发展起来的,这些ADC各有各的特点,根据不同的应用场合,选用的ADC的结构也是不同的。 2.基本原理 并行ADC转换器是目前速度很快的一种结构。该结构在设计思想很容易理解。一个n位的并行ADC包含2n-1个比较器和2n-1个参考电压值(对于一般的电压模电路,对于电流模电路,是参考电流值)。每一个比较器对输入信号采样并把输入信号与参考电压相比较,然后每一个比较器产生一位输出,表明输入信号比参考电压大还是小。2n-1个比较器输出通常称为温度计代码。该名称的来源是,如果把比较器的输出根据参考电压值的大小顺序排成一列,所有的1都在下面,所有的0都在上面,0和1的分界线表示信号值所在的范围,由于和水银温度计表示温度的方法相类似,因此称为温度计代码。如图为一个简单的3位并行ADC的结构图。译码器把比较器产生的温度计代码转换成如表所示的二进制代码。如图所示,所有的比较器并行工作。因此,转换速度仅仅受比较器的速度或采样速度的限制,所以并行ADC具有很高转换速度。 并行ADC的不足之处是硬件需求量大和对比较器偏移比较敏感。上面己经提到,一个n位的ADC需要2n-1个比较器。因此,高分辨率的并行ADC需要较大的芯片面积,这样电路的功耗也增加很多。此外,大量的比较器使采样电路要驱动很大的电容。n位分辨率的并行ADC要求比较器的偏移小于VR/2n。在较高的分辨率下,这要求比较器的偏移非常小。由于小偏移的比较器设计难度大、价格高,而且所用的比较器数量很大,因此超过8位的ADC很少用全并行结构。 二、流水线ADC和其它ADC的比较 1. 与逐次逼近型比较 在逐次逼近(SAR)ADC中,用一个高速高精度比较器将模拟输入和前一次得到的模数转换结果通过DAC后的输出相比较,依次得到MSB到LSB的每一位,逐渐逼近输入模拟信号。SAR的这一串行工作方式从本质上限制了它的工作速度,最高约为几Msps左右,对更高的分辨率(14到16位)速度就更低。流水线ADC则不同,它是并行结构,各级同时以逐次方式得到1位或几位。虽然SAR中只需一个比较器,但是这个比较器必须高速工作(速率约为总位数×采样速率),其精度必须与ADC本身一样高,相反,流水线ADC内的比较器则不需要这一速度和精度。 当然,流水线ADC通常比相同位数的SAR占据更多的硅片面积。SAR只需一周期的延迟时间(=1/Fsample)就得到结果,而流水线ADC需要3或更多周期的延迟。与流水线ADC一样,12位精度以上的SAR也需要某些形式的校正和标定。 2. 与闪速型比较 尽管流水线ADC是并行机制,但它还需要DAC的精密转换和级间增益放大,因此存在建立时间问题。纯闪速型ADC不同,它有大量的比较器,每个比较器由宽带,低增益前置放大和锁存器构成。该前置放大器不像流水线ADC中的放大器,它只需提供增益,不需要线性和精度,只是比较器的触发点要很精确。因此流水线ADC速度根本比不上设计得很好的闪速型ADC. 虽然超高速8位闪速ADC(及各种合并/插值变体)的采样速率高达1.5Gsps(比如MAX104/MAX106/MAX108),但是很难找到10位的闪速ADC,特别是12位及高于12位的ADC还没有商用化。这是因为闪速ADC分辨率每增加1位,比较器数量就增加1倍,同时每个比较器的精度必须增加1倍。流水线ADC则不同,它的复杂性随分辨率线性增加,不是指数增加。 在相同的采样速率下,流水线ADC比闪速ADC消耗功率少得多。流水线ADC不易受比较器亚稳态的影响。闪速ADC中的比较器亚稳态会导致火花码错误(即ADC输出不可预测、不稳定结果的情况)。 3. 与Σ-Δ型比较 过采样/Σ-Δ型ADC多用于带宽限于22KHz以内的数字音响中。但是最近一些Σ-Δ型转换器已经在12到16位的分辨率下达到了1至2MHz的带宽。它们通常是高阶的Σ-Δ调制器(比如4阶或更高),同一个多位的ADC和多位的DAC一起工作,主要应用于ADSL。Σ-Δ型转换器无需校正/标定,即使是16到18位分辨率,也不需要模拟输入前的陡峭滚降的抗混叠滤波器,因为它的采样频率远远高于有效带宽,它由后端的数字滤波器来处理混叠问题。Σ-Δ型转换器的过采样本质还把模拟输入中的任何系统噪声“平均滤除”。 但是Σ-Δ型转换器是以牺牲速度换取分辨率的。每输出一次采样结果都需要对输入采样很多次(比如至少16次,甚至更多),这就需要Σ-Δ调制器中模拟元件的工作速率要比最终数据输出速率快很多。数字滤波器的设计比较繁琐,另外,它也占据了一些硅片面积。目前,最快的高分辨率Σ-Δ型转换器还达不到几MHz的带宽。像流水线ADC一样,Σ-Δ型转换器也有延迟。 以上便是此次小编带来的“ADC”相关内容,通过本文,希望大家对并行ADC的基本原理以及流水线ADC和其它ADC的区别具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-11-02 关键词: 指数 流水线adc adc

  • 什么是高速ADC,流水线ADC结构剖析

    什么是高速ADC,流水线ADC结构剖析

    ADC是电子电路中常用器件,大家对于ADC也较为熟悉。为增进大家对ADC的了解,本文将对高速ADC以及流水线ADC结构予以介绍。如果你对ADC具有兴趣,不妨继续往下阅读哦。 一、高速ADC 1.背景知识 随着计算机技术、通信技术和微电子技术的高速发展,大大促进了ADC技术的发展,ADC作为模拟量与数据量接口的关键部件,广泛应用于各领域,在信息技术中起着重要作用。ADC同计算机一样,经历了低速到高速的发展过程。ADC的低速(转换时间大于300uS )结构有积分型、斜坡型、跟踪型;ADC的中速(转换时间在1uS-300uS )结构有逐次逼近型;ADC的高速(转换时间小于1uS)结构有闪烁型、分区式以及高分辨率结构的∑-△型。这些不同的结构满足了实际应用的广泛性和多样性的需求,其中高速ADC已成为决定诸如雷达、通信、电子对抗、航天航空、导弹、测控、地展、医疗、仪器仪表、图像、高性能控制器及数字通信系统等现代化电子设备性能的重要环节。 2.基本原理 目前的高速ADC主要采用了以下两种结构形式。一种是全并行结构,也叫Flash结构。这种结构的ADC至少有2"-1个比较器,例如,一个八位ADC就至少有255个比较器。当ADC分辨率增加时,不仅电路体积庞大,而且功耗猛增,也易出现“火花码’,,因而一般用于分辨率较低的ADC,如六位、八位ADC.另一 种 结 构形式称为分区式结构或折叠式结构,如两步法、多步法。其电路结构主要包含了S/H(或T/H)放大器、Flash A/D转换器、时标电路及数字误差校正电路等。分区式结构ADC克服了纯Flash结构ADC随着分辨率增加,电路体积庞大、功耗猛增的缺点但又带来另一个问题,即差分放大器和其中与第二次转换处理输入电压有关的电路引入的误差,这些误差将超过转换器允许的误差,因此必须引入数字误差校正。 当前又有一种名为“流水线”的结构,它也是基于Flash结构的多步转换结构(分区式),它是SAR和Flash两种相结合的一种结构。这种结构实际上是牺牲ADC的速度来换取精度,因此适于较高精度的高速ADC. 二、流水线ADC结构 下图为12位流水线ADC的结构图。输入Vin首先被采样/保持(S&H)电路所采样,同时第一级的闪速ADC把它量化为3位,此3位输出送给一3位的DAC(具有12位精度),输入信号减去此DAC的输出,放大4倍送给下一级(第二级),继续重复上述过程,每级提供3位,直到最后一级4位闪速ADC。对应某一次采样,由于每级在不同的时间得到变换结果,因此在进行数字误差校正前用移位寄存器对各级的结果先按时间对准。注意只要某一级完成了某一采样的变换,得到结果并把差值送给下一级,它就可以处理下一个采样。因此流水线操作提高了处理能力。 1. 延迟时间 由于每个采样必须通过整个流水线才能得到数字误差校正所需的各个位,因此流水线ADC有数据延迟。在图1的例子中,大约要延时3个周期(见下图)。 2. 数字误差校正 大多数现代流水线ADC采用“数字误差校正”技术来大大降低对闪速ADC(即内部的每个比较器)的精度要求。3位的差值输出其动态范围是输入信号Vin的1/8,然而随后的增益只有4,因此给第二级的输入只有第二级ADC 3位范围的一半(在第一级的3位变换没有误差的情况下)。 如果第一级的3位闪速ADC的某一个比较器有很大的失调,同时输入电压又正处于此比较点上,那么就会产生不正确3位码和不正确的3位DAC输出,此时产生了不同的差值。可以证明,只要放大后的差值没有超出后续的3位ADC的范围,以后产生的LSB码加上前面不正确的3位MSB码同样能产生正确的ADC结果。实际上,四级流水线中的第一级3位闪速ADC只需4位的精度。数字误差校正不能修正最后4位闪速转换器产生的误差。但是,这里产生的任何误差要除以前面的累积增益(44),因此只要求最后一级的精度大于4位。 在本节第一张图的例子种,虽然每级产生3位,但由于级间的增益是4,每级(第一级至第四级)的有效分辨率为2位。额外的位只是用于使尾数减半,使下一级3位ADC有额外的范围进行数字校正。这种方法被称之为级间“1位重叠”。因此整个ADC的有效位数是2+2+2+2+4=12位。 3. 元件精度 数字校正不能修正每个DAC和增益放大器的增益和线性特性。特别是前端的采样保持电路,DAC需要12位的精度。但是随后各级的元件只需较低的精度(如,第二级10位精度,第三级8位,等等),因为他们的误差要除以前面的级间增益。通常利用这一事实把流水线逐级做小来进一步降低功耗。 在大多数采用CMOS和BiCMOS技术的流水线ADC中,采样/保持、DAC、加法器和增益放大器通常用乘法DAC(MDAC)的单开关电容电路来实现。限制MDAC精度的主要因素是内在的电容不匹配。纯双极型实现方法更加复杂,主要受电流源DAC和级间增益放大器中电阻不匹配影响。通常12位或更高精度都需要阻容修正和数字校正,特别是第一级。 4. 数字标定 MAX1200/MAX1201/MAX1205系列(16位1Msps、14位1Msps和2Msps ADC)采用数字标定来保证其优越的精度和动态性能。MAX1200系列是CMOS流水线ADC,它由四级4位(其中一位重叠)和最后的5位闪速ADC构成,总位数是3+3+3+3+5=17位(参见图3)。额外的1到3位是数字标定用来量化误差项来达到更高的精度,舍掉它们后,最后得到14位或16位的精度。 标定从第三级的MDAC开始。第三级以上的MDAC误差已经足够小,不必标定。第三级的输出经剩余的流水线ADC数字化后,误差项存入片内的RAM中,第三级标定后,就可以用同样的方式由第三级来标定第二级,同样,第二级标定后,再标定第一级。为了使标定免受噪声的影响,采用取平均的方法(特别是第一和第二级的MDAC)。在正常转换期间,从RAM中取出标定的误差项来调整数字误差校正后的输出结果。 以上便是此次小编带来的“ADC”相关内容,通过本文,希望大家对高速ADC以及流水线ADC结构具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-11-02 关键词: 指数 流水线adc adc

  • 什么是管道ADC,管道ADC优缺点+原理详解

    什么是管道ADC,管道ADC优缺点+原理详解

    ADC也即数模转换器,在现实中,ADC具备重要作用。对于ADC,电子相关专业的朋友想必相当熟悉。为增进大家对ADC的认识,本文将对管道ADC以及其原理予以介绍。如果你对ADC具有兴趣,不妨继续往下阅读哦。 一、管道ADC简介 人们都习惯把管道ADC称为流水线ADC,流水线结 构中各模数转换级处于并行工作状态,提高了转换速率;如果要增加A/D转换的分辨率,只需在流水线结构级联更多的转换级,这样,芯片面积和功耗是随着分辨率的增加而线性增加的,与全并行结构相比,在高精度的应用中会明显地减少芯片面积和降低功耗;由于使用了输入采样保持电路,能精确地对高频信号进行采样,并且由于级间放大器的增益大于1,后级的非线性效应会被前级的增益所衰减;通过采用冗余自校正设计,可以把电路非理想因素对线性的影响减到最小。因此,它与其他高速结构相比更适合用于高分辨率ADC。 二、管道ADC优点 •用到的器件数目与转换位数成正比,功耗得到了限制; •通过数字校正电路实现了较高的精度,但对所用到的功能电路的性能要求不高; •每一级的冗余位优化了重叠误差的纠正。每一级具有各自独立的采样放大器,前一级电路的采保可以释放出来用子处理下一次的采样,因此允许流水线各级同时对多个采样进行处理; •速度更高,价格更低,设计时间更少,难度更小; •模拟信号要经过多级转换,但模拟信号之间为并行处理,可达到高的转换速度: •很少有比较器进入亚稳态,从根本上消除了火花码和温度计气泡。 三、管道ADC缺点 •复杂的基准电路和偏置结构; •输入信号必须穿过数级电路,造成流水线延迟; •同步所有输出需要严格的锁存定时; •对工艺缺陷比较敏感,会影响增益非线性、失调以及其他参数; •与其他转换器相比,对印制线路板布线更敏感。 四、管道ADC基本原理 基本上,人们都习惯把管道ADC称为流水线ADC,因为,“流水线”更符合于他的原理。ADC的原理图如图所示: 流水线模数转换器也叫子区式模数转换器,它的每个子区具有独立的采样保持电路,形成流水线工作方式。当某一级子区的转换任务完成之后,会将电压余量传到下一级,同时该级子区对上一级传递过来的模拟值进行采样,因此,从整个转换过程来说是串行的,但是就每一步来说却是并行的,所以整个流水线的转换速率是由单级的最高速率所决定的,与流水线的级数无关。如图的流水线模数转换器的原理框图所示,每一级流水线结构都会包括一个采样/保持(Sample and Hold)电路、一个低精度子模数转换器(Sub-ADC),一个子数模转换器(Sub-DAC )、一个模拟减法电路、还有一个增益电路。流水 线 模数转换器的数字部分一般是用来进行数字校正或是数字校准,当只有数字校正的时候,数字电路只需要一些延迟寄存器和进位全加器,而当采用数字校准技术的时候数字电路就很复杂了,其中会包括时序产生电路、误差系数RAM,累加器,有时还会需要乘法或除法器。 流水线模数转换器的第一级所需要的精度要求最高,也可以说它决定着整个流水线模数转换器的精度。在第一级之后的各级可以逐级减小精度要求而基本不会影响整体的精度。所以,流水线的各级尺寸通常会被设计成逐级减小形式,其目的是降低功率消耗和节省芯片面积。一般来说,流水线单级采用什么样的结构以及采用多少位数是根据总的位数及功耗、速度等要求来决定的。流水线各级的工作是在两相不交迭时钟的控制下完成的,当一级处于采样保持状态时,其相邻的两级就是增益放大状态,而当它处于增益放大状态时,其相邻两级就处于采样保持状态。 以上便是此次小编带来的“ADC”相关内容,通过本文,希望大家对管道ADC的基本知识、管道ADC优缺点以及管道ADC的基本原理具备一定的了解。如果你喜欢本文,不妨持续关注我们网站哦,小编将于后期带来更多精彩内容。最后,十分感谢大家的阅读,have a nice day!

    时间:2020-11-02 关键词: 指数 管道adc adc

  • 高速转换器应用指南:数字数据输出

    高速转换器应用指南:数字数据输出

    摘要 设计人员有各种模数转换器(ADC)可以选择,数字数据输出类型是选择过程中需要考虑的一项重要参数。目前,高速转换器三种最常用的数字输出是互补金属氧化物半导体(CMOS)、低压差分信号(LVDS)和电流模式逻辑(CML)。ADC中每种数字输出类型都各有优劣,设计人员应根据特定应用仔细考虑。这些因素取决于ADC的采样速率和分辨率、输出数据速率、系统设计的电源要求,以及其他因素。本文将讨论每种输出类型的电气规格,及其适合特定应用的具体特点。我们将从物理实现、效率以及最适合每种类型的应用这些方面来对比这些不同类型的输出。 CMOS数字输出驱动器 在采样速率低于200 MSPS的ADC中,CMOS是很常见的数字输出。典型的CMOS驱动器由两个晶体管(一个NMOS和一个PMOS)组成,连接在电源(VDD)和地之间,如图1a所示。这种结构会导致输出反转,因此,可以采用图1b所示的背对背结构作为替代方法,避免输出反转。输出为低阻抗时,CMOS输出驱动器的输入为高阻抗。在驱动器的输入端,由于栅极与导电材料之间经栅极氧化层隔离,两个CMOS晶体管的栅极阻抗极高。输入端阻抗范围可达kΩ至MΩ级。在驱动器输出端,阻抗由漏电流ID控制,该电流通常较小。此时,阻抗通常小于几百Ω。CMOS的电平摆幅大约在VDD和地之间,因此可能会很大,具体取决于VDD幅度。 图1.典型CMOS数字输出驱动器 由于输入阻抗较高,输出阻抗较低,CMOS的优势之一在于通常可以用一个输出驱动多个CMOS输入。CMOS的另一个优势是低静态电流。唯一出现较大电流的情况是CMOS驱动器上发生切换时。无论驱动器处于低电平(拉至地)还是高电平(拉至VDD),驱动器中的电流都极小。但是,当驱动器从低电平切换到高电平或从高电平切换到低电平时,VDD与地之间会暂时出现低阻抗路径。该瞬态电流是转换器速度超过200 MSPS时,输出驱动器采用其他技术的主要原因。 转换器的每一位也都需要CMOS驱动器。如果转换器有14位,就需要14个CMOS输出驱动器来传输这些位。一般会有一个以上的转换器置于单个封装中,常见为八个。采用CMOS技术时,意味着数据输出需要高达112个输出引脚。从封装角度来看,这不太可能实现,而且还会产生高功耗,并使电路板布局变得更加复杂。为了解决这些问题,我们引入了使用LVDS的接口。 LVDS数字输出驱动器 与CMOS技术相比,LVDS具备一些明显优势。它可以在低电压信号(约350 mV)下工作,并且为差分而非单端。低压摆幅具有较快的切换时间,可以减少EMI问题。差分这一特性可以带来共模抑制的好处。这意味着耦合到信号的噪声对两个信号路径均为共模,大部分都可被差分接收器消除。LVDS中的阻抗必须更加严格控制。在LVDS中,负载阻抗应约为100 Ω,通常通过LVDS接收器上的并联端接电阻实现。此外,LVDS信号还应采用受控阻抗传输线进行传输。差分阻抗保持在100 Ω时,所需的单端阻抗为50 Ω。图2所示为典型LVDS输出驱动器。 图2.典型LVDS输出驱动器 如图2中LVDS输出驱动器拓扑结构所示,电路工作时输出电源会产生固定的直流负载电流。这可以避免输出逻辑状态跃迁时典型CMOS输出驱动器中出现的电流尖峰。电路中的标称源电流/吸电流设为3.5 mA,使得端接电阻100 Ω时典型输出电压摆幅为350 mV。电路的共模电平通常设为1.2 V,兼容3.3 V、2.5V和1.8 V电源电压。 有两种书面标准可用来定义LVDS接口。最常用的标准是ANSI/TIA/EIA-644规格,标题为《低压差分信号(LVDS)接口电路的电气特性》。另一种是IEEE标准1596.3,标题为《可扩展一致性接口(SCI)的低压差分信号IEEE标准》。 LVDS需要特别注意信号路由的物理布局,但在采样速率达到200 MSPS或更高时可以为转换器提供许多优势。LVDS的恒定电流使得可以支持许多输出,无需CMOS要求的大量电流吸取。此外,LVDS还能以双倍数据速率(DDR)模式工作,其中两个数据位可以通过同一个LVDS输出驱动器。与CMOS相比,可以减少一半的引脚数。此外,还降低了等量数据输出的功耗。对转换器数据输出而言,LVDS确实相比CMOS具有诸多优势,但也和CMOS一样存在一些限制。随着转换器分辨率的增加,LVDS接口所需的数据输出量会变得更难针对PCB布局进行管理。另外,转换器的采样率最终会使接口所需的数据速率超出LVDS的能力。 CML输出驱动器 转换器数字输出接口的最新趋势是使用具有电流模式逻辑(CML)输出驱动器的串行接口。通常,高分辨率(≥14位)、高速(≥200 Msps)和需要小型封装与低功耗的转换器会使用这些类型的驱动器。CML输出驱动器用在JESD204接口,这种接口目前用于最新转换器。采用具有JESD204接口的CML驱动器后,转换器输出端的数据速率可达12 Gbps(当前版本JESD204B规格)。此外,需要的输出引脚数也会大幅减少。时钟内置于8b/10b编码数据流,因此无需传输独立时钟信号。数据输出引脚数量也得以减少,最少只需两个。随着转换器的分辨率、速度和通道数的增加,数据输出引脚数可能会相应调整,以满足所需的更高吞吐量。但是,由于使用CML驱动器采用的接口通常是串行接口,引脚数的增加与CMOS或LVDS相比要少得多(在CMOS或LVDS中传输的数据是并行数据,需要的引脚数多得多)。 CML驱动器用于串行数据接口,因此,所需引脚数要少得多。图3所示为用于具有JESD204接口或类似数据输出的转换器的典型CML驱动器。该图显示了CML驱动器典型架构的一般情况。其显示可选源终端电阻和共模电压。电路的输入可将开关驱动至电流源,电流源则将适当的逻辑值驱动至两个输出端。 图3.典型CML输出驱动器 CML驱动器类似于LVDS驱动器,以恒定电流模式工作。这也使得CML驱动器在功耗方面具备一定优势。在恒定电流模式下工作需要较少的输出引脚,总功耗会降低。与LVDS一样,CML也需要负载端接、单端阻抗为50 Ω的受控阻抗传输线路,以及100 Ω的差分阻抗。驱动器本身也可能具有如图3所示的端接,对因高带宽信号灵敏度引起的信号反射有所帮助。对采用JESD204标准的转换器而言,差分和共模电平均存在不同规格,具体取决于工作速度。工作速度高达6.375 Gbps,差分电平标称值为800 mV,共模电平约为1.0 V。在高于6.375 Gbps且低于12.5 Gbps的速度下工作时,差分电平额定值为400 mV,共模电平仍约为1.0 V。随着转换器速度和分辨率增加,CML输出需要合适类型的驱动器提供必要速度,以满足各种应用中转换器的技术需求。 数字时序——需要注意的事项 每种数字输出驱动器都有时序关系,需要密切监控。由于CMOS和LVDS有多种数据输出,因此必须注意信号的路由路径,以尽量减小偏斜。如果差别过大,可能就无法在接收器上实现合适的时序。此外,时钟信号也需要通过路由传输,并与数据输出保持一致。时钟输出和数据输出之间的路由路径也必须格外注意,以确保偏斜不会太大。 在采用JESD204接口的CML中,还必须注意数字输出之间的路由路径。需要管理的数据输出大大减少,因此,这一任务比较容易完成,但也不能完全忽略。这种情况下,由于时钟内置于数据中,因此无需担心数据输出和时钟输出之间的时序偏斜。但是,必须注意,接收器中要有合适的时钟和数据恢复(CDR)电路。 除了偏斜之外,还必须关注CMOS和LVDS的建立和保持时间。数据输出必须在时钟边沿跃迁之前的充足时间内驱动到适当的逻辑状态,并且必须在时钟边沿跃迁之后以这种逻辑状态维持充足时间。这可能会受到数据输出和时钟输出之间偏斜的影响,因此,保持良好的时序关系非常重要。由于具有较低信号摆幅和差分信号,LVDS相比CMOS具有一定优势。和CMOS驱动器一样切换逻辑状态时,LVDS输出驱动器无需将这样的大信号驱动至各种不同输出,也不会从电源吸取大量电流。因此,它在切换逻辑状态时不太可能会出现问题。如果有许多CMOS驱动器同时切换,电源电压可能会下降,将正确的逻辑值驱动到接收器时会出现问题。LVDS驱动器会保持在恒定电流水平,这一特别问题就不会发生。此外,由于采用了差分信号,LVDS驱动器本身对共模噪声的耐受能力也较强。CML驱动器具有和LVDS同样的优势。这些驱动器也有恒定水平的电流,但和LVDS不同的是,由于数据为串行,所需电流值较小。此外,由于也采用了差分信号,CML驱动器同样对共模噪声具有良好的耐受能力。 随着转换器技术的发展,速度和分辨率不断增加,数字输出驱动器也不断演变发展,以满足数据传输需求。随着转换器中的数字输出接口转换为串行数据传输,CML输出越来越普及。但是,目前的设计中仍然会用到CMOS和LVDS数字输出。每种数字输出都有最适合的应用。每种输出都面临着挑战,必须考虑到一些设计问题,且各有所长。在采样速度小于200 Msps的转换器中,CMOS仍然是一种合适的技术。当采样速率增加到200 MSPS以上时,与CMOS相比,LVDS在许多应用中更加可行。为了进一步增加效率、降低功耗、减小封装尺寸,CML驱动器可与JESD204之类的串行数据接口配合使用。

    时间:2020-10-28 关键词: 高速转换器 数字数据 adc

  • AD(模数转换)采样原理,类型详细介绍

    ADC包括三个基本功能:抽样、量化和编码。抽样过程是将模拟信号在时间上离散化,使之成为抽样信号;量化是将抽样信号的幅度离散化使之成为数字信号;而编码则是将数字信号转换成数字系统所能接受的形式。如何实现这三个功能就决定了ADC的形式和性能。同时,ADC的分辨率越高,需要的转换时间就越长,转换速度就越低,故ADC的分辨率和转换速率两者总是相互制约的。所以在发展高分辨率ADC的同时要兼顾高速,在发展高速ADC的同时也要兼顾高分辨率,在此基础上还要考虑功耗、体积、便捷性、多功能、与计算机及通讯网络的兼容性以及应用领域的特殊要求等问题,这样也使得ADC的结构和分类错综复杂。 ADC具有不同的转换速率,使用不同的接口电路,并可提供不同的精确度。最常用的ADC类型包括闪速ADC、逐次逼近ADC和sigma-delta ADC。 1 闪速ADC 闪速ADC是转换速率最快的一类。闪速ADC在每个电压阶跃中使用一个比较器和一组电阻。因此4位ADC具有16个比较器,8位ADC则具有256个比较器。所有的比较器输出连接到一块逻辑器件上,该逻辑器件根据比较器的电压高低确定输出。 闪速ADC的转换速率是比较器延迟和逻辑器件延迟(逻辑器件的延迟通常可以忽略不计)之和。闪速ADC的转换速率很快,但需要占据巨大的空间;而且由于所需的比较器数目很大,闪速ADC简直就是功率“黑洞”,需要消耗很高的电流强度。10位闪速ADC所需的电流约为0.5A。 闪速ADC的一种变形就是半闪速ADC,该ADC利用内置的数模转换器(DAC)减少了内部比较器的数目。半闪速转换器的转换速率低于真正的闪速转换器,但高于其它类型的ADC。 2 逐次逼近ADC 逐次逼近转换器采用一个比较器和计数逻辑器件完成转换。转换的第一步是检验输入是否高于参考电压的一半,如果高于,将输出的最高有效位(MSB)置为1。然后输入值减去输出参考电压的一半,再检验得到的结果是否大于参考电压的1/4,依此类推直至所有的输出位均置“1”或清零。逐次逼近ADC所需的时钟周期与执行转换所需的输出位数相同。 3 Sigma-delta ADC Sigma-delta ADC采用1位DAC、滤波和附加采样来实现非常精确的转换,转换精度取决于参考输入和输入时钟频率。 Sigma-delta转换器的主要优势在于其较高的分辨率。闪速和逐次逼近ADC采用并联电阻或串联电阻,这些方法的问题在于电阻的精确度将直接影响转换结果的精确度。尽管新式ADC采用非常精确的激光微调电阻网络,但在电阻并联中仍然不甚精确。sigma-delta转换器中不存在电阻并联,但通过若干次采样可得到收敛的结果。 Sigma-delta转换器的主要劣势在于其转换速率。由于该转换器的工作机理是对输入进行附加采样,因此转换需要耗费更多的时钟周期。在给定的时钟速率条件下,Sigma-delta转换器的速率低于其它类型的转换器;或从另一角度而言,对于给定的转换速率,Sigma-delta转换器需要更高的时钟频率。 Sigma-delta转换器的另一劣势在于将占空(duty cycle)信息转换为数字输出字的数字滤波器的结构很复杂,但Sigma-delta转换器因其具有在IC裸片上添加数字滤波器或DSP的功能而日益得到广泛应用。 免责声明:本文内容由21ic获得授权后发布,版权归原作者所有,本平台仅提供信息存储服务。文章仅代表作者个人观点,不代表本平台立场,如有问题,请联系我们,谢谢!

    时间:2020-10-27 关键词: 模数转换 adc

  • 国产模数转换ADC芯片的现状、困境和历史机遇

    自然界产生的信号,都是模拟信号,比如我们说话的声音,看到的景色,感受到的温度、湿度、压力、流速、光、电、风及个人的呼吸、血压、体温、心跳、体重、血糖,体脂等等。 这些模拟信号都得最终放在电脑,手机等数字领域进行处理,存储或者传输,那如何把模拟信号转换成数字信号呢?就需要一个转换器芯片,它就是芯片界的翘楚—ADC! 一、ADC芯片就是Analog Digtal Convert 模拟数字转换的芯片。 从模拟信号转化为数字信号,转换的过程信号处理要经过采样,保持,量化,编程四个阶段。根据不同的处理方式,有七种结构及其应用场景: Falsh,(Half-Falsh) Folding(折叠型), Sigma-Delta(Σ-δ), SAR(逐次逼近型), Pipelined(流水型), 未知结构。 1、FLASH & Half-FLASH ADC由于其并行结构具有最高采样速率可达10GSps以上,但是由于非线性使其分辨率限制在8位以内,可用于示波器等产品。 2、Folding采用折叠型等结构的高速ADC,可以实现比FLASH稍高的精度和差不多的速度,可应用于广播卫星中的基带解调等方面。 3、∑-Δ型ADC主要应用于高精度数据采集,特别是传感器、数字音响系统、多媒体、地震勘探仪器、声纳等电子测量领域,采集精度可达24比特。 4、SAR ADC逐次逼近型,主要应用于中速或较低速、中等精度的数据采集和智能仪器中。具有最宽的采样速率,虽然它不是最快的,但由于低成本和低功耗使其很受欢迎。SAR ADC同时也可以达到16比特的精度。 5、PipeLined流水线型ADC主要应用于高速情况下的瞬态信号处理、快速波形存储与记录、高速数据采集、视频信号量化及高速数字通讯技术等领域,当前设计速度可以达到Gsps。它们非常适合例如无线收发器应用和军用等高性能要求的应用。  二、针对各种的ADC芯片,如何快速区分和了解ADC芯片的性能的好坏呢?从几个指标着手; 1、精度、也称为分辨率(Resolution),单位(Bits)比特;精度越高的ADC转换出来的数字信号越接近于原来真实的模拟信号;另一方面,该精度只表示ADC输出的位数,不代表这些位数里真正的信号分量。 2、采样速率(InputSampling Rate )单位是SPS, 如果ADC的采样频率是Fs(Hz),那么它可以转换的模拟信号带宽至多是Fs/2(Hz)。比如1Msps代表着1M Samples Per Second,对应的ADC的采样频率就是1MHz,可以转换的模拟信号带宽至多是1/2 MHz。 3、功耗 Power Diss      单位mW;                        4、噪声 Chip Noise      单位Vrms 均方根;            5、温漂 Temperature Drift   单位ppm/℃; 6、实际精度 ENOB      ADC输出的信号位数 单位比特; 7、信噪比SNR      单位分贝;  ADC芯片朝着减小功耗的方向前进,  以功耗、分辨率、采样速率、噪音作为确定品质因数的依据; 这一挑战在移动通信领域应用中尤为突出。 目前ADC 芯片的存在形式多种多样, 传统封装片、集成电路; 2、ADC IP 存在于各种SOC 芯片中; ADC集成模拟芯片(SIP),存在于各类数字传感器芯片。   三、什么是高端ADC芯片呢? 简单来说,它是区别于消费电子市场的ADC芯片,主要应用在军工、航空航天、有线无线通信、汽车、工业和医疗仪器(核磁共振、超声)等对工艺、性能、可靠性要求极高的领域.每个电子系统都需要ADC芯片,而且ADC芯片设计的技术门槛很高。 1996年,以西方为主的33个国家在奥地利维也纳签署了《瓦森纳协定》,规定了高科技产品和技术的出口范围和国家,其中高端ADC属于出口管制的产品,中国也属于受限制的国家之一,禁运范围主要是精度超过8位1.3Gsps以及16位以上速度超过65MSPS的ADC。 1、每一台国产示波器,使用的ADC芯片都需要美国政府的同意才能进口,同时要承诺不被转用军事用途。 2、在相控阵雷达里面,高速度ADC芯片都是必需品,只能通过第N方渠道转道加价获得。 3、在中兴、华为出产的通讯基站,电路板上除了几颗数字基带芯片是自产的,其他通信链路上RF、PLL、ADC/DAC乃至外围测量电源电压的芯片都见不到国产供应商的身影。 4、一些技术含量很高的关键器件高速高精度ADC/DAC等领域,还完全依赖美国供应商。 5、GS/s高精度的模数转换器(ADC)是5G通讯建设中高性能基站的核心器件,也是反导相控阵雷达中所需的关键模块,更是“瓦森纳协议”所禁运管控的核心器件,长期以来被国外公司所垄断,突破GS/s高精度ADC的技术壁垒迫在眉睫。  四、目前国际上ADC/DAC市场份额分别被ADI、TI、MAXIM、MICROCHIP等国外企业独占,其中,ADI市占率约为58%,TI占比约为25%,MAXIM占7%,MICROCHIP占3%,难觅国内企业身影。 据相关数据显示,2017年ADC芯片销售额为545亿美元,预计到2022年,全球ADC芯片市场规模可达748亿美元,市场前景非常可观。 未来几年支撑ADC芯片增长的主要驱动力是5G、人工智能、物联网、汽车电子等新兴应用,这些相关的产品或技术对信号处理的需求大涨。中国模拟芯片市场占全球模拟芯片市场比例超过50%,且市场增速高于全球平均水平,按具体功能分,ADC/DAC市场规模占模拟电路市场份额比例达15%,所以大概推断出国内2022年ADC/DAC市场规模为56.1亿美元(约393亿人民币)。 ADC芯片龙头企业—ADI;我们主要从ADI关键财务数据剖析。数据来源:ADI官网公布的2019年年度报告(单位:千美元)。 1、收入、毛利率和进利率总览 产品平均毛利率超过60%; 3、收入-按区域 源自于中国地区收入占ADI总收入的35%; 2、收入-按应用领域 ADI在全球市场的业务布局广泛,主要以模拟信息的感知、测量、连接、电源、解译、安全; 这六大核心处理技术,全方位地布局工业自动化、通讯、汽车和消费电子与医疗等产业。根据ADI刚公布的2019财报,工业应用领域占据半壁江山。 五、既然ADC芯片这么重要,又这么赚钱,需求需求量又这么大,我们为什么不自己设计和生产呢?其实国产ADC芯片发展面临的重重困难: 首先,国内大学模拟集成电路的教育水平比较低。其次,在美国,由于瓦森纳协定的限制,华人难以进入ADI/TI等公司最核心的ADC 产品研发部门;在中国研发中心,国内工程师可以通过网络看到绝大部分母公司的设计,但绝对看不到高端的ADC 产品设计。 3、芯片设计,不算架构设计,从电路设计开始,到投片,最少要半年时间。投片送到晶圆工厂流片生产,一般要2个月到3个月。最重要的是一次投片的费用最少也要数十万元,先进工艺高达一千万到几千万。如此高的试错和时间成本对一次成功率的要求极高,不得不把流程拖长,反复验证,需要多个工种密切配合,团队中一个人出错,3个月后回来的芯片可能就是一块儿石头。修改一轮,又三个月过去了。 4、对于研发ADC芯片的初创公司,动则50-60万薪起的模拟芯片研发工程师薪水;如果没有强有力的资金支持,进军ADC芯片就如同进入一个不断挑战的“巨坑”。再加上ADC芯片业更新换代很快,如果不能在特定时间内拿下产品,就赶不上市场的节奏,让企业难以支撑。而对于中国公司来说,想研发出高性能,低功耗的ADC芯片,没有数十年的积累和持续投入,基本都是在划水! 5、集成电路也可反向设计,就是抄,虽然芯片很小,电路密度极大,但仍然可以通过显微、照相等方式获得他的全部版图信息,然后复制一份,送到工厂生产,似乎看起来就可以得到一模一样的产品了。其实不然,版图相当于软件编译后的机器代码,可读性很差,无法了解其原理和架构。而版图提取本身存在物理误差和人为错误,尤其对于高性能的模拟混合信号ADC芯片,对工艺又非常敏感,稍有不一致都可能导致芯片性能和良率的巨大差异。而此时设计人员无法了解原理,定位错误犹如一个盲人在大海里捞针。军工研究所普遍采用这种方法,每次反向犹如一场赌博,有时候能做出来最好,一旦出现问题,基本束手无策。所以多年下来,除了电路比较简单的射频和功放芯片,就算上述高性能ADC等关键器件反向设计成功,但能量产的例子寥寥无几。 6、在自然界,动植物要生存,必须融入生物链。做企业也一样。只不过,在企业这个生态链中,先行者有成本优势,再加上稳定可靠的供应链,使得他们能够持续盈利,进而支撑着技术的不断进步。同时在供应链渠道通畅的时候,各种关系相互利益,做国产替换的工作非常艰难。对后来者而言,如同一道不可逾越的壁垒。好多科研院所的ADC芯片军用很出彩,民用却卖不出去?问题就在生态链上。军用市场是一个封闭的小圈子产品追求性能、稳定性和抗干扰,对功耗、噪声等及价格并不敏感,国家队ADC公司在这里能找到自己的位置。而在民用市场,性价比为王,对噪声,功耗要求极高,技术升级快和供应链响应快,国家队很难融入这样的生态链。 这些年,中国半导体产业面临的一大难题,就是如何融入这个生态链。 六、国内做ADC的企业其实也不少,归纳起来有三类群体: 第一类是国家骨干研究所(企业)。如:云*微、迅*微,北京**民芯,华*贝岭、2*所(吉*微),南京5*所,航天61*所, 安徽21*所,华*微等。从上世纪80年代末开始,国内已有ADC的团队出现,这个阶段主要以项目研发为主。应用主要面向军工、航空航天、相阵控雷达设备等。经过几代人的努力今天也取得了不错的成绩,在一些应用上已经可以看到有国产ADC的芯片出现。中电集团某研究所于:2011年研制出了2Gsps、8bit的ADC,2018年研制出了5Gsps、10bit;航天某所于:2013年研制出了3Gsps、8bit,2016年推出了1Gsps、12bit的ADC。问题在于功耗大,噪音大,良率低,量产及产业链能力差,可用于军工,国防科工等领域,但不能适用于工业通讯领域。 第二类是国内高校大学教授及硕博士学生、国内企业技术力量为主的创业团队,如:北京芯*微、苏州纳*微、北京核*互联、奇*士技术、北京昆*微、芯*半导体、杭州*盟等。在ADC研发方面也不断有成就报道出来,比如中科院微电子所在2009年就研发出4Gsps、4bit的ADC产品,2012年研制出了8Gsps、4bit,2018年这个指标上升到了10Gsps、8bit,该产品在eBiCMOS工艺平台实现。复旦大学正在联合第三方企业完成一项4Gsps、12bit的国家研发计划。从指标上看,这个离世界先进水平相差2代。以浙江大学为背景的杭州*盟公司,主要是以基础的SD-ADC 和SAR-ADC为主。 第三类是外企海归团队。深圳灵*微、苏州思*浦、上海韬*半导体、上海*精微、南京*思微、上海*比半导体等。近年来出现的以海归团队,都能知名投资机构的青睐,得到几千万元的投资,其目标是实现高速(1G以上)高精度ADC芯片的自主化研发。在长三角也有几家以ADC为方向的创业团队,其发展路径是针对市场壁垒不高的测量仪器等民品市场研发适销对路的ADC产品。指标参数都在65-250Msps、12-16bit范围,也有报道称苏州某公司研制出了10Gsps、8bit的ADC产品 高校是人才最大的输出口,目前国内有培养微电子人才能力的学校基本结构是:10+17+2"   10:10代表着国内目前有示范性微电子学院的高校:清华大学,北京大学,上海交通大学,复旦大学,浙江大学,东南大学,中国科学院大学,中国科技大学,西安电子科技大学,电子科技大学。这10所大学代表了目前内地在微电子方面最为强悍的高校。 17: 17代表着目前正在筹备建设示范性微电子学院的高校,大部分都是985高校,包括,华中科技大学,同济大学,中山大学等,211的几所大学如合肥工业大学,北京工大在微电子方面也展现着不俗的实力,今年深圳新贵南方科技大学也成功加入联盟。 2:2代表着港澳的2所高校,香港科技大学和澳门大学。香港科技大学作为顶级工科名校,在集成电路设计方面有着世界公认的硬实力,师资力量也是无比强大,基本上都是早年毕业于美国的顶尖名校,堪称大中华第一。   七、2000年前后,国家利用人才政策吸引了很多海关留学人员归国创业,这些海归博士一开始也许想做工业级产品,关键的CPU等,但很快发现产业环境不合适。那时候中国的的整机还没有强大到今天华为,小米,OPPO,VIVO 等地位,市场容量小,技术可靠性要求高,设计周期长;这批海归博士的企业都是靠消费类市场和06年之后一波山寨手机热潮完成的原始积累,进入良性循环。然而没有跟上这一波潮流的企业都还在艰难的生存。 在5G时代,高速高精度的ADC是5G基站不可或缺的芯片。目前进口的国外ADC芯片单价都在千元以上,单个5G基站的ADC芯片使用就高达两位数。可见未来国产ADC的使用空间巨大。   八、国产ADC芯片产业的历史机遇 政策面:在美国政府和特朗普政权强力制裁以华为为首的中国高科技企业的大前提下,芯片的争夺和发展成了重中之重。8月24日习近平总书记强调长三角三省一市要集合科技力量,聚焦集成电路、生物医药、人工智能等重点领域和关键环节,尽早取得突破。2020年7月30日,在国务院学位委员会会议上,投票通过了设立集成电路一级学科,上海复旦大学已经开了第一枪。有望弥补30万集成电路人才缺口。 而中科大与在合肥市的成功模式,让各级政府、高校及高新科技给城市未来带来的新时代机遇。 资金:国家成立了国家集成电路大基金一期,二期等,全力支持芯片的发展。社会上有关芯片生态产业的投资成了当下最大的热门。各级政府都在当地建设集成电路基金和芯片相关的上游产业投资。 生态:国产替代已经成为了热门词汇。在瓦森纳协定和美国特朗普政府的深度制裁造成国内很多的知名大客户在无芯可用的情况下,在ADC芯片的使用上面不得采用国产替代。在台积电突破7nm,中芯国际突破14nm的今天,国产高端ADC晶圆流片不再是一堵高墙。同时在瓦森纳协定和美国特朗普政府的深度制裁造成国内很多的知名大客户在无芯可用的情况下,在ADC芯片的使用上面不得采用国产替代。 这些年,中国半导体产业面临的一大难题,就是如何融入这个生态链。 ---国产替代,让我们有了重塑生态链的好机会。 ---新冠疫情,让国产ADC芯片供不应求。 目前美国占据了全球半导体市场的半壁江山,拥有明显的领先优势。那么一再对华实施芯片出口限制,到底有多大作用?美方还能确保自己的市场优势吗? 毕竟中国是全球最大的芯片消费市场。最近,美国智库波士顿咨询公司就发表了自己的研究报告,指出限制对华出口芯片,可能会终结美国在半导体产业的统治地位。  原子半导体应运而生!!!  原子半导体团队和产品介绍:  1、原子半导体是基于袁杰教授在港科大长期的芯片项目研发储备和技术积累,从港科大分离出来的一家混合信号/模拟芯片设计高科技企业。公司成立于2020年9月,当前拥有香港和深圳两支团队。公司总部座落于香港科技园。公司团队主要由名校毕业的博士组成。 2、原子半导体的芯片产品专注于高性能传感器和通信的信号链。可以广泛应用与手机,穿戴式设备,智能电器,消费电子,医疗电子,汽车电子,工业自动化,仪表,和通信设备。当前公司产品拥有众多的合作伙伴和客户。 3、创始人-袁杰:港科大混合信号传感集成电路实验室&国际领先的传感芯片研究中心主任;港科大电子系副教授,清华本科微电子系,宾夕法尼亚微电子系博士,国际芯片设计领域专家,发表70多篇论文,包括所有芯片/传感器设计顶级期刊和会议,如JSSC, TCAS1, ISSCC, VLSI, CICC, ISCAS 等.  和TI,Intel,台积电,华为,中兴等企业,有10多年项目合作经历。 4、研发团队 • 1名港中文博士,前Marvell高级模拟设计工程师 • 7名港科大博士,来自全球名牌高校的顶尖大学生 •团队发表30多篇期刊会议论文,包括所有芯片设计顶级期刊和会议,如JSSC, TCAS1, ISCAS 等 5、产品优势: 相比国内企业 •芯片设计技术体现在:高性能、高集成、快速度、低噪声,低功耗,低温漂; •产品线覆盖范围更广,增长潜力更大; •可以吸引香港/台湾/海外高质量的毕业生,IC设计训练水平比中国国内更高。 相比国际企业 •我们产品线和中国市场更加契合,对手产品线老化; •我们更贴近中国市场,对客户的响应速度更快; •相比国际企业技术在同一层次,我们产品集成度更高; •产品价格有优势; •国产替代的浪潮。 6、当前原子半导体芯片产品主要针对两个市场:模拟传感器市场和数字传感器市场。针对传统模拟传感器市场,我们推出高精度ADC芯片产品,能够满足10MSPS以下所有高精度的应用需求。针对新兴的数字传感器市场,我们推出自主开发的集成数字传感器芯片产品。芯片产品性能达到国际领先水平。 7、产品介绍: 高精度24bit Σ∆ ADC产品线 • AS1001:24bit, 高速(32KSPS),Σ∆ ADC for sensors • AS1002:24bit, 低速(1KSPS),Σ∆ ADC for sensors 高精度16bit SAR ADC产品线 • AS2001:16bit, 10MSPS, SAR ADC, for data acquisition • AS2002IP:12bit, 1MSPS, SAR ADC IP,for MCU • AS2003IP:12bit, 3MSPS, SAR ADC IP,for MC                                高速ADC产品线 • AS3001: 14bit, 2.5GSPS, ADC,for 5G base station  数字温度传感器 • ATA10001:红外数字温度传感器,额温枪,手机 • ATA10002:接触式数字温度传感器,智能手环 接近环境光传感器 • ATA20001:环境光/接近传感器,手机 TOF传感器 • ATA30001:TOF图像传感器,手机 集成医学传感器 •ATA40001:ECG/EEG数字传感器,智能医学patch 智能咪表集成传感器 • ATA50001:智能咪表集成传感器,智能咪表  免责声明:本文内容由21ic获得授权后发布,版权归原作者所有,本平台仅提供信息存储服务。文章仅代表作者个人观点,不代表本平台立场,如有问题,请联系我们,谢谢!

    时间:2020-10-27 关键词: 电源设计 adc

  • 拿出你的小本本,记好这些ADC输入保护的设计经验

    点击蓝字进入亚德诺半导体,然后右上角“设为标星”吧~ 在设计ADC电路时,一个常见的问题是“ 如何在过压条件下保护 ADC输入 ”,那么 在过压情形 中可能出现哪些问题呢? 发生的频率又是怎样的呢? 有木有潜在的补救措施呢? …… 针对上述问题,让我们进行一次深入分析吧! ADC输入的过驱一般发生于驱动放大器电轨远远大于ADC最大输入范围时,例如,放大器采用±15 V供电,而ADC输入为0至5V。高压电轨用于接受±10 V输入,同时给ADC前端信号调理/驱动级供电,这在工业设计中很常见,PLC模块就是这种情况。如果在驱动放大器电轨上发生故障状况,则可因超过最大额定值而损坏ADC,或在多ADC系统中干扰同步/后续转换。 这里讨论的重点虽然是如何保护精密SAR ADC,如AD798x系列,但是,这些保护措施同样适用于其他 ADC类型哦~ 试考虑图1中的情形。 图1. 精密ADC设计的典型电路图 上图电路代表AD798X(例如AD7980)系列PulSAR® ADC中的情形。输入端、基准电压源和接地之间存在保护二极管。这些二极管能够处理最高130mA的大电流,但仅能持续数毫秒,不适用于较长时间或重复过压。在一些产品上,例如AD768X/AD769x(如 AD7685、AD7691)系列器件,保护二极管连接至VDD引脚而不是 REF。在这些器件上,VDD电压始终大于或等于REF。一般而言,此配置更有效,因为VDD是更稳定的箝位电轨,对干扰不敏感。 图1中,如果放大器趋向+15 V电轨,则连接至REF的保护二极管将开启,放大器将尝试上拉REF节点。如果REF节点未通过强驱动器电路驱动,则REF节点(及输入)的电压将升至绝对最大额定电压以上,一旦电压在该过程中超过器件的击穿电压, ADC可能受损。图3举例说明了ADC驱动器趋向8 V而使基准电压 (5 V)过驱的情况。许多精密基准电压源无灌电流能力,这在此情形中会造成问题。或者,基准驱动电路非常强劲,足以将基准电压保持在标称值附近,但仍将偏离精确值。 在共用一个基准电压源的同步采样多ADC系统中,其他ADC上的转换不精确,因为该系统依赖于高度精确的基准电压。如果故障状况恢复时间较长,后续转换也可能不精确。 缓解此问题有几种不同方法。最常见的是使用肖特基二极管(BAT54系列),将放大器输出钳位在ADC范围。相关说明详见图2和图3。如果适合应用需求,也可使用二极管将输入箝位在放大器。 图2. 精密ADC设计的典型电路图 (添加了肖特基二极管和齐纳二极管保护) 在此情况中,之所以选择肖特基二极管,是因为其具有低正向导通压降,可在ADC内的内部保护二极管之前开启。如果内部二极管部分开启,肖特基二极管后的串联电阻也有助于将电流限制在ADC内。对于额外保护,如果基准电压源没有/几乎没有灌电流能力,则可在基准节点上采用齐纳二极管或箝位电路,以保证基准电压不被过度拉高。在图2中,为5V基准电压源使 用了5.6V齐纳二极管。 图3. 黄色 = ADC输入, 紫色 = 基准电压源。 左侧图像未添加肖特基二极管, 右侧图像添加了肖特基二极管 图4. 黄色 = ADC输入, 绿色 = ADC驱动器输入, 紫色 = 基准电压源(交流耦合) 左侧图像未添加肖特基二极管, 右侧图像添加了肖特基二极管(BAT54S) 图4中的示例显示了以正弦波使ADC输入过驱时,给ADC输入添加肖特基二极管后对基准输入(5 V)的影响。肖特基二极管接地,5 V系统电轨能够吸电流。如果没有肖特基二极管,当输入超过基准电压和地电压一个压降时,就会出现基准电压源干扰。从图中可看到,肖特基二极管完全消除了基准电压源干扰。 需要注意肖特基二极管的反向漏电流,此电流在正常运行期间可引入失真和非线性。该反向漏电流受温度影响很大,一般在二极管数据手册中指定。BAT54系列肖特基二极管是不错的选择(25°C时最大值为2μA,125°C时约100μA)。 完全消除过压问题的一种方式是为放大器使用单电源电轨。这意味着,只要为基准电压(最大输入电压)使用相同电源电平(本例中为5V),驱动放大器就绝不会摆动至地电压以下或最大输入电压以上。如果基准电路具有足够的输出电流和驱动强度,则可直接用来为放大器供电。图5中显示了另一种可能性,也就是使用略低的基准电压值(例如,使用5 V电轨时为 4.096 V),从而显著降低电压过驱能力。 图5. 单电源精密ADV设计的典型电路图 这些方法可解决输入过驱的问题,但代价是ADC的输入摆幅和范围受限,因为放大器存在上裕量和下裕量要求。通常,轨到轨输出放大器可在电轨十几mV内,但也必须考虑输入裕量要求,可能为1 V或更高,这会将摆幅进一步限制在缓冲器和单位增益配置内。该方法提供了最简单的解决方案,因为不需要额外保护元件,但依赖正确的电源电压,可能还需要轨到轨输入/输出(RRIO)放大器。 放大器与ADC输入之间的RC滤波器中的串联R也可用于在过压状况期间限制ADC输入处的电流。不过,使用此方法时需要在限流能力与ADC性能做出取舍。较大的串联R提供较佳的输入保护,但会导致ADC性能出现较大失真。如果输入信号带宽较低,或者ADC不在满吞吐速率下运行,这种取舍可行,因为此情况下串联R可以接受。应用可接受的R大小可通过实验方式确定。 如上文所述,保护ADC输入没有成法,但根据应用要求,可采用不同的单独或组合方法,以相应的性能取舍提供所需的保护水平。 点分享 点点赞 点在看 免责声明:本文内容由21ic获得授权后发布,版权归原作者所有,本平台仅提供信息存储服务。文章仅代表作者个人观点,不代表本平台立场,如有问题,请联系我们,谢谢!

    时间:2020-10-21 关键词: 电源设计 adc

  • ADI公司宣布推出可增强功能、性能和易用性的无混叠ADC

    ADI公司宣布推出可增强功能、性能和易用性的无混叠ADC

    中国,北京 – Analog Devices, Inc. (ADI)今日宣布推出AD7134无混叠模数转换器(ADC),可以大幅简化前端设计,加快精密DC-350kHz应用上市的时间。传统的精密数据采集信号链设计非常耗费时间,因为设计人员需要在抗混叠滤波器要求、无源元件容差、相位和增益误差,以及高速ADC驱动要求之间实现平衡。AD7134采用全新的精密ADC架构,从根本上改变了整个设计过程。新器件无需再使用抗混叠滤波器,其阻性输入大幅简化了ADC驱动设计。 AD7134是一款四通道24位精密ADC,输出数据速率的范围为10SPS至1.5MSPS。其本身具备高达102 dB的抗混叠能力,无需使用外部抗混叠滤波器,因此所需无源元件和有源元件分别减少60个和5个。相比典型的替代方案,电路板面积缩小70%。异步采样速率转换器可以简化多器件同步,让用户能够轻松实现稳定的采样系统,并简化隔离要求。 AD7134的主要特性: · 无混叠:一般固有高达102.5dB的抗混叠抑制功能 · THD:一般为-120dB(非常适合用于AC、振动或声学测量) · 108dB动态范围(ODR = 374kSPS) · 多个线性相位数字滤波器选项(使用SINC6实现低延迟,使用FIR实现通带平坦度) · 失调误差漂移:0.7uV/°C(典型值) · Gain drift: 2ppm/°C typical · 增益漂移:2ppm/°C(典型值) 报价与供货

    时间:2020-10-21 关键词: adi 模数转换器 adc

  • Analog Devices AD7134精密无混叠ADC在贸泽开售,为高性能测试和测量提供支持

    Analog Devices AD7134精密无混叠ADC在贸泽开售,为高性能测试和测量提供支持

    2020年10月16日 – 专注于引入新品的全球电子元器件授权分销商贸泽电子 (Mouser Electronics) 即日起开始备货Analog Devices的AD7134精密模数转换器 (ADC)。此高性能四通道ADC固有的抗混叠能力使其无需复杂的外部抗混叠滤波器,即可抑制高达102.5 dB的信号。此ADC支持广泛的应用,包括电气测试和测量、三相电源质量分析、声纳、音频测试和用于预测性维护的状态监控。 贸泽备货的Analog Devices AD7134 ADC采用连续时间Σ-Δ (CTSD) 调制方案,消除了传统的开关电容电路采样,从而放宽了ADC输入驱动要求。该器件使用四个独立的并行转换器通道,每个通道都具有CTSD调制器、数字抽取和滤波路径。此ADC可对四个单独的信号源进行同步采样,每个信号源支持的最大输入带宽为 391.5 kHz,且具有良好的通道间相位和增益匹配。AD7134支持高达1.496 MSPS的输出数据速率,具有24位低延迟性,是高精度、多通道控制回路的理想选择。 贸泽还备有EVAL-AD7134FMCZ评估板,为AD7134 ADC提供了一个演示平台。该电路板包括两个预安装的AD7134器件,以实现多器件同时采样。EVAL-AD7134FMCZ评估板需要EVAL-SDP-CH1Z高速控制器板,以使用USB 2.0高速端口连接到PC。

    时间:2020-10-16 关键词: 模数转换器 贸泽 adc

  • Microchip 推出新型高速模数转换器(ADC)系列产品,丰富面向航空航天和国防、工业及汽车应用的解决方案

    Microchip 推出新型高速模数转换器(ADC)系列产品,丰富面向航空航天和国防、工业及汽车应用的解决方案

    对于系统设计人员来说,目前市面上可用于扩展级温度环境的小型、可靠、功能丰富的高速ADC的选择有限。Microchip Technology Inc.(美国微芯科技公司)今日宣布推出MCP37Dx1-80系列产品填补了这个缺口。这是Microchip 的第二款流水线型ADC产品,在业内率先具备80 MSPS采样速率,拥有12位、14位和16位分辨率可供选择,集成数字功能,适用于更高温度范围,目前已获得汽车电子委员会(AEC)Q100认证。 Microchip混合信号和线性产品部副总裁Bryan Liddiard表示:“我们最新推出的ADC产品满足了客户对稳健器件日益增长的需求,可用于高温应用,提供集成的数字处理功能,简化了设计并降低了整体开发成本。MCP37Dx1-80系列加入Microchip的200 MSPS ADC产品阵容之后,大大扩展了我们的产品在系统设计概念中的应用范围。” Microchip的MCP37Dx1-80 ADC产品可满足各种高可靠性航空航天和国防、工业及汽车系统的要求。新型ADC器件的主要功能包括: · 稳健可靠的设计架构:新款ADC器件的工作温度范围为-40°C至+125°C,是业界少数符合AEC-Q100 1级标准的高速ADC产品。这使得它们非常适合要求苛刻的应用,如高级驾驶员辅助系统(ADAS)、自动驾驶、近地轨道(LEO)卫星以及测试和测量设备等。 · 集成数字功能,消除外部元件,减少单片机(MCU)后处理需求:抽取滤波器提高了信噪比(SNR),数字降频器(DDC)支持通信设计,12位ADC中的噪声整形重新量化器提高了精度和性能。 · 尺寸小:采用紧凑的8 mm x 8 mm 121引脚球栅阵列(BGA)封装,间距为0.65 mm;内置基准去耦电容,通过消除对外部旁路电容的需求,进一步降低成本和整体尺寸。 开发工具 Microchip 的 12 位、14 位和 16 位 MCP37Dx1-80 ADC 可使用带有图形用户界面(GUI)和固件的评估板作为客户的开发辅助工具。 供货与定价 12位MCP37D11-80、14位MCP37D21-80和16位MCP37D31-80 ADC现已批量生产,价格分别为每片17.45美元、29.87美元和40.42美元(以购买10,000片计算)。要购买12位MCP37D11-80、14位MCP37D21-80和16位MCP37D31-80 ADC,请访问Microchip的直销网站。

    时间:2020-10-12 关键词: Microchip 模数转换器 adc

  • 每天一个小技巧:如何超出ADC采样带宽?

    在信号链中运用采样保持放大器(THA),可以从根本上扩展带宽,使其远远超出 ADC 采样带宽,满足苛刻高带宽的应用的需求。本文将证明,针对 RF 市场开发的最新转换器前增加一个 THA,便可实现超过 10 GHz 带宽。ps.本文定义的宽带是指使用大于数百MHz的信号带宽,其频率范围为 DC 附近至 5 GHz-10 GHz 区域。 打好基础 对于雷达、仪器仪表和通信应用,高GSPS转换器应用得非常广泛,因为它能提供更宽的频谱以扩展系统频率范围。然而,更宽的频谱对ADC本身的内部采样保持器提出了更多挑战,因为它通常未针对超宽带操作进行优化,而且ADC一般带宽有限,在这些更高模拟带宽区域中其高频线性度/SFDR会下降。 因此,在ADC前面使用单独的THA来拓展模拟带宽成为了一个理想的解决方案,如此便可在某一精确时刻对频率非常高的模拟/RF输入信号进行采样。该过程通过一个低抖动采样器实现信号采样,并在更宽带宽范围内降低了ADC的动态线性度要求,因为采样率RF模数转换过程中保持不变。 这种方案带来的好处显而易见:模拟输入带宽从根本上得以扩展,高频线性度显著改善,并且与单独的RF ADC性能相比,THA-ADC组件的高频SNR得到改进。 THA 特性及概述 ADI 的 THA 系列产品可以在18 GHz带宽范围内提供精密信号采样,在DC至超过10 GHz的输入频率范围内具有9到10位线性度、1.05 mV噪声和

    时间:2020-10-09 关键词: 宽带 模拟 adc

  • 天天在用的ADC,内部原理你了解吗?

    前言 用了这么久ADC,从没细看过ADC的内部原理和如何获得最佳精度,今天看到一篇ST的官方文档讲的不错,这里整理分享给大家。 SAR ADC内部结构 STM32微控制器中内置的ADC使用SAR(逐次逼近)原则,分多步执行转换。转换步骤数等 于ADC转换器中的位数。每个步骤均由ADC时钟驱动。每个ADC时钟从结果到输出产生一 位。ADC的内部设计基于切换电容技术。 下面的图介绍了ADC的工作原理。下面的示例仅显示了逼近的前面几步,但是该过程会持续到LSB为止 SAR切换电容ADC的基本原理(10位ADC示例) 带数字输出的ADC基本原理图 采样状态 采样状态:电容充电至电压VIN。Sa切换至VIN,采样期间Sb开关闭合 保持状态 保持状态:输入断开,电容保持输入电压。Sb开关打开,然后S1-S11切换至接地且Sa切换至VREF。 逐次逼近 1、第一个逼近步骤。S1切换至VREF。VIN与VREF/2比较 2、如果MSB = 0,则与¼VREF进行比较,S1切换回接地。S2切换至VREF。 3、如果MSB = 1,则与¾VREF进行比较,S1保持接地。S2切换至VREF。 重复如上步骤,直到LSB为止。可以简单理解为二分法逐次进行输入电压与参考电压的比较。首次于VREF/2比较,下次比较根据上次比较结果决定,如果MSB=1则与¾VREF比较。如果MSB=0则与¼VREF比较。后面决定与1/8VREF 3/8VREF、 5/8VREF、 7/8VREF之一做比较。循环直到输出LSB为止。 -END- (免责声明:整理本文出于传播相关技术知识,版权归原作者所有。) 免责声明:本文内容由21ic获得授权后发布,版权归原作者所有,本平台仅提供信息存储服务。文章仅代表作者个人观点,不代表本平台立场,如有问题,请联系我们,谢谢!

    时间:2020-09-21 关键词: 电源设计 adc

  • 如何为其高速ADC设计清洁电源?

    如何为其高速ADC设计清洁电源?

    在现实生活中,要想消除应用中的所有电源噪声是不可能的。任何系统都不可能完全不受电源噪声的影响。因此,作为 ADC 的用户,设计人员必须在电源设计和布局布线阶段就做好积极应对。在设计人员面临众多电源选择的情况下,为高速 ADC 设计清洁电源时可能会面临巨大挑战。在利用高效开关电源而非传统 LDO 的场合,这尤其重要。此外,多数 ADC 并未给出高频电源抑制规格,这是选择正确电源的一个关键因素。 本技术文章将描述用于测量转换器 AC 电源抑制性能的技术,由此为转换器电源噪声灵敏度确立一个基准。我们将对一个实际电源进行的简单噪声分析,展示如何把这些数值应用于设计当中,以验证电源是否能满足所选转换器的要求。总之,本文将描述一些简单的指导方针,以便带给用户一些指导,帮助其为高速转换器设计电源。 当今许多应用都要求高速采样模数转换器(ADC)具有 12 位或以上的分辨率,以便用户能够进行更精确的系统测量。然而,更高分辨率也意味着系统对噪声更加敏感。系统分辨率每提高一位,例如从 12 位提高到 13 位,系统对噪声的敏感度就会提高一倍。因此,对于 ADC 设计,设计人员必须考虑一个常常被遗忘的噪声源——系统电源。ADC 属于 敏感型器件,每个输入(即模拟、时钟和电源输入)均应平等对待,以便如数据手册所述,实现最佳性能。噪声来源众多,形式多样,噪声辐射会影响性能。 图 1 当今电子业界的时髦概念是新设计在降低成本的同时还要“绿色环保”。具体到便携式应用,它要求降低功耗、简化热管理、最大化电源效率并延长电池使用时间。然而,大多数 ADC 的数据手册建议使用线性电源,因为其噪声低于开关电源。这在某些情况下可能确实如此,但新的技术发展证明,开关电源可以也用于通信和医疗应用(见参考文献 部分的“How to Test Power Supply Rejection Ratio (PSRR) in an ADC”(如何测试 ADC 中的电源抑制比(PSRR)))。 本文介绍对于了解高速 ADC 电源设计至关重要的各种测试测量方法。为了确定转换器对供电轨噪声影响的敏感度,以及确定供电轨必须处于何种噪声水平才能使 ADC 实现预期性能,有两种测试十分有用:一般称为电源抑制比(PSRR)和电源调制比(PSMR)。 模拟电源引脚详解 一般不认为电源引脚是输入,但实际上它确实是输入。它对噪声和失真的敏感度可以像时钟和模拟输入引脚一样敏感。即使进入电源引脚的信号实际上是直流,而且一般不会出现重复性波动,但直流偏置上仍然存在有定量的噪声和失真。导致这种噪声的原因可能是内部因素,也可能是外部因素,结果会影响转换器的性能。 想想经典的应用案例,其中,转换器采样时钟信号中有噪声或抖动。采样时钟上的抖动可能表现为近载波噪声,并且 / 或者还可能表现为宽带噪声。这两种噪声都取决于所使用的振荡器和系统时钟电路。即使把理想的模拟输入信号提供给理想的 ADC,时钟杂质也会在输出频谱上有所表现,如图 2 所示。 图 2. 采样时钟噪声对理想数字化正弦波的影响 由该图可以推论出是电源引脚。用一个模拟电源引脚(AVDD)代替图 2 中的采样时钟输入引脚。相同的原理在此同样适用,即任何噪声(近载波噪声或宽带噪声)将以这种卷积方式出现在输出频谱上。然而,有一点不同;可以将电源引脚视为带一个 40 dB 至 60 dB 的衰减器(具体取决于工艺和电路拓扑结构)的宽带输入引脚。在通用型 MOS 电路 结构中,任何源极引脚或漏极引脚在本质上都是与信号路径相隔离的(呈阻性),从而带来大量衰减,栅极引脚或信号路径则不是这样。假定该设计采用正确的 电路结构类型来使隔离效果达到最大化。在电源噪声非常明显的情况下,有些类型(如共源极)可能并不是十分合适,因为电源是通过阻性元件偏置的,而该阻性元件后来又连接到输出 级,如图 3 和图 4 所示。AVDD 引脚上的任何调制、噪声等可能更容易表现出来,从而对局部和 / 邻近电路造成影响。这正是需要了解并探索转换器 PSRR 数据的原因所在。 图 3. 不同的电路拓扑结构——实现方案 A 图 4. 不同的电路拓扑结构——实现方案 B 正如不同实现方式所示,存在寄生 R、C 和失配造成的不同频率特性。记住,工艺也在不断变小,随着工艺的变小,可用带宽就会增加,可用速率也会提升。考虑到这一点,这意味着更低的电源和更小的阈值。为此,为什么不把电源节点当作高带宽输入呢,就像采样时钟或模拟输入引脚一样呢? 何谓电源抑制 当供电轨上有噪声时,决定 ADC 性能的因素主要有三个,它们是 PSRR-dc、PSRR-ac 和 PSMR。PSRR-dc 指电源电压的变化与由此产生的 ADC 增益或失调误差的变化之比值,它可以用最低有效位(LSB)的分数、百分比或对数 dB (PSR = 20 × log10 (PSRR))来表示,通常规定采用直流条件。 但是,这种方法只能揭示 ADC 的一个额定参数随电源电压可能会如何变化,因此无法证明转换器的稳定性。更好的方法是在直流电源之上施加一个交流信号,然后测试电源抑制性能(PSRR-ac),从而主动通过转换器电路耦合信号(噪声源)。这种方法本质上是对转换器进行衰减,将其自身表现为杂散(噪声),它会在某一给定幅度升高至转换器 噪底以上。其意义是表明在注入噪声和幅度给定的条件下转换器何时会崩溃。同时,这也能让设计人员了解到多大的电源噪声会影响信号或加入到信号中。PSMR 则以不同的方式影响转换器,它表明当与施加的模拟输入信号进行调制时,转换器对电源噪声影响的敏感度。这种影响表现为施加于转换器的 IF 频率附近的调制,如果电源设计不严 谨,它可能会严重破坏载波边带。 总之,电源噪声应当像转换器的任何其他输入一样进行测试和处理。用户必须了解系统电源噪声,否则电源噪声会提高转换器噪底,限制整个系统的动态范围。 电源测试 图 6 所示为在系统板上测量 ADC PSRR 的设置。分别测量每个电源,以便更好地了解当一个交流信号施加于待测电源之上时,ADC 的动态特性。开始时使用一个高容值电容,例如 100 µF 非极化电解质电容。电感使用 1 mH,充当直流电源的交流阻塞器,一般将它称为“偏置 -T”,可以购买采用连接器式封装的产品。 使用示波器测量交流信号的幅度,将一个示波器探针放在电源进入待测 ADC 的电源引脚上。为简化起见,将施加于电源上的交流信号量定义为一个与转换器输入满量程相关的值。例如,如果 ADC 的满量程为 2V p-p,则使用 200 mV p-p 或–20 dB。接下来让转换器的输入端接地(不施加模拟信号), 查找噪底 /FFT 频谱中处于测试频率的误差杂散,如图 5 所示。若要计算 PSRR,只需从 FFT 频谱上所示的误差杂散值中减去–20 dB 即可。例如,如果误差杂散出现在噪底的–80 dB 处,则 PSRR 为–80 dB – –20 dB,即–60 dB(PSRR = 误差杂散(dB) – 示波器测量结果(dB))。–60 dB 的值似乎并不大,但如果换算成电压,它相当于 1 mV/V(或 10−60/20),这个数字对于任何转换器数据手册中的 PSRR 规格而言都并不鲜见。 图 5. PSRR—FFT 频谱示例 图 6. 典型的 PSRR 测试设置 下一步是改变交流信号的频率和幅度,以便确定 ADC 在系统板中的 PSRR 特性。数据手册中的大部分数值是典型值,可能只针对最差工作条件或最差性能的电源。例如,相对于其他电源,5 V 模拟电源可能是最差的。应确保所有电源的特性都有说明,如果说明得不全面,请咨询厂家。这样,设计人员将能为每个电源设置适当的设计约束条件。 请记住,使用 LC 配置测试 PSRR/PSMR 时有一个缺点。当扫描目标频段时,为使 ADC 电源引脚达到所需的输入电平,波形发生器输出端所需的信号电平可能非常高。这是因为 LC 配置会在某一频率(该频率取决于所选的值)形成陷波滤波器。这会大大增加陷波滤波器处的接地电流,该电流可能会进入模拟输入端。要解决这一问题,只需在测试频率 造成测量困难时换入新的 LC 值。这里还应注意,LC 网络在直流条件下也会发生损耗。记住要在 ADC 的电源引脚上测量直流电源,以便补偿该损耗。例如,5 V 电源经过 LC 网络后,系统板上可能只有 4.8 V。要补偿该损耗,只需升高电源电压即可。 PSMR 的测量方式基本上与 PSRR 相同。不过在测量 PSMR 时,需将一个模拟输入频率施加于测试设置,如图 7 所示。 图 7. 典型的 PSMR 测试设置 另一个区别是仅在低频施加调制或误差信号,目的是查看此信号与施加于转换器的模拟输入频率的混频效应。对于这种测试,通常使用 1 kHz 至 100 kHz 频率。只要能在基频周围看到误差信号即混频结果,则说明误差信号的幅度可以保持相对恒定。但也不妨改变所施加的调制误差信号幅度,以便进行检查,确保此值恒定。为了获得最终结果, 最高(最差)调制杂散相对于基频的幅度之差将决定 PSMR 规格。图 8 所示为实测 PSMR FFT 频谱的示例。 图 8. PSMR—部分 FFT 频谱示例 电源噪声分析 对于转换器和最终的系统而言,必须确保任意给定输入上的噪声不会影响性能。前面已经介绍了 PSRR 和 PSMR 及其重要意义,下面将通过一个示例说明如何应用所测得的数值。该示例将有助于设计人员明白,为了了解电源噪声并满足系统设计需求,应当注意哪些方面以及如何正确设计。 首先,选择转换器,然后选择调节器、LDO、开关调节器等。并非所有调节器都适用。应当查看调节器数据手册中的噪声和纹波指标,以及开关频率(如果使用开关调节器)。典型调节器在 100 kHz 带宽内可能具有 10 µV rms 噪声。假设该噪声为白噪声,则它在目标频段内相当于 31.6 nV rms/√Hz 的噪声密度。 接着检查转换器的电源抑制指标,了解转换器的性能何时会因为电源噪声而下降。在第一奈奎斯特区 fS/2,大多数 高速转换器的 PSRR 典型值为 60 dB (1 mV/V)。如果数据手册 未给出该值,请按照前述方法进行测量,或者询问厂家。 使用一个 2 V p-p 满量程输入范围、78 dB SNR 和 125 MSPS 采样速率的 16 位 ADC,其噪底为 11.26 nV rms。任何来源的噪声都必须低于此值,以防其影响转换器。在第一奈奎斯特区,转换器噪声将是 89.02 µV rms (11.26 nV rms/√Hz) × √(125 MHz/2)。虽然调节器的噪声(31.6 nv/√Hz)是转换器的两倍以上,但转换器有 60 dB 的 PSRR,它会将开关调节器的噪声抑制到 31.6 pV/√Hz (31.6 nV/√Hz × 1 mV/V)。这一噪声比转换器的噪底小得多,因此调节器的噪声不会降低转换器的性能。 电源滤波、接地和布局同样重要。在 ADC 电源引脚上增加 0.1 µF 电容可使噪声低于前述计算值。请记住,某些电源引脚吸取的电流较多,或者比其他电源引脚更敏感。因此应当慎用去耦电容,但要注意某些电源引脚可能需要额外的去耦电容。在电源输出端增加一个简单的 LC 滤波器也有助 于降低噪声。不过,当使用开关调节器时,级联滤波器能将噪声抑制到更低水平。需要记住的是,每增加一级增益就会每 10 倍频程增加大约 20 dB。 最后需要注意的一点是,这种分析仅针对单个转换器而言。如果系统涉及到多个转换器或通道,噪声分析将有所不同。例如,超声系统采用许多 ADC 通道,这些通道以数字方式求和来提高动态范围。基本而言,通道数量每增加一倍,转换器 / 系统的噪底就会降低 3 dB。对于上例,如果使用两个转换器,转换器的噪底将变为一半(−3 dB);如果 使用四个转换器,噪底将变为−6 dB。之所以如此,是因为每个转换器可以当作不相关的噪声源来对待。不相关噪声源彼此之间是独立的,因此可以进行 RSS(平方和的平方根)计算。最终,随着通道数量增加,系统的噪底降低,系统将变得更敏感,对电源的设计约束条件也更严格。

    时间:2020-09-18 关键词: 电源抑制比 电源 adc

  • 高速ADC提升分辨率与带宽

    高速ADC提升分辨率与带宽

    高速ADC提升分辨率与带宽 ADC(模数转换器)器件速度提升带来功耗增加,从而提高了整体系统的成本。因此设计者的首要需求之一就是要降低高速ADC的功耗。ADI最新推出可用于高性能、低功耗的通信、便携式设备、仪器仪表和医疗保健应用的26款ADC,扩充了其低功耗数据转换器产品组合。新产品的节能特性可在不影响系统级性能的前提下显著改善功耗。这些节省空间、引脚兼容的新款ADC产品系列为设计人员提供了一个灵活的、面向未来产品的平台。通过提升分辨率或带宽支持实现系统的差异化,并且无需改变核心设计。ADI公司技术应用工程师薛睿表示,降低ADC功耗可带来多赢的局面。首先,散热降低,减少总体系统功耗,使电源管理更容易,直接的效果是可靠性的提升,也可同时降低运营商的总拥有成本。其次,较小的尺寸更适合现场测试的便携性测试设备,更长的电池续航时间和高端成像也是工业、军事、航空航天等领域的迫切需求。图1,ADI公司技术应用工程师薛睿AD9269是一款单芯片、双通道、16位、20/40/65/80 MSPS的ADC,每通道功耗仅93 mW,相比竞争产品下降了6.5倍,内置高性能采样-保持电路和片上电压参考,是业界首款内置正交误差校正(QEC)和直流偏置数字处理模块的16位ADC系列。这些模块可动态地将同相/正交(I/Q)复数信号接收机系统中的误差降至最小。通过使用QEC模块,系统设计人员可以减少元件不匹配导致的增益和相位误差,轻松满足匹配需求,进而实现更加鲁棒的接收机设计。此外,直流偏置算法可最大限度地减少直流耦合应用中常见的失调电压。该产品可提供16位精度、80MSPS数据采样速率,并保证在整个工作温度范围无失码。单通道、低功耗、16位ADC AD9265用于要求低BOM成本、小尺寸和高灵活性的通信应用,功耗仅370 mW,较之竞争性产品可节省51%。这款ADC的内核采用了多级差分流水线架构和输出误差校正逻辑,还集成高带宽差分采样-保持模拟输入放大器,支持各种用户可选的输入范围;内置的电压参考可简化设计;占空比稳定器可用于补偿ADC时钟占空比的波动,使转换器能够保持出色的性能;输出数据可以是1.8 V CMOS或者1.8 V LVDS (DDR)。当需要时,灵活的省电选项可大幅降低功耗。AD9266则是一款单通道、16位、低功耗ADC,采用小型5mm×5mm封装,引脚输出支持10至16位分辨率。这款低功耗、多级ADC的内核基于一种专有的高性能采样-保持电路和片上电压参考,采用了差分流水线架构和输出误差校正逻辑,提供80 MSPS的数据采样速率、16位精度,保证在整个工作温度范围内无失码。此ADC具备实现最大灵活性和最低系统成本的多种特性,如可编程时钟、数据校准和可编程数字测试图形生成等。其数字测试图形包括内置的确定性和伪随机图形,以及通过SPI输入的用户自定义测试图形。差分时钟输入控制所有内部转换周期。可选的DCS能补偿时钟占空比的较大波动,同时保持出色的整体ADC性能。该产品系列中,所应用的技术均处于业界领先地位。薛睿介绍说,例如AD9269是业界首款具备QEC的16位80MSPS、低功耗、双通道ADC;AD9265采样速率范围从80至125MSPS;AD9266是业界首款最小的单通道16位低功耗ADC,采样速率从20至80MSPS。“除了AD9269、AD9265和AD9266旗舰转换器产品及其各种速度级别版本,ADI还同步推出了23款单通道低功耗ADC。相比性能可媲美的同类竞争产品,可节省高达87%的功耗”。

    时间:2020-09-10 关键词: 分辨率 adc

  • 设置高速ADC的共模输入电压范围(中文)

    数据备份与数据归档冷热状态的区别 最早的数据归档应用产生于大型主机环境,源于当时大型主机环境的IT应用的规模较大且相对成熟。因此,关于归档与备份的区别,国内较大的行业和企业用户都比较了解,但对于IT应用历史不长、规模不大、数据量有限的企业来说,对于两者的区别可能就不那么清楚。基础的存储应用主要包括数据备份与数据归档两个方面。归档的目的是实现历史数据和信息被系统、科学、长期地保存,以被公司决策管理、上级或第三方机构监管等用途。备份正好相反,其目的是数据的立即使用,以确保业务连续性,或者使业务中断时能够以最短的时间得到恢复。近年来,西方国家发生了一些重大的企业舞弊案件,使得政府和整个社会都对企业数据资料的保存提出了更为严苛的要求,从而使数据归档的地位上升到关系到企业存亡和社会安定的高度。另外,早期计算机主要是处理文本数据,如今却要处理大量的多媒体数据,对存储容量和速度的要求已经发生了根本性的变化,企业在数据资料的保存和利用方面的投资越来越高,而归档是企业有效管理应用数据资料、降低成本的重要手段。因此,从当今的数据归档应用来看,主要是解决好企业数据保存的法规遵从性和企业数据资产的有效管理两个方面的问题。虽然数据归档与备份都属于存储应用,但在技术实现上有很大区别。在IT应用早期,磁盘阵列不像今天这么发达,磁带库是主要的备份技术。如今,硬盘越来越便宜,不仅磁带在备份中的应用减少了,甚至有人提出用磁盘阵列来做归档,全面取代磁带库。但是,由于磁盘阵列的技术特性所决定,存储在其中的资料都处在热状态。这就是说,用于数据归档的磁盘存储系统不应该关机,其重新加电的过程也很复杂。而在提倡“绿色计算”的今天,长期开机很不利于能耗的降低。而且,几十年、上百年的资料,使用频度不一定很高,磁盘和磁带相比,成本效益就更加悬殊。所以说,对于数据归档来说,磁带库仍然是不可替代的最佳选择。光盘存储也被认为是数据归档的一种手段,其特点是价格低廉,技术含量低,而且便于大范围分发。但是,其容量无法与磁带和磁盘相比,能够支持的应用也比较受限,因此并不适用于企业数据中心级别的数据归档应用。我们都看到,在数据归档中应用ILM(InformaTIon Lifecycle Management,信息生命周期管理)的理念已经逐步被用户接受,这不仅能帮助企业从整体上改善其数据资产的管理,以最低的成本来实现大量数据的有效管理与高效利用。并且随着应用的成熟与现实的需求,我们发现数据加密、身份认证、虚拟化等技术也逐步走进数据归档的应用中,并且有效地提高了数据归档应用的效率,增强了数据安全性,大大降低了操作的复杂性和成本。ILM的应用使得我们在考虑现有数据应用需求时,能够更好地综合考虑操作性、安全性、成本与生产效率的各方面因素,更加理性地、系统地构建数据归档保护基础架构。

    时间:2020-09-10 关键词: 电压 adc

  • 利用超小型ADC设计低功耗医疗设备方案

    利用超小型ADC设计低功耗医疗设备方案

    利用超小型ADC设计低功耗医疗设备方案     目前医疗设备的发展正在彻底变革家庭医疗保健市场,人们无需离开家门就能诊断出各种健康状况。技术的发展使得便携式自助护理保健系统成为现实,这些系统可以帮助人们监视诸如血压、血糖和体温等重要指标。         家庭医疗监察和监视系统可以帮助人们掌控自己的健康状况,但是这些医疗设备必须快速和高效率,并能在最重要的时候保证工作。随着便携式医疗传感器的发展,更长电池寿命和更小外形尺寸的需求对非组织入侵式护理来说变得愈加关键。         医疗测量设备一般需要整合多种信号调节电路,包括放大器、滤波、参考源和模数转换器(ADC)等,才能分辨和识别传感器信号。除了小尺寸外,读取传感器输出的模拟电路要求低功率工作也很重要,这样才能提供更长的电池寿命和更多的读取次数。随着更小更快的模拟IC的上市,通过墙上插座供电的小型、低功率医疗设备也变得越来越流行。     要求小尺寸和低功耗解决方案的医疗设备例子包括血液分析系统、脉搏血氧计、数字X射线和数字体温计等等。         医疗测量使用的模拟电路         有些医疗测量需要模拟电路连续运行,并且每秒要取得数千甚至数百万个读数。而有的应用每天仅需要读取一次。就这些偶然性测试而言,模拟电路仅需加一次电进行测量,然后在一天的剩余时间中一直处于空闲状态,此时可令其进入低功率“休眠”模式。         模拟IC的选择取决于传感器读数的频繁程度。模拟电路的核心是将来自传感器的模拟读数最终转换成数字结果的ADC,数字结果可储存在存储器中或显示在屏幕上。就大多数便携式医疗传感器应用而言,数据转换器的最佳选择将是逐次逼近型寄存器(SAR)ADC。         选择这类ADC有很多理由。首先,SAR ADC非常适用于测量从零赫兹 (稳定状态) 直到几兆赫兹的信号。这些ADC还具有快速响应和低延迟性能,是测量单个输入或多个输入的理想选择。另一个关键因素是功率。与闪存或管线型ADC不同的是,SAR ADC的功耗将随采样率的变化而改变。因此,以每秒1万次采样(10ksps)运行的ADC所需的功耗将低于以100ksps运行的功耗,而且功率节省非常显著。例如,一个以每秒几百万次采样(Msps)速度转换数据的SAR ADC可能消耗几毫安电流,而相同的SAR ADC以1ksps或更低采样率运行时可能仅消耗几十微安电流。    脉搏血氧计          脉搏血氧计就是受益于SAR ADC为核心的一个医疗应用例子。这种设备用于测量与病人血液中的血红蛋白相当的血氧含量。脉搏血氧计检测动脉中的血液脉动,因此还能计算病人的心律。一对发光二极管(LED)通过病人身体的半透明部分(通常是指尖)对着一个光电二极管。一个光发射器用660nm的波长触发一个红色LED,同时用940nm的波长触发一个红外线LED。光电二极管接收这两个信号,并将光致电流转换成电压。然后由ADC测量这个电压,从而在光通过病人身体后基于每种波长光的吸收率读出血氧百分数(参见图 1)。接下来通常是跨过一个隔离装置将数字数据发送到数据采集系统进行储存或在监视器上显示。     图1所示的凌力尔特公司LT6202放大器提供了增益带宽(100MHz)和低压噪声(1.9nV/Hz)的良好组合,同时仅消耗2.5mA电流。它还具有0.75pA/Hz的低电流噪声,在小信号应用中具有超低的总体噪声和失真功率。这个放大器规定用3V、5V和±5V电源工作。    

    时间:2020-09-10 关键词: 医疗设备 adc

  • 基于高精度Σ-ΔADC和DSP的广播级数字音频延时器

      随着世界人口的不断飙升,老龄化问题日益严重,全球范围内医疗诊断及护理设备的需求持续上升,尤其是对计算机断层扫描仪、磁共振仪、高档超声波诊断仪器等高端医疗电子产品需求的快速增长,有力带动了全球医疗电子市场规模的扩大。然而目前的医疗设备大多较为笨重,且价格昂贵,能耗巨大,不能很好地满足医护人员的需求。因此,医疗电子市场对外形小巧、能源效率较高以及极具成本效益的医疗诊断设备的需求显得尤为迫切。   超声波系统的设计挑战   便携式超声波系统是医院、诊所、救护车及偏远地区救护站的常备医疗设备。作为便携医疗设备应用广泛的一个市场,便携式超声波系统的同样面临着小型化、低功耗的设计挑战,使用者期望在满足便携尺寸和运行时间要求的同时维持可接受的图像质量。这就要求设计者尽量降低能耗,但同时必须确保设备运行时电池自始至终都能提供充足的供电,以确保影像分辨率,保证设备在现场操作时也能发挥卓越性能。   “美国国家半导体的高能效模拟技术使上述期望成为可能。”美国国家半导体亚太区市场总监吴渭强先生表示,“创新的PowerWise设计可以确保电池能够支持设备长时间运行;同时,连续时间Sigma-delta模拟/数字转换器技术及数字可变增益放大技术可以提高影像分辨率。此外,美国国家半导体先进的芯片封装工艺使得芯片具有更低噪声、更小的体积。”采用了美国国家半导体模拟子系统方案的便携式超声波系统可以实现高分辨率影像,发挥媲美大型仪器的性能,确保医生作出准确诊断,更有助于减小方案体积,降低功耗和系统成本,极具竞争优势。   完美超声波系统解决方案   美国国家半导体推出业界首款专为便携式超声波系统而设计的8通道超声波发射/接收芯片组。这款PowerWise芯片组的创新电路架构可以帮助工程师设计电池寿命更长、且影像分辨率可媲美大型超声波扫描机的便携式超声波系统。   该款8通道发射/接收芯片组由4颗芯片组成,芯片间协同工作令芯片组实现无与伦比的超高性能及效率。它内置一切超声波系统必要的电路,其中包括接收系统模拟前端电路(AFE)、发射/接收系统开关、发射系统脉冲发生器及可配置发射系统波束成形器。其高度集成的特性令系统设计师可以利用该芯片组来开发小巧轻盈、影像更清晰、更易据此作出准确诊断的128通道便携式超声波系统。   芯片组的模拟前端电路采用非常独特的架构,不但能确保出众的影像质量,还可将B模式的功耗尽量降低,甚至比最接近的竞争对手还低10%。这颗模拟前端电路还内置业界最高分辨率的数字可变增益放大器(DVGA)及低功耗的连续时间Sigma-delta (CTSD) 模拟/数字转换器(ADC)。此外,数字可变增益放大器还具有多个传统模拟可变增益放大器所没有的优点,例如,各通道之间可以更好地校准并具有更好的信号频谱性能。连续时间Sigma-deltaADC本身还有砖墙式混叠信号滤除功能。美国国家半导体为该模拟前端电路提供功能齐全的演示系统和评估套件,帮助系统开发商缩短开发周期,节省开发成本。   吴先生表示,这款凝聚了美国国家半导体公司高能效模拟技术和创新PowerWise设计的8通道超声波发射/接收芯片组的面世,必将改善传统的便携超声诊断设备成像效果劣于大型诊断设备的局面,为广大涉足医疗电子设备的系统开发商开拓展新的领域。

    时间:2020-09-08 关键词: DSP 延时器 adc

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