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  • Altera发布新的Cyclone

    altera公司日前宣布开始提供新的cyclone iii版nios ii嵌入式评估套件。nios ii评估套件是功能丰富的低成本平台,为嵌入式设计人员提供快捷简单的实践方式来评估nios ii处理器、sopc builder系统设计软件及其定制应用软件。  在独特的树脂玻璃箱中,nios ii评估套件含有一块cyclone iii入门电路板和触摸屏lcd,通过屏幕触摸,支持开发人员启动网络和音频图像处理等实例应用软件。对于刚开始fpga处理器设计的软件开发人员,它还是理想的开发平台。  altera亚太区高级市场总监梁乐观评论说:“这一套件设计用于在高级低成本fpga上迅速高效地展示嵌入式计算能力。我们提供altera及其合作伙伴的大量应用软件,展示nios ii处理器的能力,帮助设计人员迅速将这些设计在他们自己的系统中发挥效用。”  套件包括为嵌入式软件开发提供的nios ii嵌入式设计包(eds),7个教程以及设计实例(含全部源代码),方便了nios ii嵌入式处理器的软件开发。套件还包括altera和几个嵌入式合作伙伴提供的10个设计实例,展示了采用fpga进行设计的独特优势。这些实例包括图像处理应用软件的硬件加速,以及演示fpga开发人员怎样通过以太网来更新硬件设计,加入新产品功能或者修复故障等远程fpga更新设计。  

    时间:2019-04-24 关键词: Altera cyclone 嵌入式开发

  • Altera推出收发器Stratix II GX与 Quartus II软件5.1版

    altera推出第三代具嵌入式串行收发器的fpga—stratixiigx,该组件采tsmc90nm制程,针对信号完整性的最佳化设计,具备多重gigabit收发器模块,低功耗收发器数量高达20个,工作速率在622mbps至6.375gbps之间,满足了当今和未来高速设计的需求。   altera表示其根据客户需求和今后的协议发展趋势,仔细选择了stratixiigx收发器的数据范围,所以该收发器模块全面支持多种广泛应用的协议,包括pciexpress、串行数据接口(sdi)、xaui、sonet、gigabitethernet、serialliteii、serialrapidio和通用电气接口6gbps长距离和短距离(cei-6g-lr/sr)等。此外,altera并提供完整的系统解决方案,包括知识产权(ip)、系统模型、参考设计、信号完整性工具和支持附件等,可协助工程师迅速完成设计。   stratixiigxfpga采用片内动态可编程发送预加重、接收均衡和输出电压控制技术优化眼图。而且,通过改进的封装和芯片设计优化技术,可设计实现标准i/o同类最佳的信号完整性。而其收发器每通道6.375gbps时,功耗仅为225mw。此外,该组件在四个区域布置其收发器,每个由两个不同的时钟源驱动,每个时钟源可采用一个高速和一个低速锁相环(pll)。这种时钟和pll组合支持四种不同的数据速率,与竞争器件采用的单个pll相比,能够极大的降低功耗。其等价逻辑单元(le)数量高达132,540,嵌入式内存达到6.7mbits,高密度嵌入式内存提高了频宽。   altera亦同时推出quartusii设计软件5.1版,包含可编程逻辑功耗分析和最佳化的高阶工具powerplay技术套件和quartusii渐进式设计流程,可支持设计stratixiigxfpga系列。quartusii软件5.1版在效能方面的增强,包括对流行的megacore硅智财(ip)功能全面、即刻的授权使用,以及外部逻辑分析仪接口等;并可支持可编程逻辑和结构化asic设计,以达到最佳效能。与quartusii软件5.0版相比,5.1版的功耗最佳化特性平均降低了20%的动态功耗,而alterastratixii组件则达到了60%。   altera订购套件现在含有对部分流行megacore功能的全面授权,帮助工程师缩短设计时间。工程师不但可以使用signaltapii嵌入式逻辑分析仪特性,还可以使用新的逻辑分析仪接口功能,在利用逻辑分析仪进行板级除错时,能够掌握内部fpga节点的情况。   quartusii设计软件支持主流操作系统,包括windowsxp、windows2000、sunsolaris8和9、redhatlinux8.0、enterprise3.0ws和hp-ux11.0。altera将于2006年第一季度提工stratixiigx系列第一个型号的样本,客户现在可以采用hspice模型和quartusii设计软件5.1进行设计。

    时间:2019-04-24 关键词: 软件 Altera 收发器 嵌入式开发 stratix

  • Altera和TRS-STAR GmbH携手发布PARIS开...

    altera公司和trs-star gmbh公司发布paris开发平台,它是一款可完全更新的汽车市场信息娱乐平台。trs-star的paris平台采用了altera stratix ii fpga,主要针对新一代汽车信息娱乐和远程信息处理汽车多媒体系统。paris平台支持can、most、usb、以太网和sdhc接口,其可更新汽车图像系统具有多路视频输入和视频输出功能,而且还包括音频处理模块和应用处理器。 altera与12家软硬件知识产权(ip)供应商合作,帮助研发了这一完整的开发系统,它包括含有altera stratix ii fpga的预设置电路板、wvga tft触摸屏、参考设计、软件堆栈和驱动、电缆、电源以及文档资源cd等。它还提供演示设计和ip功能库,设计人员可以利用这些资源来突出信息娱乐产品的优势,使产品能够迅速适应市场的需求变化。该平台经过设计,方便了今后ip的集成,推动了信息娱乐应用的快速高效开发。而且,paris平台的可更新结构节省了50%的开发时间和系统成本。 paris平台还能够通过altera的低成本、高性能hardcopy ii结构化asic进一步降低成本,是多功能信息娱乐应用大批量产品的理想开发平台。对于功能较少的信息娱乐系统,设计人员可以转向采用altera的低成本、低功耗cyclone ii和cyclone iii fpga,实现对成本敏感的大批量应用。

    时间:2019-04-24 关键词: Altera star 嵌入式开发 trs paris

  • Altera推面向便携式应用的零功耗MAX IIZ

    altera公司宣布推出新的零功耗maxiizcpld进一步扩展了其低功耗可编程逻辑解决方案产品组合,该器件是专门针对解决便携式应用市场的功耗、封装和价格限制而设计开发的。和相竞争的传统宏单元cpld相比,maxiiz器件具有6倍的密度和3倍的i/o资源优势,以相同甚至更低的功耗满足了设计人员对各种功能的需求,同时大大降低了电路板面积。maxiiz器件为流行的cpld系列增加了零功耗和超小型封装型号,使手持式设备和其他便携式应用能够充分发挥cpld的诸多优势——包括灵活性、产品快速面市以及电路板级集成等。 maxiiz器件的密度分布在240至570个逻辑单元(le)之间。器件提供超小型mbga封装,i/o数量达到160个。和其他器件相比,逻辑密度和i/o数量的增大进一步提高了现有功能的集成度,大大节省了电路板面积,减小了功耗,同时降低了系统总成本。 maxiiz结合了非易失和瞬时接通功能,以及创新的查找表(lut)逻辑结构,打破了传统宏单元cpld在功耗、体积和成本上的限制。器件采用了0.18微米工艺、1.8v内核电压和6金属层闪存,在单个器件中实现了高级功能和零功耗。maxiizcpld在高级系统特性上远远超出了传统宏单元cpld,这些特性包括用户闪存、内部振荡器、成本优化、更大的密度、更小的封装以及更低的功耗等。 价格和供货 将于2008年第一季度发售产品级maxiizepm240zm68器件,批量价格为1.25美元。maxiiz所有器件将于2008年第二季度开始全面发售。此外,还提供20多个maxiiz设计实例,帮助设计人员迅速高效地开发并定制实现他们的设计,可以从/max2example下载这些设计实例。将于2008年第二季度提供maxiiz演示板。

    时间:2019-04-24 关键词: Altera Max 功耗 嵌入式开发 iiz

  • Altera FPGA在Fairlight新媒体处理引擎中替代64片DSP

    北京——澳大利亚悉尼的音频产品系统专业公司fairlight利用altera® fpga的灵活性以及数字信号处理(dsp)优势,将采用了8块电路板和64片dsp的设计精简为一块stratix® fpga pci卡。   fairlight首席技术官tino fibaek说:“我们的水晶内核(cc-1)体系结构表明,altera fpga在dsp功能上的性价比非常优异。采用了altera的开发工具后,该项目成为我见过的进展最为顺利的项目。我们完成开发所花费的时间仅是dsp器件体系结构设计的三分之一。”水晶内核技术不再采用dsp/时隙总线媒体处理体系结构,大大降低了硬件的复杂度和成本,性能得以大幅度提高。和竞争产品相比,cc-1显著提高了信号处理质量,扩展了系统功能,实现了以前无法获得的性价比。  《gilder技术报告》编辑nick tredennick博士认为:“这一设计表明fpga比传统的dsp器件更加灵活,信号处理能力更强。和老系统相比,新系统降低了硬件复杂度,在产品实现和产品及时面市上更具优势。”  精确处理不同的任务   fairlight没有采用位宽固定的dsp器件,而是利用altera fpga灵活的硬件,以不同的比特深度来同时运行多个处理任务。该公司称这一特性为动态分辨率优化(dro),音频工程师利用这一特性可以很好地处理所有系统任务。在dro中,均衡处理采用了72位浮点精度,而混音采用36位浮点精度,计次功能是16位定点精度。这样,系统成本降低而性能增强,音频质量显著提高。fairlight利用fpga的可编程能力,在统一硬件平台上实现了需要进行实时音频和视频处理的各种媒体应用。例如,cc-1实现的声音设计结构可以重新应用为高清晰(hd)视频颜色挑选器,还可以用于音乐录音。关于fairlight cc-1功能的详细信息,请访问/default_content.html。fairlight将在4月14号到19号拉斯维加斯举行的国家广播协会(nab)大会上展示cc-1,展位sl 4010。

    时间:2019-03-11 关键词: Altera FPGA 引擎 媒体 嵌入式处理器

  • Altera支持28Gbps的FPGA适于下一代100G以上系统

    日前宣布开始发售世界上第一款具有28-收发器的。 V GT器件是业界目前为止带宽最大、性能最好的。这一业界领先的创新 V GT 技术为前沿通信系统设计人员量身定做,帮助他们尽快实现市场,以满足越来越高的网络带宽要求。 V GT FPGA支持互联网与互联网协议(IP)服务和应用中迅速增长的网络数据量需求。JDSU等创新公司采用了,在其下一代测试和测量中最先使用这一最先进的技术。 JDSU通信测试和测量业务部副总裁兼总经理 Friedrich评论说:“JDSU的客户要求我们的解决方案采用前沿技术,而与合作保证了我们能够顺利交付最先进的仪表,帮助用户实施高性能宽带通信应用。作为唯一带有28-收发器的FPGA,Stratix V GT FPGA使我们能够在系统中实现最复杂的功能,支持最佳性能和数据吞吐量。” 采用业界性能最好的28-nm工艺技术(28HP),Stratix V GT FPGA了Altera超过十年内部开发的收发器创新技术。器件通过四个28-收发器、32个全双工12.5-Gbps收发器以及2133 的4x72位 DDR3存储器接口,支持背板、光模块和芯片至芯片应用。Stratix V GT FPGA中的28-Gbps收发器满足CEI-28G规范要求,每通道功耗只有200 mW,大幅度降低系统单位带宽功耗。您可以在Altera网站上观看展示Stratix V GT FPGA收发器性能的视频,名为“先睹为快:业界第一款28-Gbps FPGA”。 Stratix IV GT FPGA专门针对通信系统、高端测试设备和军用通信系统等最新一代40G/应用进行优化。器件集成度非常高,包括622K逻辑单元(LE)、512个18x18乘法器、硬核PCI (PCIe)、10 Gbps以太网(10GbE)以及Interlaken知识产权模块,支持最新的高速串行协议。 Altera产品市场资深总监Patrick Dorsey评论说:“定制28-nm技术含有性能最好的工艺和最先进的收发器技术,利用这一技术,我们帮助JDSU等用户突破了带宽限制,令他们能够充满信心的迅速将最前沿系统推向市场。业界目前发售的FPGA还不能实现Stratix V GT FPGA所提供的带宽和功效,只有这一FPGA能够让我们客户的产品更灵活、可靠性更高,应用范围更广。”

    时间:2019-03-06 关键词: 系统 Altera FPGA gbps 嵌入式处理器

  • 茂纶推出Altera StratixII系列ASIC Pro...

    茂纶公司(gfec)推出新款asic prototyping board采用altera stratix ii系列fine-line bga 1508 pin封装fpga,最大可提供将近18万个逻辑单元、9,383k ram bits、96个36×36硬件乘法器及12个pll,在10cm×12cm基板面积下可提供最大1,100个输出入引脚,所有i/o引脚透过四个高速高密度的samtec连接器与主板连结。由于目前高容量的fpga在加工过程及测试都需花较多的时间来完成,如何快速有效的完成一个asic平台,提供asic硬软件设计人员在此平台无误的完成设计验证及纠错,此款asic prototyping board是一个解决问题的途径,对于asicprototyping system的制作提供很好的弹性及快速可靠的方法。 使用大容量fpga元件来作asic设计的验证平台,目前在业界已是普遍的的做法不仅可以快速的确认asic逻辑设计是否正确外,也可以在设计早期作有限度的确认asic功能在真正的应用中是否符合所需,一般而言大型的asic设计在验证上主要的需求为fpga容量的大小及输出入引脚的多少,fpga的容量大可以让asic在设计时不需要为了fpga容量过小而作切割,输出入引脚越多则可以提供越多信号输出以作为debug之用方便信号监测,茂纶此款asic prototyping board无论在逻辑容量上或输出入引脚的数量都具有巨大的优势。

    时间:2019-02-14 关键词: Altera asic 嵌入式开发 系列 stratixii

  • Altera量售其Cyclone V和Arria V SoC芯片

    公司日前宣布,开始量售其Cyclone V SoC芯片以及Arria V SoC工程样片。随着处理器峰值时钟频率的提高——商用级Cyclone V SoC达到了925 MHz,汽车级达到了700 MHz,工业级Arria V SoC达到了1.05 GHz,在业界,这些器件成为性能最高的SoC。 SoC为嵌入式开发人员提供了最可靠的体系结构、效能最高的开发工具以及密度最全的系列产品。 的SoC产品营销高级总监Chris Balough评论说:“使用Altera SoC,我们的客户向他们自己的最终用户销售产品时,将得益于SoC的系统优势。Altera在SoC体系结构、密度、性能和开发工具上的领先优势与14 nm处理器发展路线相结合,为嵌入式系统开发人员提供了极好的价值定位。” Altera的28 nm SoC为业界提供了从25K逻辑单元(LE)到 LE、密度范围最全面的系列产品。这一密度范围支持Altera SoC与各种嵌入式系统相集成,从低成本的应用比如工业自动化和汽车辅助驾驶系统,到需要高性能的各种应用,包括远程射频前端、10G/40G线路卡和广播演播室设备等。双核ARM Cortex-A9 MPCore处理器内核频率的提高支持器件满足大量嵌入式系统的性能要求。 Altera SoC在一个器件中同时实现了双核ARM Cortex-A9处理器系统和逻辑。Altera SoC含有多种独特的功能 (32位纠错码、具有内置存储器保护功能的宽带存储器控制器、灵活的启动功能以及集成PCI ,Altera全系列SoC都支持这些功能),支持无线通信、工业、视频监控、汽车和市场。开发人员通过开发可定制SoC型号的产品,优化满足系统功耗、电路板面积,以及性能和成本的需求。 Altera的SoC由Altera、ARM以及第三方的操作系统、设计工具、开发套件和软件开发方案等很多生态系统提供支持,简化了开发,方便了器件的应用。Altera SoC嵌入式设计套装(EDS)提供全套工具,包括开发工具、实用工具程序、运行时软件和应用程序实例等,支持嵌入式开发人员迅速开发其固件和应用软件。SoC EDS的核心是独特的Altera版ARM Development Studio 5 ( )工具包。这一工具包结合了ARM 高级多核调试功能和自适应功能,前所未有的实现了全芯片调试可视化和控制能力。 供货信息 Cyclone V SoC目前量售85K LE和 LE密度器件,提供所有三种收发器型号(SE、SX和ST)。Cyclone V SoC提供单核和双核处理器可选,C6速率等级的CPU时钟频率高达925 MHz。还提供CPU时钟频率达到700 MHz的汽车级Cyclone V SoC。这些器件非常适合高温环境应用,例如,汽车辅助驾驶、信息娱乐和电动汽车等。 具有 LE最大的Arria V SoC目前发售工程样片。Arria V SoC具有双核处理器,I3速率等级的CPU时钟频率高达1.05 GHz。

    时间:2019-01-25 关键词: Altera 芯片 SoC cyclone 嵌入式处理器

  • 利用Altera增强型配置片实现FPGA动态配置

    1. 引言在当今复杂数字电路设计中,大多采用以"嵌入式微控制器+fpga"为核心的体系结构此体系结构中fpga配置效率和灵活性的差异影响了产品的开周期和产品升级的易施性。传统的fpga配置方案(例如调试阶段的专用下载电缆方式。成品阶段的专用配置片方式)在成本、效率、灵活性方面都存在着明显不足。针对这样的实际问题,基于嵌入式微控制器与fpga广泛共存于复杂数字系统的背景,借鉴软件无线电"一机多能"的思想,提出了一种对现有传统fpga配置方案硬件电路稍做调整并增加部分软件功能。即可实现fpga动态配置的方案。本文将在介绍altera公司stratix系列fpga配置模式、fpga配置流程、增强型配置片内部工作原理的基础上给出利用epci6实现fpga动态配置的方案。并给出软硬件接口电路。2 fpga配置方式可编程器件的配置方式分为主动配置和被动配置两类。主动配置由可编程器件引导配置过程,被动配置则由外部处理器控制配置过程。 根据配置数据线数,器件配置可分为并行配置和串行配置两类。串行配置以bit(比特)为单位将配置数据载人可编程器件:而并行配置一般以byte(字节)为单位向可编程器件载入配置数据。被动配置根据配置数据与时钟的关系可分为同步和异步两种方式。表1列举了altera公司常用fpga(stratix、cyclone、apexⅱ、apex20k、mercury、ace xk、flexlok和flex6000)的配置方式。 3 fpga配置流程fpga的配置数据存储在内部sram单元中。由于sram掉电后配置数据会丢失,因此每次上电时必须重新将配置数据写入sram中。这个过程称为fpga的配置。fpga配置过程如图1所示。表2为stratix配置引脚定义。 (1) 上电 上电过程中fpga内部状态机被复位,nsta-tus和conf_done引脚由fpga置为低电平,所有i/o引脚为三态且fpga内部配置寄存器被清空。(2) 复位当nconfig或nstatus引脚为低电平时,fpga进入复位状态。在此状态下,fpga采样msel引脚的电平值,以确定采用的配置方式。同时nstatus和conf_done引脚被拉低,所有i/o引脚三态并且fpga内部配置寄存器被清空。 (3) 配置当nconfig为高电平,nstatus被fpga释放并由外部上拉电阻拉为高电平后进入配置状态。此状态下配置数据在dclk时钟的上升沿载入fp-ga。若正确接收所有配置数据(crc校验无误)。fpga释放conf_done引脚且当其被外部上拉电阻拉高后进入初始化状态。(4) 初始化此状态下fpga内部逻辑和寄存器被初始化:使能i/0缓冲,释放init_done引脚(可选)。(5) 用户模式在此状态下fpga开始执行用户程序。4增强型配置片工作原理ahera公司增强型配置片支持在一块配置片上进行多块高密度pld(programmable logic de-vice)配置。配置片主要由两大核心模块构成一控制器和flash存储器。存储空间除用于存储配置数据外,未使用的部分可用于微处理器或pld的外部存储器。下面将分别阐述增强型配置片的核心模块。4.1增强型配置片控制单元控制单元由以下子模块构成:(1) 上电复位电路(por)在电源电压未达到需要的稳定电压时此模块将使配置片处于复位状态。有两种上电复位时间可选,100 ms,和2 ms,。配置片porsel引脚决定复位时间长短。此引脚为低电平时复位时间为100 ms,反之为2 ms。(2) 内部振荡器(iosc)内部振荡器有四种模式(四个不同频率),可通过编译fpga代码在ouatrusⅱ软件中选择。(3) 时钟分频单元(cdu)时钟分频单元对内部振荡器产生的时钟或外部输入时钟进行分频,得到配置片内部系统时钟sysclk和外部数据输出时钟dclk。其内部有两个分频器,一个分频器的分频系数为n,产生dclk信号;另一个分频器的分频系数为m,产生sysclk信号。其内部结构如图2所示。上电后配置片默认采用内部振荡器中a模式,振荡频率为8 mhzo其中,一个分频器分频系数为1。另一个分频器分频系数为2。(4)压缩引擎(pcu)增强型配置片支持数据压缩。数据压缩由quatrusⅱ软件实现,解压由压缩引擎实现。

    时间:2019-01-18 关键词: Altera FPGA 动态 嵌入式开发 增强型

  • Altera 40-nm Arria II GX FPGA转入量产

    公司今天宣布,开始量产发售40-nm Arria? II GX 系列的第一款器件。Arria II GX器件系列专门针对3-收发器应用,为用户提供了低功耗、低成本和高性能。广播、无线和固网市场等多种大批量应用目前广泛采用了Arria II GX 。 Arria II GX FPGA现在量产发售EP2AGX45和EP2AGX65,它们分别具有45K逻辑单元(LE)和65K LE。对于接入设备、远程射频前端、HD视频摄像机和保密设备等低成本低功耗应用开发人员而言,该器件具有优异的系统带宽和功耗。EP2AGX45和EP2AGX65的8个嵌入式收发器数据速率高达3.75 。Arria II GX FPGA支持主要的关键业界标准串行协议,例如,PCI (PCIe)、千兆以太网(GbE)、CPRI、GPON、XAUI和三速SDI等。 Arria II GX FPGA是 40-nm FPGA系列中量产发售的。这些器件结合已经量产的? IV FPGA,为业界提供了目前为止可供选择最多的40-nm FPGA。Altera预计全系列Arria II GX FPGA将于2010第一季度末全部实现量产。 Altera元器件产品市场资深总监Luanne Schirrmeister评论说:“我们的40-nm FPGA系列产品支持多种性能、密度和价格点,帮助用户将其独特的高性能应用迅速推向市场。通过Arria II GX FPGA产品,我们能够为越来越多的需要更大带宽和更复杂的器件低成本应用提供专门的服务。” Altera Arria II GX FPGA供货信息 关于Altera 40-nm Arria II GX FPGA的详细信息,或者需要咨询价格问题,请联系您当地的Altera销售代表。

    时间:2019-01-18 关键词: nm Altera 嵌入式开发 量产 arria

  • Altera与西藏大学共建FPGA实验室

    公司日前宣布,在今年九月成为首家外资公司与西藏大学共同成立一个实验室。西藏大学位于西藏拉萨,有超过12,000名学生,是一所享有盛名的学府,并且是西藏地区唯一被国家列入211项目名单之内的高等学府。该项目是培养中国的高级别的精英大学,目的是配合经济和社会的发展策略。这足以证明西藏大学在科学,技术和人力资源方面,已达到相当水平,符合中国政府设定的标准。 该联合实验室是世界上海拔最高的实验室,备有33套 Cyclone II s的DE2-70开发套件装备。这是Altera在中国的第84个联合实验室,并且是Altera大学计划成功的证明。Altera中国大学计划经理徐平波评论说:“Altera大学项目的影响力已覆盖到偏远中国地区,并获得全国大多数的大学认同,而教育和培训这方面一直是Altera在中国的首要任务。” 西藏大学副校长娄源冰教授评论说:“这是一个极大的贡献,在中国整体FPGA的应用上 。联合实验室使工程设计学生建立自己的专业知识,尤其在FPGA的结构和设计。联合实验室有助中国在日益竞争激烈的全球电子市场上,获得优越的成绩。在Altera大学计划的全力支持下,西藏大学电子类教学将继续努力,把最新的技术融入到学生的培养之中,这是提高电子类人才培养质量的根本。” 这个联合实验室的成立标志着Altera的成功,已延伸至具有经济和技术增长潜力的偏远中国地区,正配合中央政府在西部重点发展经济和资源投放的策略。对于履行社会责任,Altera大学计划扮演一个关键角色。我们相信通过与国内大学进行众多项目合作,将有助于中国提高半导体的设计能力和Altera扩大技术领先地位。

    时间:2019-01-17 关键词: 实验室 Altera 大学 嵌入式开发 西藏

  • Altera的PCI-SIG兼容x1和x4 PCIe解决方案支持Arria GX FPGA

    altera公司日前宣布,其低成本arria gx fpga开发套件在首次提交后便通过了pci-sig的兼容性测试。altera arria gx fpga结合altera pci express x4 megacore知识产权(ip)功能,组成了业界成本最低的pci-sig兼容开发套件。套件为设计人员开发通信、存储、计算、工业、医疗和消费类应用的pci express (pcie)、serial rapidio(srio)和千兆以太网(gbe)解决方案提供了理想平台。采用pcie外形卡,低成本arria gx fpga开发套件是arria gx fpga高速串行接口最全面的设计开发和测试环境。 altera营销总监梁乐观说:“我们的策略是,不但要在首轮通过兼容性测试,而且,利用我们在低成本arria gx fpga上可靠成熟的收发器技术,切实提高性能余量。性能上的改进大大降低了套件电路板的板层数量,将其前所未有地减少到6层,直接降低了客户的系统成本。在这些成就的基础上,我们进一步巩固了对客户的承诺——为pci express x1和x4、serial rapidio以及千兆以太网设计提供风险最低、成本最低的fpga系统解决方案。” arria gx fpga经过优化,能够支持高达2.5 gbps的pcie、gbe和srio标准。这些标准在多种市场和应用中迅速成为主流协议。arria gx系列的特性包括成熟的stratix ii gx收发器技术、可实现优异信号完整性的倒装焊封装、软件工具和经过验证的ip内核等。 altera功能丰富、灵活的pci express megacore ip支持x1和x4端点应用。除了arria gx系列fpga,这一pci express ip内核还可以用于cyclone系列、stratix系列和hardcopy系列。

    时间:2019-01-16 关键词: Altera PCI 嵌入式开发 解决方案 sig

  • Altera购并Enpirion 进军FPGA电源管理市场

    日前宣布购并类比半导体商Enpirion,藉此掌握高整合电源单晶片系统(PowerSoC)核心技术,未来将与旗下现场可编程闸阵列()和系统单晶片(SoC)结合,以提高产品的附加价值,并协助客户解决电源设计挑战。 国际市场部总监李俭表示,随着嵌入式系统整合更多元化的功能,电源管理设计的复杂度倍增,成为现场可编程闸阵列(FPGA)用户重要的产品部署策略,也因此,该公司已斥资1.4亿美元买下Enpirion,取得其高整合PowerSoC核心技术,以开发出更高转换效率与简化设计的FPGA电源管理,突显的产品差异化。 Altera国际市场部总监李俭表示,Enpirion的PowerSoC方案在尺寸、成本及性能方面皆极具竞争力。李俭进一步指出,收购Enpirion为该公司近年来耗资最大的购并案,如此大动作的布局,足见日后电源管理在FPGA和SoC FPGA产品功能战略地位举足轻重。短期内Enpirion经验证的PowerSoC方案将会与Altera的FPGA、SoC FPGA结合使用,让客户能于最小的印刷电路板()完成设计;中长期的产品策略仍在规画中,未来PowerSoC技术与FPGA、SoC FPGA整合在单一封装,亦为可能的发展方向。 据了解,传统的类比半导体厂商的电源模组方案,须外挂多颗电阻、电容、电感、等元件,因此须考量的参数较多,导致系统设计亦更趋复杂;相较之下,Enpirion的PowerSoC方案已整合电阻、电感、等元件,外部仅有两颗电容,故FPGA客户毋需庞大的研发团队与设计工具,即可大幅缩短开发时间,并藉由低成本及小尺寸的电源方案,提升产品竞争优势。 李俭强调,电阻、电容、电感须采取低电压整合;然系属于高电压,因此在电源模组中整合高、低电压的技术门槛颇高,而Enpirion的PowerSoC方案则是借助先进的封装技术,实现高整合度且高性能的架构。Altera期望透过收购案加强双方的类比与数位技术合作,以优化系统级FPGA,扩大应用势力版图。

    时间:2019-01-16 关键词: Altera 嵌入式开发 电源 市场 enpirion

  • FPGA的新尝试:将它Arduino化?——Vidor4000评测

    FPGA的新尝试:将它Arduino化?——Vidor4000评测

    FPGA是Field Programmable Gate Arrays的缩写,即现场可编程门阵列。可以创建定制硬件,从而消除与厂商相关的成本。不幸的是,大多数芯片设计的复杂性仍然存在,这就是为什么大多数人更喜欢使用现成的芯片,往往接受他们的限制,而不是采取挑战,以获得他们需要的硬件优化,高效的设计。 然而FPGA入门并不简单,抽象的HDL语言,即便对于编程已经入门了的用户来说,其代码仍然如天书一样晦涩难懂,更不用说精通了。Vidor4000是Arduino新推出的一款开发板,试图将FPGA隐藏在相对简单的Arduino中,期望能消除这一障碍! Vidor4000采用的新版MKR形式提供给用户,开发板上包含一颗Cyclone 10 10CL016 FPGA ,另外还包括一颗来自Microchip Technology 的SAMD21低功耗芯片,基于Arm Cortex-M0+。 大部分组件增位于开发板正面,开发板的反面丝印列出了MKR兼容引脚。 Vidor中使用的Intel Cyclone 10CL016 FPGA具有16,000个逻辑单元,504 KB的嵌入式RAM,以及用于DSP操作的硬件乘法器。引脚可以高达150 MHz的速度运行(有时称为150兆翻转)。这个特殊部分非常适合音频和视频处理。开发板上主要的器件分布及名称如下 在很小的尺寸上,Vidor4000提供了MicroHDMI、MIPI Camera及MiniPIC Express等接口,这些接口一般只在一些高档的Cortex A系列开发板上才提供。不过考虑到开发板上有一块FPGA芯片,这些配置也就合情合理了。Vidor4000的主要特性如下: • 8 MB SRAM • 2 MB QSPI闪存芯片 - 为用户应用程序分配1 MB • Micro HDMI连接器 • MIPI相机连接器 • Wi-Fi和BLE由U-BLOX NINA W10系列设备供电 • 所有引脚均由SAMD21(32位ARM CPU)和FPGA驱动的MKR接口 • Mini PCI Express连接器,最多25个用户可编程引脚 • FPGA(Intel/Altera Cyclone 10CL016)包含16K逻辑单元,504 KB嵌入式RAM和56个18×18位HW乘法器 在正式体验之前,我们有必要了解一下FPGA与MCU的区别。FPGA和微处理器之间的根本区别在于,在微处理器中,内部硬件如I2C、SPI等是早已设计好的,产品出厂后不会再发生变化。内部晶体管具有特定的目的和特定的连接,虽然通常存在多路复用器和内部开关以使芯片更易于配置。但是,它仍然是固定功能电路。另一方面,FPGA可以配置(并重新配置)为几乎任何数字电路。实际应用上,一般在FPGA设计中嵌入微处理器内核。 硬件特性决定了功能设计(程序开发)最本质的差异。对于MCU,我们通过寄存器或者配套的SDK来进行功能设计,代码经编译后使用下载器如JTAG等上载到设备上。对于FPGA来说,现在的主流设计方法是使用HDL来描述硬件功能,HDL的最终结果是Bitstream,供FPGA来进行执行。 到目前为止,我们对于使用Arduino来开发FPGA仍是一片空白!也许代码会让我们会有更深入的了解。 接下准备Arduino开发环境,按照官方的文档,我们需要安装几个支持库。 第一个是Arduino MKR Vidro4000硬件平台支持。 这几个软件库也是需要的,其中第一个主要用于图形相关的支持,第二个是FPGA外设相关的库,最后一个则是WiFi相关的软件库。 启动Arduino IDE,打开Blink程序,配置开发板类型及商品如下 配置完成后,按Ctrl+U上传代码到Vidor4000开发板,可以看到如下的内容显示     代码上传成功后,看到开发板上的LED开始闪烁。 是不是咱已经开始使用FPGA来点灯了?答案是否!现在的代码和FPGA半毛钱的关系都没有。这一段代码只是用SAM21来点了个灯。 按照一般的方法,要使用FPGA,得先设计HDL代码,然后再编译成Bitstream。不过Arduino将这些繁琐的过程全部放进了软件库内,通过相关的C代码来实现相关的功能。Arduino对SADM21编程,SAMD21则通过JTAG接口向FPAG发出指令。如下 这是SAMD21的JTAG接口,和下图的FPAG的JTAG接口连接以实现通信 大致了解了Vidor4000的工作原理后,我们来看一段代码,     SAMD21和FPGA的一些端口实际上是连接在一起的。如编号为33的FPGA端口,就和SAM21引出的A0接口连接到一起,这一段代码使用FPGA来输出信号,而使用SAMD21来读取信号,可以看作是二者的协作吧。 使用C代码来控制FPGA的操作被封装在类FPAG中,初始化FPGA的方法调用为 FPGA.begin() 其它的一些操控FPGA的方法例如FPAG.pinMode()方法调用可以参考前面一段代码。 看上去很美好! 但是中间牵涉的细节太多!举例来说,最基本的GPIO操作,官方给出的文档还不完备,还没有一个完整的列表,用户如果需要使用这些功能,只能通过查看原理图来查看;另外内部IP核的封装,依赖官方给出的IP核,而完善这些功能,对于不熟悉FPGA的用户来说,仍然是一个大问题! 官方给出的库支持中,目前GPIO、I2C、SPI等都在支持之列。另外像WiFi、HDMI及Camera等操作都给出了参考Demo,但是支持的设备有限,例如MIPI Camera只支持Omnivision OV5647 。 对于熟悉FPGA编程的用户,官方也给出了一个Git仓库,提供了Arduino Vidor系列产品兼容的FPGA IP模块,面向已熟悉FPGA开发过程的用户。地址为https://github.com/vidor-libraries/VidorFPGA。 不管怎么说,至少FPGA的Arduino已走出了一步,在官方和社区的共同努力下,我们有理由相信,未来的FPGA,必定不会仅仅是阳春白雪,曲高而和寡! Arduino再次向世界证明:没有Arduino干不了的事!

    时间:2018-12-21 关键词: Altera FPGA 英特尔 Arduino MCU 开发板

  • Altera推出DSP开发包

    altera近日推出为业界最高密度的fpga stratix ii系列量身定做的dsp开发包。该开发包的开发平台基于stratix ii ep2s180;stratix ii ep2s180是业界最大规模的fpga,可比同类产品多提供5%逻辑电路,50%内存,4倍dsp资源及21% i/o管脚;其为设计者提供了理想的高性能fpga dsp应用平台及asic设计原型。 altera的该款dsp开发包包括了dsp开发平台、quartus ii软件版本5.0、最新发布的dsp builder版本5.0、dsp系统参考设计及mathworks的最新matlab/simulink软件更新评估版本。altera的dsp builder工具为工程师创造了从simulink模型仿真环境到硬件的直接映射。 设计者可观看到该dsp开发包于北美及欧洲5个城市在信号处理研讨会上演示的视频及相关图片文件等。 用户可从/products/devkits/altera/kit-dsp-2s180.html上获得更多的关于该dsp 开发包stratix ii专业版的信息。该开发包已经可以定购(定购序列号是dsp-devkit-2s180);参考价是$5,995;预计在2005年第三季度大量投放市场。

    时间:2018-12-17 关键词: DSP Altera 嵌入式开发 开发包

  • Altera发布SoC FPGA

    公司2011年12日发布其基于ARM的SoC 系列产品,在单芯片中集成了28-nm Cyclone V和Arria V 架构、双核ARM Cortex-A9 MPCore处理器、纠错码(ECC)保护存储器控制器、外设和宽带互联等。这些SoC 继承了ARM丰富的软件开发工具、调试器、操作系统、中间件和应用程序等辅助系统功能。用户可以利用的SoC FPGA开发流程,迅速建立可定制基于ARM的系统,减小了各种行业中嵌入式系统的电路板面积、功耗和成本,同时提升了性能,这些行业包括,汽车、工业、视频监控、无线基础设施、计算机和存储等。  ARM处理器部门副总裁Jim Nicholas评论说:“基于28nm工艺技术的SoC FPGA在性能和功能方面代表了嵌入式系统新的发展方向。这些器件能够极大的帮助嵌入式系统设计人员缩短产品面市时间,降低成本,提高能效,同时还可以充分发挥ARM软件辅助系统的支持作用。”  的Cyclone V和Arria V SoC FPGA的处理器系统采用了双核800 MHz ARM Cortex-A9 MPCore处理器,同时具有媒体处理引擎、单精度/双精度浮点单元、L1和L2高速缓存、ECC保护存储器控制器、ECC保护高速暂存存储器,以及多种常用外设。处理器系统的峰值性能达到4,000 D,而功耗不到1.8瓦。处理器系统和FPGA架构独立供电,能够以任意顺序配置和启动。工作起来后,可以根据需要关断FPGA部分,以降低系统功耗。  通过大吞吐量数据通路实现ARM Cortex-A9 MPCore处理器系统和FPGA的互联,峰值带宽超过125-Gbps,数据的连续性也很好。这种性能水平是两芯片无法实现的。集成单芯片SoC FPGA支持电路板设计人员在处理器和FPGA之间不采用外部IO通路,大幅度降低了系统功耗。  Altera的SoC FPGA系列  Altera的SoC FPGA系列利用了其28-nm系列产品,在多个方面进行创新,通过定制满足了用户的功耗、性能和成本要求,这些创新包括工艺技术、收发器技术、IO资源和硬核IP。Cyclone V和Arria V SoC FPGA的推出将这一系列产品进一步拓展至嵌入式处理市场。  Cyclone V和Arria V SoC FPGA基于低功耗28-nm工艺(28LP)。这些系列具有分别工作在5-Gbps和10-Gbps的嵌入式收发器。FPGA架构包括精度可调DSP模块,以及三个ECC保护存储器控制器。Altera的Cyclone V SoC FPGA具有逻辑单元(LE),系统功耗和成本是业界最低的,器件性能水平非常适合大批量应用,包括下一代芯片工业驱动器、高级辅助驾驶以及视频监控等。对于中端应用,Arria V SoC FPGA在成本和性能上达到均衡,总功耗也是最低的。器件具有 LE,适合满足对性能要求较高的应用,包括,远程射频前端、LTE基站和多功能打印机等。  SoC FPGA开发环境  Altera的SoC FPGA同时支持硬件和软件团队使用支持Cortex-A9 MPCore处理器和FPGA的通用工具和开发流程,提高了团队的效能。设计人员可以使用Altera的Quartus II 软件开发定制外设和硬件加速器,使用Altera的Qsys系统集成工具将其与处理器系统相集成。Qsys自动生成互联逻辑,连接知识产权(IP)功能和子系统,加速了硬件设计过程。Qsys自动产生FPGA优化芯片网络(NoC)互联,提高了性能,增强了设计重用功能,更迅速的进行验证。Qsys支持业界标准接口,包括,Avalon存储器映射、Avalon流以及ARM的AMBA AXI,支持用户在一个设计中利用或者重新使用IP内核以及多种接口。SoC FPGA基于标准ARM Cortex-A9 MPCore处理器,因此,它们与现有的ARM软件辅助系统兼容。可以在Altera的SoC FPGA虚拟目标上立即开始基于SoC FPGA的系统软件开发。(请参考,Altera今天的发布声明:“Altera发布FPGA业界第一款SoC FPGA软件开发虚拟目标”。)  Altera公司产品和企业市场副总裁Vince Hu评论说:“集成了高性能处理系统、低功耗28-nm FPGA架构、硬件软件开发流程以及虚拟目标开发平台,Altera在SoC技术上设立了新标准。作为Altera嵌入式计划的一部分,SoC FPGA帮助嵌入式开发人员大幅度提高了系统性能,降低了功耗和成本以及电路板面积。”

    时间:2018-11-01 关键词: Altera FPGA SoC 存储技术

  • Altera发布新的Cyclone III版Nios II嵌入式评估套件

    altera公司日前宣布开始提供新的cyclone iii版nios ii嵌入式评估套件。nios ii评估套件是功能丰富的低成本平台,为嵌入式设计人员提供快捷简单的实践方式来评估nios ii处理器、sopc builder系统设计软件及其定制应用软件。 在独特的树脂玻璃箱中,nios ii评估套件含有一块cyclone iii入门电路板和触摸屏lcd,通过屏幕触摸,支持开发人员启动网络和音频图像处理等实例应用软件。对于刚开始fpga处理器设计的软件开发人员,它还是理想的开发平台。 altera亚太区高级市场总监梁乐观评论说:“这一套件设计用于在高级低成本fpga上迅速高效地展示嵌入式计算能力。我们提供altera及其合作伙伴的大量应用软件,展示nios ii处理器的能力,帮助设计人员迅速将这些设计在他们自己的系统中发挥效用。”   套件包括为嵌入式软件开发提供的nios ii嵌入式设计包(eds),7个教程以及设计实例(含全部源代码),方便了nios ii嵌入式处理器的软件开发。套件还包括altera和几个嵌入式合作伙伴提供的10个设计实例,展示了采用fpga进行设计的独特优势。这些实例包括图像处理应用软件的硬件加速,以及演示fpga开发人员怎样通过以太网来更新硬件设计,加入新产品功能或者修复故障等远程fpga更新设计。 cyclone iii版nios ii嵌入式评估套件提供各种存储器和i/o接口,帮助设计人员进行大量的应用软件试验,这些存储器和接口包括: ·altera cyclone iii ep3c25 fpga,含有25k逻辑单元 ·32 mbytes ddr sdram ·1 mbyte ssram ·16 mbytes闪存 ·10/100以太网(phy) ·800 x 480彩色触摸屏lcd ·安全数字(sd)卡i/f (含sd闪存卡) ·音频输出 ·音频输入 ·麦克风输入 ·合成视频输入 ·视频图像阵列(vga)输出 ·ps/2接口 ·rs-232 套件还包括电缆和附件,nios ii 评估套件cd-rom(含有软件教程和实例)以及含有nios ii eds的altera全套设计包dvd、altera megacore知识产权(ip)库和quartus ii网络版设计软件等。 价格和供货信息 nios ii 评估套件订购码为dk-n2eval-3c25n,价格为399美元。这一全面的评估套件旨在为众多的nios ii开发合作伙伴提供解决方案。

    时间:2018-10-31 关键词: Altera 嵌入式 套件 ii cyclone uc/os

  • 基于Altera ASI IP核的ASI发送卡实现

    基于Altera ASI IP核的ASI发送卡实现

    1.ASI 接口的应用意义随着数字电视技术的迅速发展,在电视节目的制作设计方面己经有很大一部分实现了数 字处理。在节目的传输方面,我们从卫星上己可以接收到多套数字压缩编码的节目。这种传 输方式,不但保证了节目的高清晰质量,也大大降低了电视节目传输、发送、接收的成本。 而大量的收发设备,采用的是ASI 的接口标准,设计实现基于PC 机和ASI 接口标准的电视 节目传输流的收发设备,在节目的制作、保存和重播等方面有大量的应用。随着广播电视数字化的开展,有线电视的数字化进程越来越快。数字化技术提高了广播 电视节目的技术质量、节目质量,提供了广播电视和综合数据业务的多媒体服务手段,拓宽 了广播电视业务。数字化以后的电视信号传输,采用MPEG-2 视频编码标准,可以以4~ 5Mbit/s 的带宽传送高清晰度的电视节目,噪声没有积累,大大提高了传输质量,有很广阔 的应用前景。在目前的数字通信系统中,有两种MPEG-2 接口标准:ASI 异步串行接口和SPI 同步并行接口。其中SPI 接口一共有11 位有用信号,每位信号差分成两路用来提高传输抗 干扰性,在物理链接上用DB25 传输。由于其处理简单且扩展性强,MPEG-2 编解码器及视频测试设备的输入、输出一般都采用SPI 接口。但是由于其连线多且复杂,所以SPI 接口只能 用于短距离传输。ASI(异步串行接口)只需要一根电缆就可实现270Mbit/s 的透明传输,所以 应用十分普遍。ASI 接口具有高速、可靠、固定波特率和传输距离远等优点,而且连接简单 成本低,可以广泛应用于各种高速点到点的传输,尤其是视频传输设备。2.ASI 协议结构ASI 可以有不同的数据接收速率,但是传输速率是恒定的,为270Mbit/s。因此ASI 可以发送和接收不同速率的MPEG-2 数据。ASI 采用分层结构,分为三层:物理层、数据编码层和传送规则层。第零层是物理层。物理层定义了传输介质、驱动器和接收器以及传输速率。物理接口提 供了LED 驱动的多模光纤和同轴电缆。基本速率被定义为270Mbps。在同轴电缆的应用中, 以随机及与数据有关的抖动和占空系数失真的传统方式,规定了允许抖动的最大值。第一层是数据编码层。采用 DC 平衡的8B/10B 传输码。这种码把每一个 8bit 数据字节 变换成具有下列特性的l0bit 码字:游程长度等于或小于4bit; DC 编制最小。这种码通过无效 传输码点和“运行”的不等性来提供差错校验。作为超出对数据字节进行编码需要的额外 码点,规定了专用字符。特别是逗号这个字符(在8B/10B 传输码规则中定义为K28.5 专用字 符),用来在DVB-ASI 传输链路中建立字节对齐。在发送端对字节进行8B/10B 编码,对出 现的每一个8bit 字节产生一个10bit 的码字,使这些10bit 码字通过以固定输出比特率270 Mbps 工作的并/串转换。如果并/串转换器请求输入一个新码字,但是数据源还没有准备好 新码字,就应该插入同步字 (或者称为逗号字符K28.5)。在传输数据的空余字段插入同步 字符,可以使传输码子具有较强的抗扰,错误检测和在同步能力。第二层是传送规则层。ASI 传输的第2 层标准使用MPEG-2 传输流包(TS)作为基本的信 息单元。传输包可以通过 3 种方式传输:一种是以块状的连续字节传输,也就是说,在一个 单独数据包的传输流中不用插入同步字节;第二种方式是以单独的字节方式传输,在这种方 式中要插入同步字节;第三种方式是连续字节和同步字节相结合。此外,ASI 的第二层协议 规定,在每个传输包之前至少要有两个同步字 (K28.5 )。尽管数据包同步过程不是 ASI 传 输协议定义的内容,MPEG-2 传输包同步字节 (47H)被包括到第 2 层的包定义中,这样接收 设备就可以实现包同步。ASI 接口的第2 层定义使用MPEG-2 传输流的语法,只是增加了在 每个传输包前需要有至少两个K28.5 同步字符这个额外要求。只要最初是同步的,8B/10B 接收装置一般能够维持同步,不需要增加同步字符。但是当线路干扰等外界因素使同步丢失 时,增加的同步字节可以使一个传输包重新同步。传输包结构应该遵循EN/ISO/IEC 13818-1 和ETS 300 429 对传输流包的规定。包长度可以是 188 个字节或者204 个字节。传输包可 以通过两种方式出现在第 2 层。第一种每个TS 包中的188 字节是连续的,分为分组头部、 调整字段和有效负载三个部分。其中调整字段是可选的,并不是所有的传送流分组中都出现 调整字段。同步字符插在两个包中间,称为突发模式。用突发模式实现TS 流的传输,具有 动态分配的灵活性、可分级性、可扩展性、较强的抗千扰性等有点;第二种是同步字随机均 匀的插在TS 数据之间,称为非突发模式。3.设计实现3.1 ASI 发送卡硬件设计大部分ASI 编码的实现,都是采用Cypress 公司的CY7B923 实现并行数据到串行数据的 转换。CY7B923 主要实现码字的8/10bit 转换、插入同步字K28.5 和并/串变换。ASI 的传输 速率恒定为270MHz,而输入MPEG-2 TS 码率是不同的,所以要用FIFO 实现速率匹配,需 要对输入的SPI 数据、FIFO 和CY7B923 之间的通信进行逻辑控制。综合性能、价格和程序 复杂度的考虑,本方案采用FPGA,用Verilog 编程来实现它们之间的逻辑控制;采用Altera 公司的ASI IP 核,代替Cypress 公司的CY7B923 来实现ASI 数据的编码。ASI IP 核具有使 用方便、成本低等优点。在ASI 的编码过程中,只需将MPEG-2 编码的TS 码流的8 位数据和一位TS 码率传输时 钟输入到FPGA 中,本方案是PCI 33M 的时钟信号。因为在本方案中,TS 格式为188 个字节 的突发模式发送数据,根据数据有效信号DVALID,FPGA 检测这个信号来判断什么时间内是 有效数据,来接收TS 码流数据,而不用关心TS 码流的同步头。FPGA 将接收到的数据以TS 码率时钟写入FIFO。当FIFO 半满时,FPGA 接收到FIFO 的半满信号,然后FPGA 给ASI 核发出FIFO 可读信号,ASI 核以27Mbps 读取FIFO 中的数据;当FPGA 计数到ASI 核读取了一定数量的FIFO 数据,FPGA 则向ASI IP 核发送FIFO 不可读信号,防止FIFO 读空。MPEG-2 传 输码率的并行最大速度为132Mbps,而读FIFO 速率为27Mbps,因此FIFO 会有溢出。因此在发送MPEG-2 传输流时,有驱动程序控制一次发送数据的多少。考虑到延时,本方案在FPGA 内部烧制了一个2K 大小的异步FIFO。ASI IP 核在FIFO 中数据不可读时,向ASI 码流中填 充K28.5 以维持270Mbps 的固定传输速率。最后串行数据经过驱动就可用同轴电缆传送出去。 本方案中,同步字K28.5 的插入采用传输码流的单个字节前后不能都是K28.5 同步字的方式。ASI 发送卡的硬件实现框图如下:该系统是基于 ALTERA 公司的FPGA 芯片,Cyclone Ⅱ EP2C8Q208 设计的。经过编码的并行数据流经过PCI 总线送入异步FIFO。异步FIFO 主要实现数据缓存和时钟匹配的作用。 系统进行DMA 操作,把数据送入板卡。FIFO 将这些数据缓存,以避免数据丢失。又由于时 钟有PCI 33M 的时钟信号和27M 的ASI 输入时钟信号。这就要求把这两个不同频率的时钟同 步。FIFO 在两个不同的时钟下工作,数据的输入和输出分别使用不同的时钟。这就实现了 时钟的隔离和无缝连接。FIFO 采用32 位输入、8 位输出,分别与PCI 的数据宽度和ASI IP 核的输入数据宽度相一致。ASI IP 核实现8 位数据到10 位的编码。其中ASI IP 核的参考 时钟为27M,输出时钟是270M。采用外部锁相环,27MHz 时钟频率有晶振产生,通过锁相环 产生270M 的时钟,用于ASI 接口的数据输出。PE65508 实现耦合和阻抗匹配,最终经BNC 插头发送出去。3.2 ASI IP 核的生成ASI 编码的实现采用Quartus 6.1 直接生成,进行仿真验证。ASI 接口的生成。IP 核首先需要安装,可以从Altera 网站上下载。安装之后,打开 Quartus 6.1 新建工程之后,点击tools 菜单里面的Megawizard plug-in Maneger,选择 创建一个新的宏函数变量,按步骤一步步生成asi 文件。可以选择器件和生成文件语言,分 别选择Cyclone Ⅱ和verilog 语言。需要注意的是生成的文件名要与工程的顶层文件名相 一致。选择Transmitter,这里作为发送接口。在ASI 中根据所选器件速度的快慢,可以选 择是否生成锁相环。这里采用外部锁相环,用于产生270MHz 的输出频率。生成的ASI 接口verilog 部分代码如下:module asi ( rst, tx_refclk, tx_data, tx_en, tx_clk270, asi_tx);input rst,tx_refclk,tx_en,tx_clk270,asi_tx;input [7:0] tx_data;asi_megacore_top asi_megacore_top_inst( .rst(rst), .tx_refclk(tx_refclk), .tx_data(tx_data),.tx_en(tx_en), .tx_clk270(tx_clk270), .asi_tx(asi_tx));……endmodule该接口实现8 位数据到10 位数据的编码。在8 位的MPEG-2 数据从输入端输入,流入内 部FIFO 中。tx_data 8 位并行数据输入接口,实现数据编码,即把每个8 位的数据变为10 位的数据;然后串行器把10 位并行数据转换为串行数据。asi_tx 经编码后的串行数据输入 接口。若MPEG-2 的TS 流的传输率小于270Mbps 时,则需要插入同步字符以保障输出端稳定 的270Mbps。tx_refclk 为输入的27M 参考时钟,tx_clk270 为270M 的数据输出时钟。它们是通过外部锁相环得到的。rst 是复位信号,高电平是有效电平,使整个设计停止工作。tx_en 数据输入使能信号,控制FIFO 中待编码的数据进入ASI IP 核实现数据编码和并串转换。3.3 ASI 工程及仿真波形把生成的ASI 核添加的自己的工程中,顶层部分代码如下:module FIFO_ASI(clk27,data,t_out);input clk27;output data,t_outwire clk13,clk270;wire[31:0] data32;wire[7:0] data8;……endmodule对其进行仿真,波形如下:外部接 27M 的时钟,连接到clk27,做为ASI IP 核27M 的输入参考时钟。t_out 为一个 时钟输出信号,对27M 分频,作为指示灯信号,来监测程序是否下载到FPAG 中。在指示灯正常闪烁情况下,表明程序已经下到芯片中,并且能够工作。经过ASI IP 核编码的ASI 数 据由data 输入。在本工程中,通过一电脑不断地发送TS 流给板卡,经过ASI 编码后通过 ASI 接口输出。在接收端,通过一个ASI 接收卡,读出接收的数据,可以看出ASI 工作正常。 在发送TS 流时采突发模式,其读出的数据如下:在调试阶段,PC 机连续发送相同的MPEG-2 编码的TS 包。在接收到的数据中,可以看到连 续的MPEG-2 编码的TS 包,且与发送的数据相同。其中TS 包的接收采用一块ASI 接收卡作 为接收端,通过USB 接口输入到电脑里,用相应的软件读取数据后显示。4.应用意义本文设计的基于Altera 公司的ASI IP 核实现的DVB-ASI 卡,实现了ASI 数据的正确编 码和发送。用FPGA 实现逻辑控制和数据缓存,可以方便的实现系统升级,实现多个ASI 数 据的发送。与用Cypress 公司的CY7B923 实现的ASI 的发送卡相比,本卡更适合批量生产,可以节约成本,提高了市场竟争力,具有很好的市场前景。本文作者创新观点是用Altera 公司的ASI IP 核代替Cypress 公司的CY7B923 专用ASI 发送芯片,实现ASI 数据的稳定发送。本方案降低了成本,设计灵活,并且方便升级到多路ASI 数据发送。

    时间:2018-10-31 关键词: Altera ip asi 总线与接口

  • Altera宣布开始提供新的Cyclone III版NiosII嵌入式评估套件

    altera公司宣布开始提供新的cyclone® iii版nios® ii嵌入式评估套件。nios ii评估套件是功能丰富的低成本平台,为嵌入式设计人员提供快捷简单的实践方式来评估nios ii处理器、sopc builder系统设计软件及其定制应用软件。  在独特的树脂玻璃箱中,nios ii 评估套件含有一块cyclone iii入门电路板和触摸屏lcd,通过屏幕触摸,支持开发人员启动网络和音频图像处理等实例应用软件。对于刚开始fpga处理器设计的软件开发人员,它还是理想的开发平台。  altera亚太区高级市场总监梁乐观评论说:“这一套件设计用于在高级低成本fpga上迅速高效地展示嵌入式计算能力。我们提供altera及其合作伙伴的大量应用软件,展示nios ii处理器的能力,帮助设计人员迅速将这些设计在他们自己的系统中发挥效用。”  套件包括为嵌入式软件开发提供的nios ii嵌入式设计包(eds),7个教程以及设计实例(含全部源代码),方便了nios ii嵌入式处理器的软件开发。套件还包括altera和几个嵌入式合作伙伴提供的10个设计实例,展示了采用fpga进行设计的独特优势。这些实例包括图像处理应用软件的硬件加速,以及演示fpga开发人员怎样通过以太网来更新硬件设计,加入新产品功能或者修复故障等远程fpga更新设计。  cyclone iii版nios ii嵌入式评估套件提供各种存储器和i/o接口,帮助设计人员进行大量的应用软件试验,这些存储器和接口包括:altera® cyclone iii ep3c25 fpga,含有25k逻辑单元32 mbytes ddr sdram1 mbyte ssram16 mbytes闪存10/100以太网(phy)800 x 480彩色触摸屏lcd安全数字(sd)卡i/f (含sd闪存卡)音频输出音频输入麦克风输入合成视频输入视频图像阵列(vga)输出ps/2接口rs-232  套件还包括电缆和附件,nios ii 评估套件cd-rom (含有软件教程和实例)以及含有nios ii eds的altera全套设计包dvd、altera megacore®知识产权(ip)库和quartus® ii网络版设计软件等。价格和供货信息  nios ii 评估套件订购码为dk-n2eval-3c25n,目前可以通过altera在线商店/buynioskitc3购买,价格为399美元。这一全面的评估套件旨在为众多的nios ii开发合作伙伴提供解决方案。/nios2eval上有cyclone iii版nios ii嵌入式评估套件的详细信息,/devkits上提供altera所有开发套件组合的信息。

    时间:2018-10-23 关键词: Altera 嵌入式 套件 ii cyclone uc/os

  • Altera公司利用零功耗CPLD降低便携式应用的功耗

    Altera公司利用零功耗CPLD降低便携式应用的功耗

      过去,人们认为“可编程逻辑”并不意味着“低功耗”。不过,零功耗CPLD的出现改变了这一观点,这一技术使得低功耗电子产品设计人员能够充分利用可编程逻辑的诸多优势。现在,除了具备CPLD在一般应用中已得到认可的杰出性能外,零功耗CPLD还能够降低便携式产品的总功耗。  通用CPLD应用  第一组应用介绍了CPLD所胜任的功能。虽然这些功能不是专门针对降低功耗的,但是,利用低功耗CPLD来实现这些功能对功耗有积极的影响。例如,一个常见的CPLD功能是合并分立逻辑。这可以节省PCB空间,降低材料(BOM)成本,并减小总体功耗。下面讨论一些常见的通用CPLD应用。  1. 上电排序  在许多产品中,各种器件的上电顺序非常重要,这使得上电排序成为一个关键的功能。CPLD在系统上电的几个毫秒内就开始工作,因此成为控制系统中各种器件(包括微处理器或微控制器)上电排序的最佳选择(图1)。上电排序仅仅是低功耗CPLD能够实现的多种系统功能的其中之一。可编程逻辑的最大价值在于可将多种功能在一个器件中实现。    图1:利用CPLD进行上电排序。  2. 电压转换  很多产品都需要使用电压不同的各种逻辑器件。为支持多电压应用,设计人员需要频繁连接不同电压的器件。CPLD拥有大量的I/O,它们被分组成多个块。每个I/O块被依次分配一个特有的电压电源。因此,开发电压转换器只需要将某一电压的所有I/O分组在一个块中,并将相关的电压基准连接到这些I/O所需的电源上(图2)。使用CPLD不但能够很好地完成电压转换,它更大的优势在于和电压转换相结合的可编程能力。例如,如果某一应用要求的LCD显示器不被主处理器所支持,且两者电压不同,那么可以利用CPLD来实现主处理器和LCD显示器之间的电压转换时序控制。    图2:利用Altera MAX IIZ CPLD进行电压转换。  3. 通用I/O引脚扩展  在很多情况下,CPLD是微控制器、ASSP和ASIC优异的辅助器件。例如,在一个常见的通用I/O(GPIO)引脚扩展应用中,设计人员可以把小型低成本微控制器的可编程能力和CPLD的GPIO资源结合起来。CPLD构建一组内部寄存器,微控制器通过I2C或SPI等串口来访问这些寄存器(图3),这使得微控制器能够利用现有的串口来扩展其I/O总数。CPLD扩展I/O也可以用于实现电压转换,从而提高了CPLD的实用性。    图3:GPIO引脚扩展。  虽然上述例子采用的是微控制器,但同样也适用于采用ASSP和ASIC的情况。例如,很多设计人员发现用小规模ASIC通过串口来驱动CPLD这种方案的成本要比具有相同I/O能力的大规模ASIC方案低得多。  过去,人们认为“可编程逻辑”并不意味着“低功耗”。不过,零功耗CPLD的出现改变了这一观点,这一技术使得低功耗电子产品设计人员能够充分利用可编程逻辑的诸多优势。现在,除了具备CPLD在一般应用中已得到认可的杰出性能外,零功耗CPLD还能够降低便携式产品的总功耗。  通用CPLD应用  第一组应用介绍了CPLD所胜任的功能。虽然这些功能不是专门针对降低功耗的,但是,利用低功耗CPLD来实现这些功能对功耗有积极的影响。例如,一个常见的CPLD功能是合并分立逻辑。这可以节省PCB空间,降低材料(BOM)成本,并减小总体功耗。下面讨论一些常见的通用CPLD应用。  1. 上电排序  在许多产品中,各种器件的上电顺序非常重要,这使得上电排序成为一个关键的功能。CPLD在系统上电的几个毫秒内就开始工作,因此成为控制系统中各种器件(包括微处理器或微控制器)上电排序的最佳选择(图1)。上电排序仅仅是低功耗CPLD能够实现的多种系统功能的其中之一。可编程逻辑的最大价值在于可将多种功能在一个器件中实现。    图1:利用CPLD进行上电排序。  2. 电压转换  很多产品都需要使用电压不同的各种逻辑器件。为支持多电压应用,设计人员需要频繁连接不同电压的器件。CPLD拥有大量的I/O,它们被分组成多个块。每个I/O块被依次分配一个特有的电压电源。因此,开发电压转换器只需要将某一电压的所有I/O分组在一个块中,并将相关的电压基准连接到这些I/O所需的电源上(图2)。使用CPLD不但能够很好地完成电压转换,它更大的优势在于和电压转换相结合的可编程能力。例如,如果某一应用要求的LCD显示器不被主处理器所支持,且两者电压不同,那么可以利用CPLD来实现主处理器和LCD显示器之间的电压转换时序控制。    图2:利用Altera MAX IIZ CPLD进行电压转换。  3. 通用I/O引脚扩展  在很多情况下,CPLD是微控制器、ASSP和ASIC优异的辅助器件。例如,在一个常见的通用I/O(GPIO)引脚扩展应用中,设计人员可以把小型低成本微控制器的可编程能力和CPLD的GPIO资源结合起来。CPLD构建一组内部寄存器,微控制器通过I2C或SPI等串口来访问这些寄存器(图3),这使得微控制器能够利用现有的串口来扩展其I/O总数。CPLD扩展I/O也可以用于实现电压转换,从而提高了CPLD的实用性。    图3:GPIO引脚扩展。  虽然上述例子采用的是微控制器,但同样也适用于采用ASSP和ASIC的情况。例如,很多设计人员发现用小规模ASIC通过串口来驱动CPLD这种方案的成本要比具有相同I/O能力的大规模ASIC方案低得多。  4. 接口桥接  便携式应用设计人员经常需要连接具有不同I/O接口的器件。这一功能被称为桥接,因为CPLD被用来构成不同接口之间的“桥”。图4所示为采用CPLD来桥接两种不同的串口:I2C和SPI。该设计可以在Altera MAX IIZ EPM240Z CPLD中实现,使用约43%的可用逻辑和6个I/O引脚。    图4:利用MAX IIZ CPLD桥接I2C与SPI。  图5所示为一个主处理器与SPI主机的接口,这是一个利用CPLD来实现串并转换接口的实例。这个例子创建了一个主处理器总线接口和一个完整的SPI主机,可以在MAX IIZ EPM240Z CPLD中实现,占用约30%的可用逻辑和25个I/O引脚。  在图6中,CPLD被用于桥接两种不同的并口。这一设计实例实现了PXA310主处理器总线与Compact FLASH+器件的接口,可采用MAX IIZ EPM240Z CPLD实现,使用约17%的可用逻辑及59个I/O引脚。  降低功耗的应用  上述应用展示了利用低功耗CPLD来实现便携式应用中的多种常见功能。下一组应用将介绍利用零功耗CPLD的独特功能来降低便携式应用功耗的途径。    图5:利用MAX IIZ CPLD实现主处理器至SPI接口。  1. 自关断和自上电  MAX IIZ CPLD是一种可实现超低待机功耗的零功耗CPLD。例如,EPM240Z器件在待机时仅消耗29μA电流。不过,为达到绝对最低功耗,理想的状态是器件在不工作时不消耗能量。令人吃惊的是,这确实可以做到,因为与传统的宏单元CPLD不同,MAX IIZ器件具有内部振荡器,可实现自动关断功能。    图6:利用MAX IIZ CPLD实现主处理器至CF+接口。  该操作十分简单。MAX IIZ CPLD的所有输入被用于控制计数器。任意输入被激活后,计数器保持复位。当所有输入进入非激活状态后,计数器开始计数,直到达到用户指定的时间长度。如果在这一时间段所有输入仍处于未激活状态,则发送一个信号以禁用MOSFET,这样可以关断MAX IIZ器件的电源。当任意输入再次被激活时,内部计数器复位、通电,MAX IIZ CPLD上电(图7)。    图7:输入处于非激活状态时可实现自动关断和自动上电。  2. 多输入时的上电  MAX IIZ CPLD能够轻松地监视其输入,可以自停止或者自启动,这些功能都可以直接应用在降低便携式应用的功耗上。在许多便携式产品中,通过按下电源开关实现上电。如果产品在一段时间内空闲,可启用关断或者待机模式来延长电池使用寿命。对于这一点,许多便携产品设计人员希望用户来重新激活产品,例如,开盖、按下任意键、插入存储器卡等(图8)。但是,大多电源管理设计都只支持一个控制输入。在这种情况下,可以采用CPLD来监控输入。当产品在设计人员指定的一段时间都处于空闲,CPLD向电源管理逻辑发出关断信号。当任意输入使其激活后,CPLD上电并向电源管理逻辑发出系统上电信号。    图8:利用MAX IIZ CPLD可根据输入工作状态来启动或者停止系统供电。  3. 将CPLD用作低功耗协处理器  可以把很多系统功能从耗电的大型主系统处理器中卸载到节电的小型CPLD中。大量的系统“管理”功能必须周期性地完成。在下面的例子中,系统处理器可保持在节能模式,而低功耗MAX IIZ CPLD利用其内部振荡器来周期性地执行任务。如果需要的话,MAX IIZ CPLD的内部振荡器可与外部振荡器进行校准。校准后,外部振荡器关断,以进一步降低功耗(图9)。    图9:CPLD内部振荡器可与外部振荡器进行校准。  监控系统状态:CPLD周期性地检查系统状态。如果一切正常,则继续保持关断,但如果出现问题,则CPLD记录下问题并唤醒主处理器。驱动蓝牙LED:在很多便携式应用中,驱动蓝牙LED对于CPLD而言是非常普遍的应用。替代方案需要唤醒主处理器以及足够的其它系统部件才能实现这一功能,相比采用CPLD要消耗更多的能量。监控电池电量:当主处理器保持待机时,CPLD周期性地读取电池电量。如果电源降到规定的电压以下,则CPLD唤醒主处理器,随即系统正常关断。  利用CPLD来构建低功耗媒体协处理器提供了另一种大幅降低功耗的途径。在这类应用中,采用CPLD来替代主处理器向编解码器传送媒体文件,而主处理器处于休眠状态。通常,用CPLD实现该功能只需要几个微安的电流,而用主处理器却需要几个毫安。这种节能方法直接延长了电池使用寿命。  本文小结  过去,低功耗便携产品设计人员并不能充分利用可编程逻辑的诸多优势。不过,待机电流只有几微安的零功耗CPLD的出现使得可编程器件成为低功耗设计人员可以选用的器件。  本文介绍了利用CPLD来实现通用系统功能的实例,展示了MAX IIZ CPLD中自停止和自启动电路的独特功能。这一功能可以降低便携式应用的功耗。此外,本文还介绍了怎样将周期性的系统监控和媒体传送等任务从主处理器卸载到低功耗CPLD协处理器中。由于采用了零功耗CPLD,便携式电子产品设计人员现在进一步提高了开发低功耗、多功能创新产品的能力。

    时间:2018-10-11 关键词: Altera cpld 功耗 嵌入式开发 公司

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