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  • 人工智能为半导体业开启最佳机遇,芯片设计验证工具链将发生哪些变化?

    人工智能为半导体业开启最佳机遇,芯片设计验证工具链将发生哪些变化?

    普华永道调研显示,人工智能将成为下一个推动半导体行业持续十年增长的催化剂;麦肯锡咨询认为,人工智能正在为半导体行业开启数十年来最佳商机。人工智能可以让半导体公司从技术堆栈中获取总价值的40~50%,而EDA工具作为半导体行业的基础,也必将在此次AI革命中从中受益,并必须要跟随AI技术发展作出相应的升级。 在近日召开的Mentor技术论坛北京站上,Mentor IC EDA执行副总裁Joseph Sawicki针对AI给EDA工具带来的机遇和Mentor的战略进行了精彩的演讲。 两个看似相反目标共同推动着AI发展 “两个看似相反的目标正在共同推动着AI的发展:增长的数据中心容量和加强的边缘处理能力。”Joseph如是向记者分享,“网络上海量数据高速增长一定会改变现有CPU或数据中心的现有架构。除了数据中心聚合外,越来越多的计算和处理被移动到了边缘侧进行,这将会提升整体系统的效率。” AI所带来的机遇已经被大多数半导体公司所认同,因为并不仅仅是AI芯片的设计制造商,整个行业都将受益于此次革命。EDA工具在AI时代到来之际,需要迎合AI芯片设计的需求进行相应的升级和改变,并借助AI的力量来提高自身工具的运行效率。 HLS是连接AI原生环境和芯片的桥梁 对于芯片设计公司而言,未来设计方法论会有一个颠覆性的改变。专注于边缘计算芯片的设计厂商需要着眼于价值堆栈,定制出合适的架构来满足用户体验。如何在原生设计环境中找到可以实现人工智能的最好运用、实现最优的用户体验的路径,这是EDA工具需要进行考量的一个要素。传统在进行SoC芯片设计时,我们更多关注的是规格等参数、譬如内存大小等;而在现在,我们所关注的方法论则是RTL,然后才是在芯片层面上进行验证。 HLS(高阶综合)可以作为连接AI原生环境和芯片的桥梁,它可以帮助芯片设计者更好地实现架构设计、管理内存分配、神经网络的宽度与深度、以及决定在其中编织多少管道;管理好这些因素才能为垂直应用提供优化的IC设计工具体验。 Mentor已经针对垂直应用提供了可供参考的设计和工具,此外Mentor提供了四种人工智能设计可选的工具箱,包括在FPGA领域进行验证。设计平台包含CPU子系统、HW/SW接口和用于系统集成的的HLS加速案例。 据悉,英伟达采用Mentor提供的HLS的方式设计的芯片,在生产率方面提高了50%,验证费用方面减少了80%。 在AI垂直应用层面提高验证效率 在AI芯片的验证方面,也要搭建出更适合AI场景的垂直应用验证环境。传统集成电路芯片验证的测试方法是要验证测试规则、架构和规范等,在AI时代则需要在应用层面进行验证。据Joseph介绍,验证过程中需要通过一些技术手段仿真出一个AI引擎,然后在CPU系统上将数据推送到AI引擎上,这样就会生成一个界面,产生虚拟的PCI,也可以执行用户想要执行的应用,包括整个代码的处理等。然后系统可以将性能、功耗和数据等输出给到验证着,这样在验证进入到芯片层面之前,设计者就可以通过模拟的验证过程而完整地理解到真实芯片在垂直应用层面的具体表现如何。 借助ML的力量,EDA自身也会实现更高的运行效率。在OPC方面,Mentor的工具通过ML将OPC的输出预测在单个纳米精度内,实现了3倍的快速运行。在LFD方面,通过机器学习还可以预测产量限制和设计修改准册。 在大数据应用方面,Mentor可以通过机器学习来变异感知设计与表征、通过根本原因反褶积来提高FinFet的内部产量。 据Joseph分享,在被西门子收购后Mentor开发了一项新技术:在模式分析方面的OPC需要数千个CPU 24小时不间断运行,而借助机器学习这个过程就可以将时间和复杂度降低3~4倍。 机械和电气进行整合模拟验证 自从被西门子收购以后,Mentor已经将自身的算法软件与西门自身的系统进行了整合,目前可以为用户提供机械和电气的统一的验证。这种验证方法对于OEM厂商而言具有较大的意义。举例来说,下图中Simcent Prescan可以模拟道路环境,将数据传送到系统上;Simcent Amesim可以让一级供应商来思考车辆的动力总成和底盘的表现如何、刹车和传动表现如何等;而中间的部分则是芯片的仿真。这样用户就可以在整个产品出来之前就对整个系统进行模拟仿真,实现机械和电气部分在虚拟场景中的验证。 AI芯片设计面临着极大的挑战,而相应的AI/ML IC设计工具也面临着更高的要求。在AI计算领域,ASIC市场预计将越来越大,达到和GPU、CPU三分天下的局面。这也将会给EDA工具厂商带来更多的商机。

    时间:2019-09-17 关键词: 西门子 芯片设计 人工智能 mentor 技术专访 EDA

  • Mentor:没收回华为的设计工具,正申请豁免许可

    8月27日,Mentor IC EDA 执行副总裁Joseph Sawicki在接受媒体采访时表示,目前正向美国商务部申请豁免许可,恢复对华为的相关业务。日前华为轮值董事长徐直军表示,Synopsys、Cadence、Mentor三家EDA公司都已经不能与华为进行合作了,但是即使没有工具也可以生产出芯片,只不过效率不会那么高了,也不会那么轻松了。对此,Joseph Sawicki表示,法律明确规定美国公司无法与华为继续进一步合作,包括Mentor在内的一些美国公司正积极寻求豁免许可,但美国商务部最终会做什么样的决策也不得而知。Joseph补充道,“法律没有规定要我们收回华为方面的设计工具,他们还可以继续使用,只是不能进行更新,他们的芯片设计还是可以继续进行的。”

    时间:2019-09-16 关键词: mentor

  • PCB 设计人员福音-Mentor PCB 设计平台提供“shift-left” 主动集成验证方法

      Mentor, a Siemens Business 推出了新的专注于多维验证的 Xpedition® 印刷电路板 (PCB) 设计平台。如今,系统的复杂性与日俱增,PCB 设计人员很难在设计开发的早期阶段发现问题。通过 Mentor “Shift-Left主动集成验证”平台,工程师可以在设计人员设计环境中使用业内最广泛的易用验证工具,从而在原理图或 Layout 设计阶段就及早发现问题。这款新平台面向非专家级 PCB 工程师,可提供准确的并行设计分析和验证以及全面的工具集成,在提高产品质量的同时节省大量时间和成本。  根据 Lifecycle Insights 最近开展的一项电子仿真驱动设计研究(2018 年 9 月 13 日),每个项目的设计改版平均次数是 2.9 次,相当于大约 16 天的计划外开发时间和 82.6 万美元的额外成本。研究发现,在设计流程中采用了“shift-left”主动集成验证方法之后,PCB 设计团队在按时交付项目、减少设计改版和提高设计质量方面提升了 14%。  “最新研究表明,在整个设计阶段广泛使用分析和验证可直接支持工程管理人员压缩设计周期,同时提高电路板系统质量,”Lifecycle Insights 的总经理和首席分析师 Chad Jackson 说道,“Mentor 在 PCB 设计仿真解决方案方面的先进技术和方法是我们取得这些成果的关键推动因素,管理人员应密切关注这些产品。”  面向非专家级 PCB 设计人员的创作环境  该集成验证平台利用行业最佳实践流程,为非专家级 PCB 工程师和设计人员设计提供了快速而直观的分析和验证功能。该集成验证技术在设计人员创作工具内推出,能够在统一环境内提供自动建模、并发仿真、结果交叉显示以及错误审查。  多维验证解决方案  Xpedition 平台包含业内最广泛且强大的验证技术:原理图分析;信号完整性 (SI) 和电源完整性 (PI) 分析;电气规则检查 (ERC);热仿真;振动分析;可加工性设计 (DFF);可装配性设计 (DFA);以及可测试性设计 (DFT)。这些集成技术应用于设计人员或设计团队所熟悉的统一设计环境中,可提供早期的虚拟设计原型。从概念设计到设计移交至生产部门,Xpedition提供全设计过程的、多维度的集成验证解决方案。  “由于认识到系统设计复杂性不断增加,Mentor 的关键举措之一就是为我们的客户提供业界领先的验证技术,这些技术曾被应用于专项或多项实例中,”Mentor 电子系统部高级副总裁 A.J.Incorvaia 说道,“通过我们推出的面向 PCB 设计人员的新 Xpedition 平台,这些集成解决方案实现了设计流程中的验证,从而使部署更加简单,加快实现结果的速度,并使我们的客户能够最大化投资回报。”

    时间:2019-05-10 关键词: PCB mentor shift-left

  • DAIKIN 采用 Mentor 的 Xpedition PCB 设计平台进行全球设计和数据管理

    Mentor, a Siemens business 今天宣布,全球领先的空调制造商之一 DAIKIN 选择了 Mentor 的 Xpedition® 印刷电路板 (PCB) 设计流程软件作为其全球设计环境。 虽然 DAIKIN 拥有成熟的 PCB 设计流程,但公司需要与分散在全球各地的分部共享 CAD 库和设计数据,以提高设计效率和质量。为解决这一需求,该公司评估了 Mentor 的 Xpedition 设计流程,并因为其强大的集成数据管理和协作功能而选择了这个流程。Xpedition 数据管理解决方案实现了单一环境内的高效设计协作和项目管理,能够缩短设计周期并减少成本。 “我们想要一种能够提高我们全球运营效率和生产力的 PCB 设计解决方案,”DAIKIN 空调制造部设备技术组组长 Masafumi Hashimoto 说道,“Mentor 的 Xpedition 平台拥有全球领先的市场份额以及能够满足我们需求的众多功能。通过与 Mentor 国内开发基地的合作,我们可以从现有的 CAD 系统平稳地过渡到新系统。Mentor 的 Xpedition 解决方案提供了一个可扩展、无缝衔接且可靠的全球数据管理系统,有助于缩短设计周期并提高产品质量。” DAIKIN 的制冷和制热产品远销全球 150 多个国家,在全球多个地区设有开发基地。该公司寻求一种可以从现有 CAD 系统轻松迁移到新系统的解决方案,因为 CAD 系统无法为其全球设计开发提供性能功能。DAIKIN 之所以选择 Mentor 的 Xpedition 流程,是希望实现跨多个区域的并行设计流程。此外,该公司希望通过统一的数字化的设计数据管理解决方案实现使用共享库的基于 Web 的协作。Xpedition 流程还有助于大幅度减少手动流程,使 DAIKIN 团队能够执行自定义功能,从而提高生产力、缩短产品开发周期并改进产品设计。 “我们致力于开发能为客户创造竞争优势的创新技术。DAIKIN 因现有 CAD 工具无法满足他们的特定需求而选择了我们的 Xpedition 解决方案,对此我们深感自豪,”Mentor EDA 电子板系统高级副总裁 A.J.Incorvaia 说道,“在全球范围内采用 Xpedition 流程有助于 DAIKIN 实现稳定的投资回报,从而提高生产力、改进产品设计以及缩短产品上市时间。”

    时间:2019-04-18 关键词: PCB cad mentor 设计

  • Mentor Graphics与LogicVision的收购交易

    Mentor Graphics收购了LogicVision公司,总金额高达近13亿美元。该交易已经被安排为股票交换的交换形式,LogicVision作为Mentor的全资子公司形式得以保留下来。 实际上,LogicVision和Mentor的产品线存在很大程度的重叠: 两家公司都出售存储设备的测试与维修工具,包括针对通用内存芯片的和针对嵌入式内存的。 两家公司都出售逻辑BIST工具。 两家公司都出售测试压缩工具。 两家公司都出售良率分析工具。Mentor出售DFTAdvisor用于扫描插入,而LogicVision出售ScanBurst产品作为专利性扫描插入的改进型产品。 两家公司都出售边界扫描工具。 两家公司唯一的不同在于,Mentor出售其自有产品ATPG工具,而LogicVision只能转销。公司的新闻稿向公众强调了一个迹象,那就是LogicVision将继续其附属地位,因为该公司将是“Mentor的全资子公司”。或者这根本就是一个纸面上的交易? 从目前的数字来看,此次交易会使得Mentor继续巩固其在逻辑BIST市场的地位(因为SNPS、CDNS、LAVA几家公司并不从事这一领域),而在数字测量领域,Mentor与SNPS公司的激烈竞争还将继续。

    时间:2019-02-25 关键词: 嵌入式开发 mentor graphics logicvision

  • Mentor ---ASIC /SOC 设计工具介绍

    来源: rickyice"s bolgasic是极其重要的小型化技术,它有着低成本、高可靠性、高保密性等特点。随着微电子技术的发展,asic的规模越来越大,加工工艺已进入深亚微米,深亚微米技术的发展,集成电路(asic)的规模越来越大,集成千万门的?舷低常⊿oc)已经成为现实。由于soc难以置信的复杂性,soc的设计要求多种技术领域多方面的专业技术知识。从rtl级的设计描述到ip的内嵌,从功能验证到dft,从模拟和混合信号(ams)仿真到深亚微的物理实现。无论是逻辑设计还是物理实现,soc设计均要求新的设计方法和设计手段,贯彻于整个设计过程中,以降低设计的风险。随着竞争的日益加剧,降低设计成本、尽快将产品推向市场比以前任何时期更重要。mentor graphics 提供功能强大的设计工具以及良好的技术服务和支持,帮助您解决最具挑战性的最复杂的soc设计和验证所面临的问题。 【设计仿真与验证工具】modelsim :hdl语言仿真器是工业界最优秀的语言仿真器,它提供最友好的调试环境,支持pc和unix平台,是唯一的单一内核支持vhdl和verilog混合仿真的仿真器。是作fpga、asic设计的rtl级和门级电路仿真的首选,它采用直接优化的编译技术、tcl/tk技术、和单一内核仿真,编译仿真速度业界最快,编译的代码与平台无关,便于保护ip核,个性化的图形界面和用户接口,为用户加快调错提供强有力的手段。全面支持vhdl和verilog语言的ieee 标准,以及ieee vital 1076.4-95 标准,支持c语言功能调用, c的模型,基于swift的smartmodel逻辑模型和硬件模型。 主要特点:→ 采用直接编译结构,编译仿真速度最快;→ 单一内核无缝地进行vhdl和verilog混合仿真;→ 与机器和版本无关,便于数据移植和库维护;→ 与机器无关的编译代码编于保护和利用ip;→ 简单易用和丰富的图形用户界面,快速全面调试;→ tcl/tk用户可定制仿真器;→ 完全支持vhdl/verilog国际标准;→ 支持众多的asic和fpga厂家库;→ 集成的performance analyzer分析性能瓶颈,加速仿真;→ 集成的code coverage提高整体的验证效率;→ 与hdl designer series和leonardospectrum一起构成完整的hdl asic/fpga设计流程。【sst velocity 静态时序分析工具】sst velocity静态时序分析工具在大规模asic的sign-off过程中扮演着不可或缺的重要角色。它使用的是基于节点的先进专利算法,其独有的增量分析功能改变了传统的迭代调试过程:在时序参数改变的情况下,它只分析受到影响的设计单元,而不是整个设计,这在asic复杂性迅速上升的情况下非常重要。它无需繁琐的设置就可以对多时钟复杂系统进行自动化分析,如:自动识别出多个时钟域、自动检测分析分频时钟和门控时钟、自动检测和删除虚假路径、精确的偏移计算等。sst velocity提供了非常友好的使用界面,易学易用,如: 通过图形界面自动跟踪丢失的分析信息的源泉;通过关联的原理图,层次图和报告窗口快速调试时序错误 ; 可直接读 入design compiler的文件和库模型无缝集成到标准格式的网表(vhdl ,verilog和edif , sdf)、使用tcl界面等。主要特点:→ 独有的增量分析功能,可以大大减少验证调试时间;→ 独有的what-if分析可以快速的比较不同的设计理念,实现芯片性能最佳化;→ 独有的自动异步时钟分析技术可以大大简化多时钟复杂系统的验证工作;→ 易学易用,加速了设计验证的效率;→ 开放的数据接口可以使sst velocity无缝集成到标准设计流程中;→ 其性能随电路规模仅呈线形增长,这完全可以满足下一代设计的要求【formalpro 高容量soc设计的形式验证工具】随着百万门的soc和asic设计的复杂度越来越高,设计验证要求处理的速度和容量,复杂度迅速增加,并且要求具有强大的可调试能力。formalpro提供比仿真快的多的验证方式。它支持rtl和门级电路,可以在几分钟验证综合,dft测试插入,时钟树综合,和eco变化,而动态仿真则要数小时甚至几天。不需要仿真向量即可使你充分验证设计,当发现区别时,formalpro提供强有力的调试手段确定原因,自动对应到相应电路,大幅度缩短调试时间。主要特点:→ 比动态仿真快几个数量级,缩短产品上市时间;→ 高度的覆盖率使您对设计充满信心;→ 标准的vhdl、verilog接口适应任何设计;→ 对门级电路不需要额外的库;→ 随设计增大所需内存只是线性增加可以验证千万门设计;→ 不需要重新划分层次即可对整个设计验证;→ 超强的调试能力,快速诊断设计差别并定位和图形化显示【seamless cve: 软/硬件协同验证环境】seamless cve是mentor graphics推出的嵌入式系统软/硬件协同验证解决方案。通常,嵌入式软件的开发会滞后于硬件开发,特别是软/硬件的集成调试,必须等到物理原型生产出来以后。所以无法在设计的早期发现软/硬件接口之间的问题。一旦硬件原型有错,修改后还

    时间:2019-02-22 关键词: SoC asic 嵌入式开发 mentor 工具

  • Mentor收购LogicVision竞争还将继续

    Mentor Graphics收购了LogicVision公司,总金额高达近130亿美元。该交易已经被安排为股票交换的交换形式,LogicVision作为Mentor的全资子公司形式得以保留下来。 实际上,LogicVision和Mentor的产品线存在很大程度的重叠: 两家公司都出售存储设备的测试与维修工具,包括针对通用内存芯片的和针对嵌入式内存的。 两家公司都出售逻辑BIST工具。 两家公司都出售测试压缩工具。 两家公司都出售良率分析工具。 Mentor出售DFTAdvisor用于扫描插入,而LogicVision出售ScanBurst产品作为专利性扫描插入的改进型产品。 两家公司都出售边界扫描工具。 两家公司唯一的不同在于,Mentor出售其自有产品ATPG工具,而LogicVision只能转销。公司的新闻稿向公众强调了一个迹象,那就是LogicVision将继续其附属地位,因为该公司将是“Mentor的全资子公司”。或者这根本就是一个纸面上的交易? 从目前的数字来看,此次交易会使得Mentor继续巩固其在逻辑BIST市场的地位(因为SNPS、CDNS、LAVA几家公司并不从事这一领域),而在数字测量领域,Mentor与SNPS公司的激烈竞争还将继续。

    时间:2019-02-22 关键词: 嵌入式开发 mentor 竞争 还将 logicvision

  • Mentor 与 Teradyne 携手推出 ATE-Connect 测试技术显著加快芯片调试和调通

    ·在 Tessent SiliconInsight 产品中采用业界首创的 ATE-Connect 技术,实现 Tessent DFT 软件与 Teradyne 测试仪之间的直接通信,从而将芯片调通时间从几周缩短至几天 ·Teradyne 的 UltraFLEX ATE 完全支持采用 ATE-Connect 技术的 Tessent SiliconInsight 接口 Mentor, a Siemens business 今天宣布在其 Tessent™ SiliconInsight™ 产品中引入 ATE-Connect™ 技术,用于 IC 调试和调通。ATE-Connect 技术创建了行业标准接口,以消除测试仪专用软件与可测试性设计 (DFT) 平台之间的通信障碍。这项新技术加速了 IJTAG 器件调试,加快了产品投入量产,缩短了5G无线通信,自动驾驶和人工智能产品上市时间。Mentor 还宣布 Teradyne 的 UltraFLEX 测试解决方案通过其 PortBridge 技术,完全支持新的 Mentor 接口。 尽管业界广泛采用IJTAG(IEEE 1687)测试架构进行芯片级测试,但很多公司在芯片级测试向量转换,以及自动测试设备 (ATE) 调试测试保留了非常不同的方法。因此,每个特定芯片必须由 DFT 工程师编写测试向量,然后由测试工程师进行转换,以便在每种测试仪类型上调试每个场景。测试工程师通常借助时钟周期在较低细节层次上工作,而 DFT 工程师通常使用 IJTAG 在较高层次上工作。两者之间的工具和技术差异导致在如何最高效地调试芯片方面出现混乱,进而导致 IC 产品生命周期的较长延迟。 Mentor ATE-Connect 技术使用 TCP/IP 网络协议,为被测器件提供 IJTAG 命令,并从 ATE 上的器件接收数据 – 同时将敏感设计信息保存在 Tessent SiliconInsight 工具内,且为 ATE 上的被测器件提供必需的激励。通过这种标准网络通信,客户能够充分利用现有的安全网络,实现与全球各地的测试仪的无缝交互。 Mentor 的 Tessent 产品系列高级营销总监 Brady Benware 表示,“我们的客户需要更出色的解决方案,帮助他们应对芯片调通挑战,将 IJTAG 的强大功能与 ATE 直接结合解决了调试和特征提取流程中的重要瓶颈。使用这个解决方案,客户能够在几天而不是几周时间内完成芯片调通。” 除了引入 ATE-Connect 技术之外,Mentor 的 Tessent 部门还宣布与 Teradyne 及其他重要客户开展合作,以验证整个解决方案。Teradyne 是面向测试和工业应用的自动化设备的领先供应商。Mentor 的Tessent工具与 ATE-Connect 以及UltraFLEX的 Teradyne PortBridge 相结合,这使得DFT 开发环境能够直接与 Teradyne UltraFLEX 通信,实现 IP 模块的交互调试,因此测试调试效率的显著提升。 “Teradyne 通过各种工具创新和合作伙伴关系,满足客户对提高工作效率的需求,”Teradyne 半导体测试部副总裁兼 SoC 业务组总经理 Jason Zee 说道,“与 Mentor 的合作是我们如何与生态系统合作伙伴进行协作,以确保客户取得成功的重要实例。”

    时间:2018-11-19 关键词: 测试技术 mentor ate-connect

  • Mentor 与 Teradyne 携手推出 ATE-Connect 测试技术显著加快芯片调试和调通

    ·在 Tessent SiliconInsight 产品中采用业界首创的 ATE-Connect 技术,实现 Tessent DFT 软件与 Teradyne 测试仪之间的直接通信,从而将芯片调通时间从几周缩短至几天 ·Teradyne 的 UltraFLEX ATE 完全支持采用 ATE-Connect 技术的 Tessent SiliconInsight 接口 Mentor, a Siemens business 今天宣布在其 Tessent™ SiliconInsight™ 产品中引入 ATE-Connect™ 技术,用于 IC 调试和调通。ATE-Connect 技术创建了行业标准接口,以消除测试仪专用软件与可测试性设计 (DFT) 平台之间的通信障碍。这项新技术加速了 IJTAG 器件调试,加快了产品投入量产,缩短了5G无线通信,自动驾驶和人工智能产品上市时间。Mentor 还宣布 Teradyne 的 UltraFLEX 测试解决方案通过其 PortBridge 技术,完全支持新的 Mentor 接口。 尽管业界广泛采用IJTAG(IEEE 1687)测试架构进行芯片级测试,但很多公司在芯片级测试向量转换,以及自动测试设备 (ATE) 调试测试保留了非常不同的方法。因此,每个特定芯片必须由 DFT 工程师编写测试向量,然后由测试工程师进行转换,以便在每种测试仪类型上调试每个场景。测试工程师通常借助时钟周期在较低细节层次上工作,而 DFT 工程师通常使用 IJTAG 在较高层次上工作。两者之间的工具和技术差异导致在如何最高效地调试芯片方面出现混乱,进而导致 IC 产品生命周期的较长延迟。 Mentor ATE-Connect 技术使用 TCP/IP 网络协议,为被测器件提供 IJTAG 命令,并从 ATE 上的器件接收数据 – 同时将敏感设计信息保存在 Tessent SiliconInsight 工具内,且为 ATE 上的被测器件提供必需的激励。通过这种标准网络通信,客户能够充分利用现有的安全网络,实现与全球各地的测试仪的无缝交互。 Mentor 的 Tessent 产品系列高级营销总监 Brady Benware 表示,“我们的客户需要更出色的解决方案,帮助他们应对芯片调通挑战,将 IJTAG 的强大功能与 ATE 直接结合解决了调试和特征提取流程中的重要瓶颈。使用这个解决方案,客户能够在几天而不是几周时间内完成芯片调通。” 除了引入 ATE-Connect 技术之外,Mentor 的 Tessent 部门还宣布与 Teradyne 及其他重要客户开展合作,以验证整个解决方案。Teradyne 是面向测试和工业应用的自动化设备的领先供应商。Mentor 的Tessent工具与 ATE-Connect 以及UltraFLEX的 Teradyne PortBridge 相结合,这使得DFT 开发环境能够直接与 Teradyne UltraFLEX 通信,实现 IP 模块的交互调试,因此测试调试效率的显著提升。 “Teradyne 通过各种工具创新和合作伙伴关系,满足客户对提高工作效率的需求,”Teradyne 半导体测试部副总裁兼 SoC 业务组总经理 Jason Zee 说道,“与 Mentor 的合作是我们如何与生态系统合作伙伴进行协作,以确保客户取得成功的重要实例。”

    时间:2018-11-16 关键词: 测试技术 mentor teradyne ate-connect 芯片调试

  • Mentor Graphics加强嵌入式领域软硬件开发

    最近,mentor graphics在嵌入式领域动作不断:开发出售价仅为2,995美元的edge development suite完整开发套件;旗舰产品nucleus plus实时操作系统全面升级,代码更小、速度更快,而且免版税(royalty license)费用;在移动多媒体领域,与st合作开发基于nomadik处理器的nucleus mobile操作系统;与lg-nortel合作开发的nucleus ipv6成为已经认证的下一代网络解决方案。  一改过去完全专注eda的做法,mentor graphics在嵌入式领域的投入也逐渐加大力度,这一系列新动作均来自其esd部门(embedded systems division)。对ati(accelerated technology inc.)的收购,为该公司进入嵌入式领域赢得了一个较高的起点。   “edge是硬件部分的开发工具,mentor graphics esd要在此基础上进一步加入软件环境,包括操作系统和中间件,实现对嵌入式软硬件开发环境的全面支持。”该公司嵌入部高级主管neil henderson如此表示。  edge套件是一款紧密集成的嵌入式图像开发环境,开发者可以更容易地控制应用程序的质量和稳定性,而且大幅缩短研发周期。该套件集成了edge microtec 交叉编译工具(cross-compiler),其中包括编译器(compiler)、汇编器(assembler)和连接器(linker),还包括了edge debugger,它不仅提供了全面的调试功能,还可以增加插件支持新的硬件。edge simtest仿真工具可以仿真硬件外围,具有良好的人机交换界面、多线程仿真模型。edge majic probe是一款全功能的jtag连接器,可以使开发者观测目标板的内部情况、下载代码,进行闪存编程并产生和目标板相关的目标文件。  edge使用目前流行的eclipse统一开放平台,并增加了很多独有特性,使开发者既免去了熟悉新环境的困扰,又享受到图像开发工具的优势。当前,edge开发套件支持的大部分32位处理器架构,包括power家族全系列产品、coldfire处理器、altera的nios ii、赛灵思的microblaze、arm和mips处理器。  henderson进一步表示,edge开发工具会紧跟市场步伐,不断支持新的处理器。此外, edge开发套件2,995美元的价格大大降低了开发者的费用门槛。  nucleus plus在经过10年的应用发展后,现已发展成为nucleus plus2.0,mentor graphics把它进一步的提升空间定位在硬件上。nucleus plus2.0集成了通用代码和硬件相关代码两大部分,通用代码部分已经通过大量的应用验证,具有很好的移植性。在此基础上,此次升级主要来改善硬件相关代码部分,如系统中断处理等。目标是线性化开发过程,操作系统的硬件相关部分已经按结构、核、处理器、开发平台和开发工具的思路,完成了第一步线性化工作。henderson称,该结构为代码重用提供了更广阔的思路。  针对应用中间件,mentor graphics将重点关注移动电话、多媒体、sip、voip几个领域的开发。在移动电话方面,消费者对手持移动终端更多数据业务的需求,成为nucleus mobile的发展方向。对此,henderson表示:“该操作系统在移动电话基带处理方面占有绝对优势,目前我们正瞄准市场,加强应用处理能力。”与nomadik捆绑的nucleus mobile支持目前流行的所有移动数据服务,如无线internet、usb、图形用户界面和安全连接服务。 图:mentor graphics为嵌入式领域提供软硬件开发工具

    时间:2018-11-16 关键词: 嵌入式 嵌入式开发 领域 mentor 软硬件

  • Mentor 扩展解决方案,以支持 TSMC 5nm FinFET 和 7nm FinFET Plus 工艺技术

    Mentor, a Siemens business 今日宣布 Mentor Calibre® nmPlatform 和 Analog FastSPICE™ (AFS™) Platform 获得 TSMC 的 7nm FinFET Plus 和最新版本的 5nm FinFET 工艺的认证。此外,Mentor 还继续扩展 Xpedition™ Package Designer 和 Xpedition Substrate Integrator 产品的功能,以支持 TSMC 的高级封装产品。 TSMC 设计基础架构营销部高级总监 Suk Lee 说道:“TSMC 与 Mentor 展开密切合作,Mentor 为其 EDA 解决方案提供了更多功能,以便支持我们的全新 5nm 和 7nm FinFET Plus 工艺,从而继续增加其对 TSMC 生态系统的价值。多年以来,Mentor 一直都是我们的战略合作伙伴,Siemens 将继续在 Mentor 的电子设计自动化 (EDA) 技术领域进行战略投资,他们正帮助双方的共同客户取得更大成功,向市场推出新一代令人惊叹的 IC 创新产品。” 适用于 TSMC 5nm 和 7nm FinFET Plus 的 Mentor Calibre nmPlatform Mentor 针对 TSMC 的 7nm FinFET Plus 工艺和最新版本的 5nm FinFET 工艺增强了 Calibre nmDRC™ 和 Calibre nmLVS™ 工具。Mentor 将继续为 TSMC 客户提供实现其制造要求所需的功能和性能。Calibre nmDRC 和 Calibre nmLVS 工具为云就绪产品,目前已被众多客户部署在 CPU 量数以千计的服务器解决方案中。 Mentor 的 Caliber YieldEnhancer 工具已获得认证,可用于 TSMC 的 5nm 和 7nm FinFET Plus 工艺。Mentor 和 TSMC 开发了独特的填充规则,通过严格控制填充形状的位置来满足制造要求。Calibre YieldEnhancer 工具的功能与 TSMC 的 Calibre Fill Design Kit 相结合,可最大限度提高虚拟金属插入率”。 Calibre PERC™ 可靠性平台不仅通过认证可用于 TSMC 5nm 和 7nm FinFET Plus 工艺,还具有 TSMC 开发并新增强的 PERC 约束检查功能,可帮助 TSMC 的客户提高其设计的可靠性。 Mentor 增强工具功能,以支持 TSMC 的 InFO_MS 堆叠技术 Mentor 进一步增强其工具集来支持 TSMC 的 InFO_MS(带基底存储器的集成扇出型)高级堆叠封装产品。除能够创建和管理复杂的元器件连接,并可作为对接 Xpedition Package Designer 用于版图的关键自动化工具之外,Mentor 的 Xpedition Substrate Integrator 还进行了扩展,可自动实现源网表生成,以便运行 Calibre 3DSTACK 进行连接检查。用于 LVS 的 Calibre 3DSTACK™、Calibre nmDRC、用于接口耦合电容提取的 Calibre xACT 以及用于点对点 (P2P) 检查的 Calibre PERC 工具也都包含在 TSMC 的 InFO_MS 参考流程中。这些增强功能为 TSMC InFO_MS 设计流程提供了全面的实施和验证解决方案。 适用于 TSMC 5nm FinFET 和 7nm FinFET Plus 的 Mentor AFS 平台 AFS 平台包括 AFS Mega 电路仿真器,已通过认证并可用于 TSMC 的 7nm FinFET Plus 工艺和最新版本的 5nm FinFET 工艺。全球领先的半导体公司的模拟、混合信号和射频 (RF) 设计团队均使用 AFS 平台对采用最新 TSMC 技术的芯片进行验证,并从中大获裨益。 Mentor IC 部门执行副总裁 Joe Sawicki 表示:“Mentor 很荣幸能与 TSMC 合作继续提供关键技术,让我们的客户可以更快地将 IC 创新推向市场。“今年,TSMC 和 Mentor 联手提供了众多解决方案,为我们的共同客户提供越来越多的设计途径,让他们能够快速为移动、高性能计算、汽车、人工智能和物联网/可穿戴市场提供 IC 产品。”

    时间:2018-11-15 关键词: mentor finfet 7nm 5nm

  • Mentor产品通过64位Linux平台认证

    明导国际(Mentor)宣布其模拟与混合信号工具通过64位平台认证,这些通过认证的产品包括以及ADVanceMS模拟与混合信号产品线,皆可在采用RedHat3平台的Opteron和EM64T处理器架构上运行。 Mentor表示,在65纳米或更先进工艺技术中,芯片设计的逻辑门数也提高到数百万个,使得升级至64位计算平台更加重要。在硬件上运行的操作系统,适合做为Mentor的64位工具平台,包括模拟与混合信号产品、客户规格IC设计工具、可测试设计(DFT)工具、ModelSim以及Calibre设计与制造平台。 仿真器可提供高速仿真以及精确度,RF则可将Eldo晶体管层级仿真器的功能运用至射频组件设计。ADVanceMS则为是一套语言中立的混合信号仿真器,可针对百万逻辑闸等级的模拟/混合信号系统单芯片,提供设计支持与验证功能;ADVanceMSRF则为混合信号仿真工具。 Mentor产品并支持在Xeon-64和Opteron处理器上运行的LinuxSLES9,以及RedHat Linux3等操作系统。

    时间:2018-11-05 关键词: 产品 Linux 平台 mentor

  • Mentor Graphics 扩展 PADS PCB 产品创建平台

    Mentor Graphics 公司(纳斯达克代码:MENT) 今天宣布在 PADS® PCB 产品创建平台中新增一些功能。全新的模拟/混合信号 (AMS) 以及高速分析产品能够解决混合信号设计、DDR 实施以及正确的电气设计 signoff 的相关工程挑战。全新的 PADS AMS 设计套件、PADS AMS 云、PADS HyperLynx® DRC 以及 PADS HyperLynx DDR 产品不仅紧密集成,而且非常经济实惠,可以简化设计流程,确保实现电路性能目标,从而减少原型和设计改版次数。扩展的 PADS 产品创建平台结合了最近推出用于电源完整性和热分析的 PADS HyperLynx® DC Drop 和 PADS FloTHERM® XT 产品,可以为工程师提供以前在主流 PCB 市场无法取得的技术。“由于对于高端设计日益增长的需求,我们的产品开发将面临更多的挑战,”Furaxa 公司的总裁 Joel Libove 博士说道,“全新的 PADS 产品能为我们提供基本仿真技术,用以生产更为复杂的产品,确保我们在功能、价格以及交付方面履行对市场的承诺。”模拟/混合信号设计当前大多数电子产品都包含模拟内容,此模拟内容必须在整个系统中进行设计和验证,这就使得模拟/混合信号仿真成为产品创建的关键步骤。为满足这一需求,将会向 PADS 用户免费提供全新的 PADS AMS 云服务(基于云的电路探索/仿真环境以及用户社区)。具有各个级别专业知识的用户可以在发布或下载设计和模型的在线协作环境中,创建并分享模拟、混合信号和混合技术设计。专为 PADS 客户而设的独特优势:在 PADS AMS 云中创建的电路设计可传输到 PADS AMS 设计套件桌面环境,因此无需手动重新创建电路来进行高级分析以及驱动 PCB 设计流程。作为业内独一无二的产品,PADS AMS 设计套件是真正完整的设计创建解决方案,工程师可在单一环境中对模拟/混合信号 (AMS) 进行设计和仿真。在单个原理图会话中,不仅能利用 VHDL-AMS(IEEE 标准,连同基于 SPICE 的强大仿真引擎)的强大功能和灵活性来进行模拟电路仿真,还能使用 HyperLynx 工具进行拓扑探索。除直流偏置、时域和频域仿真等常规核心 AMS 仿真分析之外,标准仿真分析中还增加了扩展的分析功能,如多运行参数扫描、灵敏度、蒙特卡罗和最坏情况分析,以此满足特定的工程需要。PADS 模拟/混合信号设计的关键优势:·原理图设计(包括元器件数据管理、约束定义和派生设计功能)、模拟电路仿真以及 PADS HyperLynx 布局前分析都集成在一个单一环境中。·无缝准确地反映电路的电子和机电元件。·用于电路验证的核心功能以及针对现实世界可变性进行的优化。DDR 仿真DDR 存储器在各种电子设计中的应用已非常普遍,现已进入主流市场中。由于 PADS 产品创建平台中纳入了集成式 DDR 仿真,因此工程师可以使用新款 PADS HyperLynx DDR 模块在简单易用且经济实惠的环境中快速识别并解决 DDRx 设计特定的信号完整性 (SI) 和时序问题。关键功能:·识别并解决 SI 减损(过冲/下冲、振铃)以及时序问题(建立/保持、降额、时序偏移、数据总线裕量)。·通过 DDR 向导实现简易设置、自动化的总线仿真以及结果报告整合。·针对所有接口提供简化的、汇总性的通过/失败判断。·基于 HTML 的报告可以提供设计文档以及基于 Web 的结果发表。电气 DRC、验证以及 Sign-off主流 PCB 设计市场现提供 PADS HyperLynx DRC 工具,工程师可以借此进行电气规则检查,识别将影响设计完整性和电路板性能的违规情况,加快电气 Sign off 流程。通过使用预定义规则,即使在最大型的设计中也能快速识别跨越空隙的走线以及更改参考平面的走线等问题。有了集成式电气 DRC 技术,工程师能在制造交付前确保其 PCB 设计拥有正确的电气设计。关键功能:·通过基于规则的方法来识别非 CAD 的约束,快速简易地获得结果。·针对 EMI、信号完整性以及电源完整性的开箱即用型检查。·与 PADS PCB 产品相集成的可视化结果和简易违规识别。“对于主流层次和企业层次而言,PCB 工程挑战都很艰巨,Mentor 的职责在于为我们的客户提供具有竞争力的优势,用以解决最复杂的设计,”Mentor Graphics BSD 副总裁兼总经理 AJ Incorvaia 说道。“我们的 PADS 产品创建平台中拥有模拟/混合信号、DDRx、DRC 分析以及我们近期推出的电子散热和直流压降等工具。因此,电气工程师现在可以利用这一平台获得以前在主流 PCB 市场无法取得的技术。PADS 可帮助客户设计复杂产品,使其从概念到制造都信心十足。”

    时间:2018-10-01 关键词: 混合信号 模拟信号 mentor 电源技术解析 graphics

  • 半导体设计不断加快,Mentor的EDA 4.0时代迎接挑战

    半导体设计不断加快,Mentor的EDA 4.0时代迎接挑战

    2015年的全球半导体产业大整合之后,整个产业竞争格局已经发生了深刻的变化。2016年12月,Morgan Stanley的硅谷投资银行业务部门总经理Marl Edelstone对半导体产业整合发表了自己的看法:“在五年内,半数专营上市半导体公司将被收购,并且前三大供应商市场份额可能会在未来十几年内从其今天的约30%,增加一倍至60%” 在本次Mentor Forum大会上,同样有数据支持了这个说法——2011-2016年的复合增长率为3%,从2017年起,IC实现22%的增长。Mentor认为,IC设计这种爆发式增长预示着整合将变得无关紧要,未来半导体设计的加快将更多地依赖于新科技的产生,新公司的加入。由此,Mentor的EDA 4.0时代面对这种新的挑战应运而生。 Mentor为EDA 4.0做了什么准备? 半导体产业属高度技术及资金密集型产业,需要国家层面在政策倾斜、资金补贴、技术转让、人才获取等多方位支持。我国政府已将半导体产业发展提升至国家战略高度,并针对设计、制造、封测各环节制定明确计划来引导中国大陆半导体业产能建设及研发进程加快。中国IC设计公司从2014年的681家到2016年升至1362家,两年时间公司数量已翻倍。 EDA作为IC设计不可缺失的一部分,正体现了现代电子设计的发展趋势,由于其可以用软件的方式设计硬件,在设计过程中可用有关软件进行各种仿真。正因如此,中国IC设计公司的成长也带给了EDA公司新的产品需求。Mentor中国区总经理凌琳表示:“Mentor作为西门子集团的一部分,配合工业4.0的趋势,Mentor获得了更多的资源,这些资源使得Mentor对系统级设计有了更加全面的了解,并走向更广泛的客户群。不仅如此,Mentor还增加了研发投入来应对未来的挑战。” 特定领域体系结构带来新的生机 人工智能概念其实在上世纪80年代就已经炒得火热,但是软硬件两方面的技术局限使其沉迷了很长一段时间。而现在,大规模并行计算、大数据、深度学习算法和人脑芯片这四大催化剂的发展,以及计算成本的降低,使得人工智能技术突飞猛进。而我国的AI相关产业更是其中的佼佼者,这些新事物、新公司的产生,也为IC设计、EDA工具提出了新的要求。 一方面,电子公司要求工程师在更短的时间里,使用更少的资源来设计新产品,而且性能要比竞争产品好。另一方面,技术变化非常快,不同的客户有完全不同的需求,要求有更具个性化的产品。凌琳介绍道:“新公司的加入也促进了半导体设计速度的提升。与传统公司相比,新公司在软件上的优势更大。从AI公司的崛起,我们可以预见特定领域结构体系需要新的设计方法和工具。” Alphabet公司董事长John Hennessy表示:“摩尔定律的终结及更高速的通用计算新的黄金时代已开启。 ”软硬件相结合,特定域语言和架构时代即将来临。特定域架构和学习曲线将实现下一波增长。 于是,HLS开始进入这些使用特定应用体系结构的公司中,HLS易于重映射多种技术。HLS可以针对各种技术重映射相同C代码、轻松切换工艺、快速探索可能的替代技术并确定最优实现。 众所周知,目前有很多手机厂商在研发AI相关芯片,但是这些芯片多是基于最新的工艺制程。但是,伴随着格芯、联电等晶圆厂纷纷放弃7nm等先进制程工艺时,AI芯片还能得到快速发展吗?凌琳认为对代工厂而言,尖端制程工艺并非唯一选择,对于另外一些IC设计企业来说,他们会在拓展成熟工艺的应用“宽度”上下功夫,这对代工厂而言未尝不是件好事。对EDA公司来说,追求尖端工艺的客户在7nm以下会需要更强大的算力和计算量,这对先进EDA工具的需求只会有增无减;此外,那些追求成熟节点工艺的客户由于拓展了应用领域,对EDA工具也会提出更多新的要求。

    时间:2018-09-11 关键词: ic设计 4.0 mentor EDA 行业观察

  • Mentor工具简介

    Calibre物理验证系列〓 Calibre DRC作为工作在展平模式下的设计规则检查(DRC)工具,Calibre DRC先展平输入数据库,然后对展平的几何结果进行操作。〓 Calibre DRC-H作为Calibre DRC的选项,Calibre DRC-H确保层次化的DRC成为可能,层次化设计规则检查维持数据库的层次化结构,并且充分利用设计数据的层次化关系减少数据处理时间、内存使用和DRC检查结果数量。对于确定类型的芯片而言,DRC-H要比在展平模式下的Calibre快几个数量级。层次化处理对于0.35μm或以下工艺,规模达到或者超过百万晶体管的芯片设计优势更加明显。Calibre DRC-H通常可以和设计规则检查(DRC)以及光学工艺校正(OPC)配合使用。〓 Calibre LVS作为Mentor Graphics公司工作在展平模式下的版图与原理图对照(LVS)工具,Calibre LVS先展平输入数据库,然后对展平的几何结果进行操作。〓 Calibre LVS-H作为Calibre LVS的选项,Calibre LVS-H确保层次化的LVS成为可能,层次化版图与原理图对照维持数据库的层次化结构,并且充分利用设计数据的层次化关系减少数据处理时间、内存使用和LVS错误结果数量。对于确定类型的芯片而言,LVS-H要比展平模式下的Calibre快一个数量级。层次化处理对于0.35μm或以下工艺,规模达到或者超过百万晶体管的芯片设计优势更加明显。〓 Calibre MultithreadedCalibre MT(多线程)采用最先进的并行处理技术加速基于多CPU工作站和服务器的层次化DRC、LVS、ORC、OPCpro和PRINTimage处理。Calibre DRC 和Calibre LVS所有产品都支持多线程的能力,并可以通过命令行选项“-turbo”实现多线程能力的调用。并且通过多线程方式实现性能的加速无需修改规则文件、网络管理以及任何其它的配置。取决于具体应用的规则和版图数据,双处理器上可以提升性能到1.6倍,八处理器上性能的提升达到4-7倍。多线程的能力在普通的Calibre使用授权中可以直接应用。Calibre运行多线程功能时将自动检出另外的基本授权,以下是检出附加的授权比率列表:〓 Calibre CICalibre CI(连接接口)支持第三方对通过LVS-H数据命名为版图多边形数据的反标信息的访问。Calibre LVS-H运行结束后,用户可以访问SVDB目录下工业标准格式的数据(GDS、SPICE网表)。Calibre CI提供一系列可以从Calibre Query Server中调用的命令自动生成这些数据。〓 Calibre InteractiveCalibre Interactive是可以从用户熟悉的版图工具中直接调用实施交互方式单元和模块验证的Calibre物理验证环境。Calibre Interactive进一步扩充了Calibre产品线。〓 Calibre DESIGNrevCalibre DESIGNrev可以迅速装载和观察数据量巨大(几个G字节)GDSII版图数据。高级的编辑能力支持GDSII格式的快速修改和处理。Calibre DESIGNrev 和其他的Calibre工具紧密连接,例如Calibre Interactive和Calibre RVE,提供最有效的错误可视化、调试和重新验证,因而带来全芯片验证和出带可观的时间节省。〓 Calibre RVE/QDB-HCalibre RVE/QDB-H是Calibre的功能强大的图形化调试和结果观察工具。支持在用户喜欢的版图编辑器或浏览器上观察和修正报告的错误或差异,在原理图和版图之间实现交互探测以及网表浏览。图形化工具RVE(结果观察环境)可以从QDB(查询数据服务器)取得Calibre结果数据,并且为编辑器或浏览器提供数据。RVE通过普通的插槽接口实现同编辑器或者浏览器的通讯,这种通讯机制确保RVE支持几乎所有的编辑器。目前支持的编辑器包括IC Station、Virtuoso和SX 9000。同时也提供一个RVE集成工具包(RVE Integration Toolkit)帮助用户更加容易地集成其它的编辑器和浏览器。RVE支持Calibre DRC、Calibre LVS和Calibre ORC的分析结果。〓 Calibre MGCCalibre MGC实现与Mentor Graphics公司Falcon Framework框架结构之间的接口,透过Calibre MGC可以获得面向LVS和寄生提取处理的EDDM设计数据。Calibre 寄生参数提取系列〓 Calibre xRCCalibre xRC是全芯片寄生参数提取工具,提供晶体管级、门级和混合级别寄生参数提取的能力,支持多层次的分析和仿真。Calibre xRC为模拟与混合信号SoC设计工程师提供了一个独立于设计风格和设计流程的单一的寄生参数提取解决方案。对于模拟电路或者小型模块的设计工程师来说,Calibre xRC提供高度的精确性以及与版图环境之间的高度集成。对于数字、大型模块以及全芯片的设计而言,Calibre的层次化多边形处理引擎为Calibre xRC提供足够的性能。使用单一的寄生参数提取工具,设计小组可以避免维护和支持多种寄生参数提取工具的昂贵代价。Calibre xRC可以非常方便地在流行的版图环境中通过Calibre Interactive来实现调用。Calibre xRC和Calibre RVE集成在一起实现模拟和数字结果的高效率调试,并且直接在版图或原理图中可视化寄生参数。同Calibre View集成可以实现设计环境直接重新执行仿真。结合Calibre LVS,Calibre xRC是业界唯一已经为大规模量产验证了的可以精确反标源设计电路图的模拟与混合信号SoC工具。〓 xCalibratexCalibrate是一个校准工具,可以为xCalibre产生提取电容时所使用的电容规则文件。给定一种特定的互联工艺描述(层数、高度、宽度、介质常数等),xCalibrate就可以为指定的工艺确定基本的几何相互作用关系。Xcalibrate会构造出一些校准用的结构,并且将这些结构作为三维场提取的输入。三维场提取的输出经分析产生xCalibrate规则文件中的电容方程。〓 Calibre xRC-CBCalibre xRC-CB专为需要对单元、模块以及小规模芯片设计实施详细寄生参数提取而定制。实现与所有Calibre产品系列以及流行的版图和仿真环境的集成。用户可以选择面向各种仿真器(如Eldo、HSPICE 和Spectre)的集总参数C、分布参数RC以及分布参数RCC的SPICE类型输出格式,无需重新提取寄生参数就可以生成不同格式的网表。Calibre xRC-CB 也可以实现与Calibre View(提取后的视图)的集成。结合Calibre LVSTM,Calibre xRC-CB是业界唯一已经为大规模量产验证了的可以精确反标源设计电路图的寄生参数提取工具集。DFT测试设计系列〓 DFTAdvisor DFTAdvisor利用友好的图形用户界面引导完成可测性分析并优化测试结构的插入,执行全面的测试规则检查,从而保证在ATPG之前不存在任何遗留的可测性设计问题。DFTAdvisor 测试综合工具自动插入测试结构电路,支持全扫描或部分扫描的测试逻辑,能够自动识别电路中的时序单元并自动转换成可扫描的单元,并能够把电路中可扫描的单元串接成扫描链,从而大大增强了IC和ASIC设计的可测试性。此外,利用它在设计过程的早期阶段进行可测性分析,测试综合生成和测试向量自动生成之前发现并修改违反测试设计规则的问题,尽可能提高ATPG的效率并缩短测试开发的周期。 主要特点: 1、支持多种形式的设计输入。包括GENIE,EDIF,TDL,VHDL,Verilog 2、支持Mux-DFF、Clocked-Scan和LSSD扫描结构; 3、支持多种扫描结构的插入。包括全扫描结构,多种可选的部分扫描结构和自动测试点的插入; 4、支持智能化的、层次化的测试逻辑的自动化插入; 5、通过密集的基于仿真的测试规则检查(超过140条测试规则)来确保高效率的可测性分析; 6、通过自动测试点插入与综合来加强设计的可测性; 7、通过插入测试逻辑电路自动纠正设计中违反可测性设计规则的部分; 8、支持版图层次上的扫描链单元的次序控制,以提高测试逻辑插入过程中的时序有效性; 9、为后续的ATPG过程提供充分支持,生成ATPG工具要求的全部SETUP文件〓 DFTInsightDFTInsight是与Mentor Graphics的ATPG工具包紧密集成的图形化调试工具,提供了方便的可测性问题的图形化调试手段。在DFTAdvisor、FastScan或FlexTest中都可调用DFTInsight生成电路图窗口显示信息,快速确定和解决可测性问题。它的电路图显示可以智能地将层次化设计的其它信息屏蔽,而只显示与可测性问题有关的电路。它根据标准网表信息生成电路图,不需要特殊的电路图符号支持,这个功能意味着DFTInsight能够以即插即用的方式插入用户选择的设计环境中。 主要特点: 1、通过图形化分析加速ASIC与IC的可测性调试; 2、根据设计规则检查结果进行原理图的动态划分,定位出可测性问题的发生位置; 3、根据故障分类信息结果进行原理图的动态划分,定位出ATPG工具没有覆盖的故障所在位置; 4、根据ATPG工具分析ATE机上失败的测试向量结果来帮助定位芯片上的故障位置; 5、可以在原理图上通过部件间的交互选择与跟踪来检查设计; 6、无需专门的库支持来进行原理图显示; 7、与FastScan、FlexTest和DFTAdvisor紧密集成〓 FastScan FastScan是业界最杰出的测试向量自动生成(ATPG)工具,为全扫描IC设计或规整的部分扫描设计生成高质量的的测试向量。FastScan支持所有主要的故障类型,它不仅可以对常用的Stuck-at模型生成测试向量,还可以针对关键时序路径、transition模型生成at-speed测试向量、针对IDDQ模型生成IDDQ测试向量。此外FastScan还可以利用生成的测试向量进行故障仿真和测试覆盖率计算。 主要特点: 1、支持对全扫描设计和规整的部分扫描设计自动生成高性能、高质量的测试向量; 2、提供高效的静态及动态测试向量压缩性能,保证生成的测试向量数量少,质量高; 3、支持多种故障模型:stuck-at、toggle,transition、critical path和IDDQ; 4、支持多种扫描类型:多扫描时钟电路,门控时钟电路和部分规整的非扫描电路结构; 5、支持对包含BIST电路,RAM/ROM和透明Latch的电路结构生成ATPG 6、支持多种测试向量类型:Basic,clock-sequential,RAM-Sequential,clock PO, Multi-load。 7、利用简易的Procedure文件,可以很方便地与其他测试综合工具集成; 8、通过进行超过140条基于仿真的测试设计规则检查,保证高质量的测试向量生成; 9、FastScan CPA选项支持at-speed测试用的路径延迟测试向量生成; 10、FastScan MacroTest选项支持小规模的嵌入模块或存储器的测试向量生成; 11、FastScan Diagnostics选项可以通过分析ATE机上失败的测试向量来帮助定位芯片上的故障; 12、ASICVector Interfaces选项可以针对不同的ASIC工艺与测试仪来生成测试向量 〓 FlexTest FlexTest的时序ATPG算法使它在部分扫描设计的ATPG领域拥有巨大的优势,可以显著提高无扫描或全扫描设计的测试覆盖率。其内嵌故障仿真器可以估计功能测试向量的故障覆盖率,然后在此基础上生成部分扫描电路结构的时序ATPG。 FlexTest还可以将ATPG和故障仿真任务在网络上进行分布计算,大大提高运行速度; 主要特点: 1、提供对无扫描电路,部分扫描电路和全扫描电路生成高效时序ATPG; 2、支持多种故障模型:stuck-at、transition和IDDQ; 3、可以同时支持多种测试结构类型:Mux-DFF、Clocked-Scan和LSSD; 4、通过进行超过140条基于仿真的测试设计规则检查,保证高质量的测试向量生成; 5、可以使用已有的功能测试向量进行故障仿真,计算测试覆盖率; 6、FlexTest Distributor选项提供的分布处理技术可以加速ATPG与故障仿真过程; 7、与FastScan和DFTAdvisor共享数据库,使得DFT与ATPG流程效率更高; 8、利用简易的Procedure文件,可以很方便地与其他组合ATPG工具集成〓 MBISTArchitectMBISTArchitect可以灵活地在ASIC或IC中自动实现内嵌存储器阵列的RTL级BIST结构。MBISTArchitect支持多种测试算法,并支持用户自定义的测试算法。可以对一个或多个内嵌存储器自动创建BIST逻辑,完成BIST逻辑与存储器的连接,它能够在多个存储器之间共享BIST控制器,实现并行测试,从而显著缩短测试时间和节约芯片面积。另外,它的BIST结构中还包括故障的自动诊断功能,方便了故障定位和开发针对性的测试向量。 主要特点: 1、支持对多种形式的存储单元测试,包括:SRAM、ROM、DRAM和多端口RAM; 2、支持多种存储器测试算法,包括:March C+、checkerboard、ROM、Unique Address和Data Retention等; 3、支持用户自定义的测试算法; 4、自动生成可综合的VHDL或Verilog格式的MBIST电路描述、仿真用的测试基准文件和综合批处理文件; 5、自动插入与连接BIST控制器到嵌入式存储器或外部存储器,缩短了设计与测试时间; 6、通过并行应用结构与并行测试过程来保证最快的测试速度; 7、能够提供诊断信息以进行失效存储单元的定位; 8、提供可选择的存储单元自动修复功能,提高成品率〓 TestKompressTestKompress的EDT(Embedded Deterministic Test)算法使它在ATPG领域拥有无以伦比的技术优势,它在保证测试质量的前提下显著地(目前可达到100倍)压缩测试向量数目,从而大大提高产品测试速度,降低测试成本。它提供的嵌入式压缩引擎模块是一个通用IP,可以很方便地集成到用户的设计。 主要特点: 1、TestKompress处理流程与Fastscan完全兼容; 2、在保证测试质量的前提下成百倍地减少测试向量的数目,降低测试成本; 3、支持多种故障模型:stuck-at、transition和path-delay、IDDQ; 4、支持多种测试向量类型:Basic,clock-sequential,RAM-Sequential,clock PO, Multi-load。 5、引入嵌入式压缩引擎IP不需要对系统逻辑进行任何更改,对电路的性能没有任何影响; 6、与FastScan和DFTAdvisor共享数据库,使得DFT与ATPG流程效率更高〓 BSDArchitect BSDArchitect在逻辑综合之前的RTL设计阶段自动生成边界扫描电路和IO管脚的自动插入。为实现自动验证,它还生成一个可用于任何VHDL或Verilog仿真器的测试基准文件;此外,BSDArchitect形成设计的BSDL模型,为生成ATPG测试向量做准备。为了实现更好的性能可预测性和设计复用,也可以直接插入实现在特定工艺上的边界扫描电路。在SOC测试中,BSDArchitect还利用IEEE 1149.1边界扫描结构中的自定义指令进行全片的测试管理。 主要特点: 1、BSDArchitect读入IC、ASIC或MCM设计的行为级VHDL或Verilog描述,生成符合IEEE1149.1边界扫描标准的VHDL或Verilog电路描述,并将它插入到原来的设计中; 2、支持实现IEEE 1149.1边界扫描结构中的自定义指令逻辑,实现对内部扫描和BIST的芯片级测试互连与测试过程控制,缩短IC实现周期; 3、可以实现直接插入针对特定工艺上的边界扫描电路; 4、支持IO管脚的自动插入,可以实现直接插入针对特定工艺的IO管脚; 5、自动生成边界扫描描述语言(BSDL)文件, 提供到自动测试设备(ATE)的平滑过渡; 6、自动生成Verilog或VHDL格式的测试基准向量进行边界扫描逻辑的功能检查,包括对BSDL的自适应检查〓 LBISTArchitectLBISTArchitect在ASIC、IC和IP内核中自动插入内建自测试(BIST)电路,以保证较高的故障覆盖率。它可以自动生成BIST结构(BIST控制器、测试向量发生器和电路特征压缩器)的可综合RTL级HDL描述,并快速进行故障仿真以确定故障覆盖率。它支持多时钟设计,可以在工作频率下进行at-speed测试,在选择内部测试点时使用了MTPI专利技术将面积代价降至最低,确保设计完全处于BIST-ready状态。LBISTArchitect可以直接与BSDArchitect和ATPG工具进行接口。 主要特点: 1、 内建自测试技术降低了芯片测试对ATE测试机memory容量的要求; 2、针对部件或系统进行内建自测试(BIST)的自动综合、分析与故障仿真,便于进行设计与测试的复用; 3、at-speed测试和多频率测试确保了高性能、高质量的测试设计; 4、全面的BIST设计规则检查确保了易用性、减少了设计时间、缩短了设计面市时间; 5、专利的MTPI技术能够在获得最大故障覆盖率的同时将对设计的影响减至最低; 6、BIST部件的RTL综合和与工艺无关,可以保证设计复用; 7、配合BSDArchetect可实现层次化的LBIST电路连接关系〓 Eldo高性能、高精度的Spice晶体管级仿真器 主要特点: 1、准确度高。Eldo使用了新的算法,增加了SPICE的精度。通过基尔霍夫电流约束进行全局检查,对收敛严格控制,保证了精度。 2、仿真速度达到一般SPICE的3到10倍,还可以对不同的电路子模块采用不同的算法,大大提升了速度。还支持行为级的描述!Eldo支持的AMS HDL语言,使得功能性增加的同时,也可以提升仿真速度。 3、 容量大,最大可以达到30万个晶体管。 4、 收敛性。Eldo采用了最先进的技术。比如DC convergence引入的分割概念(在不收敛时对电路自动进行分割再组合,更改了Matrix,)使得DC收敛大大提升。 5、 控制界面友好。Eldo可以单独使用(即命令行方式),也可以集成到电路图编辑工具环境中,比如Mentor的DA_IC,或者Cadence的Schematics Composer中。Eldo的输入文件格式可以是标准的SPICE,也可以是HSPICE的格式。如果不采用默认模式,Eldo虽然同样用许多Option进行各种控制,但是使用非常方便。另外,用户通过Eldo特有的革命性的Shell可以中断正在进行中的仿真,进行数据交换,调整仿真条件或参数设置,与Eldo进行互动。 6、 功能。除了提供其它SPICE几乎全部的功能外,Eldo本身拥有自己独特的功能。提供了多种基本单元模型,可以直接调用和仿真;可以进行RC Reduction,在后仿真时尤其有作用;还有“断点续仿真”的功能;需求数据的仿真结束再提取。 7、 Eldo完全兼容Hspice的Model。 8、可扩展性。Eldo可以方便的嵌入到目前的设计环境中。此外,Eldo还可以扩展到混合仿真平台ADMS,进行数字、模拟混合仿真。Eldo的输出文件可以被其它多种波形观察工具查看和计算,Eldo本身提供的Xelga和EZWave更是功能齐全和强大的两个波形观察和处理工具。 9、Eldo RF是目前射频电路设计解决方案中最优秀的仿真器。〓 Modelsim SEModelSim是业界最优秀的HDL语言仿真器,具有快速的仿真性能和最先进的调试能力,支持众多的ASIC和FPGA厂家库,是作FPGA、ASIC设计的RTL级和门级电路仿真的首选。全面支持VHDL和Verilog语言的IEEE 标准,以及IEEE VITAL 1076.4-95 标准,支持C语言功能调用,支持 C模型、基于SWIFT的SmartModel逻辑模型和硬件模型的仿真。它具有丰富而又易用的图形用户界面,提供最友好的调试环境,为加快调试提供强有力的手段。 主要特点: 1、单内核三语言VHDL、Verilog和System-c混合仿真器,可以进行VHDL,Verilog以及VHDL和Verilog混合仿真; 2、高性能的RTL和门级优化,本地编译结构,编译仿真速度快; 3、编译的代码与机器和版本无关,便于数据移植和库维护; 4、支持加密IP,便于保护IP核; 5、集成 C调试器,可以在统一的界面中同时仿真C 和VHDLVerilog; 6、完全支持Verilog-2001,初步支持System Verilog,beta版支持PSL;ModelSim是唯一支持所有标准的仿真器,同时也是定义和执行这些标准的积极的参与者; 7、先进的Signal Spy功能,可以方便地访问VHDL 或者 VHDL 和Verilog 混合设计中的下层模块的信号,便于设计调试; 8、先进的Dataflow窗口,可以迅速追踪到导致不定状态的原因,并显示整条路径;集成的Performance analyzer帮助分析性能瓶颈,加速仿真; 9、同一波形窗口可以显示多组波形,并且能进行多种模式的波形比较(Wave Compare); 10、先进的代码覆盖率模块Code coverage,能报告出每个分支的执行情况,进一步提高了测试的完整性; 11、支持Tcl/Tk文件; 12、提供源代码模版和助手; 13、支持项目管理来源:1次

    时间:2018-08-22 关键词: mentor 简介 工具

  • 西门子收购Mentor 为实现实体世界的虚拟呈现

    西门子(Siemens)与EDA供应商明导国际(Mentor Graphics)在2017年3完成合并,到目前为止对电子产业的影响是产生了什么影响? 这场“联姻”在一开始受到来自投资人、EDA产业社群与媒体等各方面的质疑,经过了一年多,Siemens首席执行官暨总裁Joe Kaeser在上个月于美国纽约举行的投资者大会上,亲自说明了该集团积极推动的“数字工厂”(digital factory)策略,以及合并Mentor之后的成效。 Kaeser在会议上表示,很多长期追踪Siemens的投资人可能还在重复质疑,推动“数字工厂”真的值得吗?它真的会实现吗?收购Mentor是不是又像收购Unigraphics等公司那样,是浪费钱的投资?对此他指出:“各位女士、各位先生,我在这里告诉大家,这是正确的策略,而且事实证明比我们原本所想的更好──它已经成真。” 根据Kaeser的说法,Siemens的数字工厂策略成果卓著,特别是在合并Mentor之后;Siemens在数字工厂市场的占有率,从2017财务年度第一季时的4%,在2018财务年度的第二季增加到20% (参考下图)。     Siemens不断扩张数字工厂市场版图 (来源:Siemens) 在日前于美国旧金山举行的年度设计自动化大会(Design Automation Conference,DAC)上,Mentor董事长暨首席执行官Wally Rhines接受EE Times采访时表示,Siemens PLM/Mentor的业绩表现在过去一年创下新高纪录;去年10月上任Siemens PLM Software业务部门总裁暨首席执行官的Tony Hemmelgarn则补充指出,该公司预期明年可达成34亿欧元的营收目标。 Wally Rhines (左) 与 Tony Hemmelgarn (来源: EE Times) 如同Kaeser所言,Siemens收购Mentor是为了证明“实体与机械世界能被软件仿真”,而该公司是花了很长一段时间,才了解不只有机械世界需要被模拟;他表示,产业的融合实现了电子系统的微型化,“微型化系统需要半导体组件,因此微型化系统的仿真也需要半导体组件的仿真,这就是Mentor能发挥专长的地方。” Hemmelgarn呼应了Kaeser的说法,重申Siemens对Mentor的收购是“尽最大可能实现实体世界的虚拟呈现”;他指出,因为软件扮演的角色越来越重要,使得电子系统复杂度升高,厂商要验证、打造一款产品越来越困难,必须要利用又被称之为“数字双胞胎”(digital twin)的虚拟化工具,在投资实体原型制作之前先测试并证实产品设计可行。     Siemens的数字双胞胎概念 (来源:Siemens) Rhines则表示,在Apple也成为全球最大芯片设计业者之一的这个新时代,“系统工程师也会是下一代的IC设计工程师;Mentor本来就在电子系统设计工具方面有深厚基础,结合Siemens在汽车与航天领域的专长,Mentor得以在所有EDA工具供应商竞相抢进的、以系统为中心的新时代占据领先地位。” EDA供应商与系统公司的芯片设计工程师合作时,是否需要有不同方法?对此Rhines指出:“一般来说,系统业者会非常关注系统要求,”因此能支持“要求追踪”(requirements tracing)的工具非常重要。系统业者会想要确定设计的各个方面,包括绕线、讯号完整性以及成本优化是否能被追踪,而且符合原始系统层级要求。 Hemmelgarn表示,Siemens与Mentor的产品整合已经证明对客户来说非常有效,举例来说,Siemens PLM的CAD工具已经被导入Mentor的线束与布线设计工具,其他类似的整合也在PCB设计甚至IC设计领域发生;他并举例指出,双方的整合不只在概念化层级,有一家欧洲的飞机制造商就利用Siemens的CAD产品与Mentor的布线工具完成整架飞机的3D绕线。 Rhines表示,Siemens除了具备支持通用功能化雏型接口(functional mockup interface)标准的各种软件仿真工具,并拥有名为MindSphere 的开放式物联网云端操作系统,能实现与各种系统或工厂设备的互连,收集大量经过先进分析的数据;Hemmelgarn指出:“现在你可以透过物联网来利用经过分析的数据,知道在某个制造程序的实际情况。” 而Rhines也指出,过去一年多以来,Siemens这家母公司一直“说话算话”,持续投资研发并透过一系列收购,导入如5G、模拟设计、机器学习以及ISO 26262认证等许多关键技术;他表示Mentor员工的留职率很高,双方合并之后公司研发成员人数增加了22%,Mentor在不同IC设计领域的成长率则在15~35%之间。

    时间:2018-07-04 关键词: 西门子 mentor

  • 三星 8LPP 工艺参考流程利用 Mentor Tessent 工具节省大量设计测试时间

    21IC讯 Mentor, a Siemens business 今天宣布,三星电子有限公司根据三星代工厂的 8nm LPP(低功耗 Plus)工艺对 MentorTessent® 产品进行了认证。对于针对移动通信、高速网络/服务器计算、加密货币和自动驾驶等市场的特大型设计,这些工具可大幅缩短设计和测试时间。 当今领先半导体器件的特大型设计可能会因需要大量计算资源、测试向量生成时间太长或在设计流程中执行得太晚而受到拖累。TessentTestKompress® 工具通过提供采用层次化可测试性设计 (DFT) 方法的自动功能来解决这些问题。三星代工厂解决方案参考流程包括在寄存器传输级 (RTL) 设计阶段早期自动插入的 TestKompress 扫描压缩逻辑控制器和 Tessent ScanPro 片上时钟控制器。只要内核设计准备就绪,Tessent TestKompress 即可用于在设计流程早期创建该内核的测试向量。这些测试向量可直接重复使用,并自动重定向到全芯片设计。因此,可将用于自动测试模式生成 (ATPG) 的计算资源和 ATPG 运行时间提高一个数量级。Tessent 层次化 DFT 流程中不需要完整的器件网表。 “在 EUV 时代之前推出的这些工艺中,从性能、功耗和面积方面考虑,我们的 8LPP 都是最佳之选。”三星电子代工市场营销副总裁 Ryan Lee 说道。“我们与 Mentor 长期合作,这将使我们的 8LPP 对双方客户而言更具吸引力。Mentor 的 Tessent TestKompress 层次化 DFT 解决方案是此类技术的一个例子,将节省大量测试生成周转时间。” Tessent TestKompress 工具用于将扫描数据输入共享到 MCP(多核处理器)设计中的众设计内核。共享输入管脚可实现更高级别的测试向量压缩,而这关系到降低生产测试成本。Tessent Diagnosis 和 TessentYieldInsight® 工具用于查找系统性良率限制因素并提高制造良率。这些工具包括执行反向模式映射的自动化,可令失效生产模式直接映射到与其相关的层次化模块。对目标模块执行诊断可以大大缩短诊断时间,减少计算资源。 “规模更大且更加复杂的设计需要额外的 DFT 和自动化才能满足上市时间和测试成本要求,而借助三星代工厂的 8LPP 便可以实现。”Mentor Tessent产品系列营销总监 Brady Benware 说道。“该参考流程中的关键功能,如层次化 DFT,目前被业界广泛采用,对于此新工艺技术的成功至关重要。”

    时间:2018-05-28 关键词: 三星 mentor 逻辑控制器 tessent

  • JAC提高服务效率和文档创建速度的秘籍:Mentor软件Capital Publisher

    JAC提高服务效率和文档创建速度的秘籍:Mentor软件Capital Publisher

    Mentor 的 Capital® Publisher 软件帮助安徽江淮汽车股份有限公司 (JAC) 显著加快创建车辆服务文档的时间,帮助提高服务效率。 其他 OEM 在 Capital Publisher 的帮助下,创建车辆服务文档的时间减少了 80% 以上,电气系统故障诊断的效率提高了近 40%。 Mentor,a Siemens Business今天宣布,中国汽车制造商安徽江淮汽车股份有限公司 (JAC) 抢占新市场,继续其雄心勃勃的扩展计划,进入全球各地高速增长的地区。过去几年,JAC 通过 Mentor 的 Capital® 软件套件成功地简化了电气系统和线束设计,现在又使用 Capital Publisher 软件来提高服务效率和相关文档的创建速度。 作为 Mentor 完整的 Capital 电气系统软件套件的一部分,Capital Publisher 是一款技术文档创建和管理工具,可自动生成服务文档和链接资源,例如接线原理图、元器件位置视图、线束视图和诊断流程。其他 OEM 在 Capital Publisher 的帮助下,创建车辆服务文档的时间减少了 80% 以上,并通过交互式电子技术手册 (IETM) 使电气系统故障诊断的效率提高了近 40%。 “Mentor 通过其行业标准的 Capital 软件套件帮助 JAC 大幅提高效率并减少相关成本,使 JAC 能够在国际市场上走得更远”,JAC 重型商用车研究院电气系统设计部技术总监李霞说,“虽然电路复杂了很多,但 Capital Publisher 帮助 JAC 最大限度地提高了车辆可用性和故障诊断效率,并减少了服务成本。” 除了自动化车辆技术文档的创建,Capital Publisher 还支持在安装安卓系统的设备上部署 IETM,为维修技术人员提供访问和携带都很简便的服务文档和智能电气原理图,帮助提高电气系统故障诊断和修复的效率。 Mentor 业务开发总监 Nick Smith 表示:“JAC 树立了一个典范,完美地展示了 OEM 应如何即时交付日益复杂的服务文档电气内容,尤其是在他们所瞄准的快速发展国家非常重视本土化的情况下。” JAC 总部位于中国,是重型卡车和公共汽车等商用车辆的世界领导者。JAC 出口汽车到南美洲、欧洲、非洲和亚洲。该公司在全球各地设立了 100 多个零售点。

    时间:2018-05-10 关键词: 汽车 mentor 电气系统

  • Mentor 软件 Capital Publisher 帮助 JAC 提高服务效率和文档创建速度

     Mentor,a Siemens Business今天宣布,中国汽车制造商安徽江淮汽车股份有限公司 (JAC) 抢占新市场,继续其雄心勃勃的扩展计划,进入全球各地高速增长的地区。过去几年,JAC 通过 Mentor 的 Capital® 软件套件成功地简化了电气系统和线束设计,现在又使用 Capital Publisher 软件来提高服务效率和相关文档的创建速度。 作为 Mentor 完整的 Capital 电气系统软件套件的一部分,Capital Publisher 是一款技术文档创建和管理工具,可自动生成服务文档和链接资源,例如接线原理图、元器件位置视图、线束视图和诊断流程。其他 OEM 在 Capital Publisher 的帮助下,创建车辆服务文档的时间减少了 80% 以上,并通过交互式电子技术手册 (IETM) 使电气系统故障诊断的效率提高了近 40%。 “Mentor 通过其行业标准的 Capital 软件套件帮助 JAC 大幅提高效率并减少相关成本,使 JAC 能够在国际市场上走得更远”,JAC 重型商用车研究院电气系统设计部技术总监李霞说,“虽然电路复杂了很多,但 Capital Publisher 帮助 JAC 最大限度地提高了车辆可用性和故障诊断效率,并减少了服务成本。” 除了自动化车辆技术文档的创建,Capital Publisher 还支持在安装安卓系统的设备上部署 IETM,为维修技术人员提供访问和携带都很简便的服务文档和智能电气原理图,帮助提高电气系统故障诊断和修复的效率。 Mentor 业务开发总监 Nick Smith 表示:“JAC 树立了一个典范,完美地展示了 OEM 应如何即时交付日益复杂的服务文档电气内容,尤其是在他们所瞄准的快速发展国家非常重视本土化的情况下。” JAC 总部位于中国,是重型卡车和公共汽车等商用车辆的世界领导者。JAC 出口汽车到南美洲、欧洲、非洲和亚洲。该公司在全球各地设立了 100 多个零售点。

    时间:2018-05-10 关键词: mentor jac

  • Mentor 强化支持台积电5nm FinFET 和 7nm FinFET Plus 工艺以及晶圆堆叠技术的工具组合

     entor, a Siemens business 宣布,该公司 Calibre® nmPlatform 和 Analog FastSPICE (AFS™) Platform 中的多项工具已通过TSMC最新版5nm FinFET 和 7nm FinFET Plus 工艺的认证。Mentor 同时宣布,已更新了 Calibre nmPlatform 工具,可支持TSMC的晶圆堆叠封装 (WoW)技术。Mentor 的工具和 TSMC 的新工艺将协助双方共同客户更快地为高增长市场提供芯片创新。 TSMC 设计基础架构营销部资深总监 Suk Lee 表示:“Mentor 通过提供更多功能和解决方案来支持我们最先进的工艺,持续为TSMC 生态系统带来了更高的价值。通过为我们的新工艺提供不断创新的先进电子设计自动化 (EDA) 技术,Mentor 再次证明了对 TSMC 以及我们的共同客户的承诺。” Mentor 增强工具功能,以支持 TSMC 5nm FinFET 和 7nm FinFET Plus 工艺 Mentor 与 TSMC 密切合作,针对 TSMC 的 5nm FinFET 和 7nm FinFET Plus 工艺,对 Mentor 的 Calibre nmPlatform 中的各种工具进行认证,其中包括 Calibre nmDRC™、Calibre nmLVS™、Calibre PERC™、Calibre YieldEnhancer 和 Calibre xACT™。这些 Calibre 解决方案现已新增测量与检查功能,包括但不限于支持与 TSMC 共同定义的极紫外 (EUV) 光刻技术要求。Mentor 的 Calibre nmPlatform 团队还与 TSMC 合作,通过增强多 CPU 运行的可扩展性,来改善物理验证运行时的性能,进而提高生产率。Mentor 的 AFS 平台,包括 AFS Mega 电路仿真器,现在也获得TSMC 的 5nm FinFET 和 7nm FinFET Plus 工艺的认证。 Mentor 增强工具功能,以支持 TSMC 的 WoW 晶圆堆叠技术 Mentor 在其 Calibre nmPlatform 工具中新增了几项增强功能,以支持 WoW 封装技术。增强功能包括适用于带背面硅通孔 (BTSV) 的裸片的 DRC 和 LVS Signoff、芯片到芯片的接口对齐与连通性检查以及芯片到封装堆叠的接口对齐与连通性检查。其他增强功能还包括背面布线层、硅通孔 (TSV) 中介层以及接口耦合的寄生参数提取。 Calibre Pattern Matching,可支持 TSMC 7nm SRAM 阵列检查实用工具 Mentor 与 TSMC 密切合作,将 Calibre Pattern Matching 与 TSMC 的 7nm SRAM 阵列检查实用工具进行整合。该流程有助于客户确保其构建的 SRAM 实现可满足工艺需要。借助这种自动化,客户即能成功流片。SRAM 阵列检查实用工具可供 TSMC 7nm工艺的客户使用。 Mentor, a Siemens business 副总裁兼Design to Silicon 部门总经理 Joe Sawicki 表示:“TSMC 持续不断地开发创新晶圆工艺,使我们的共同客户能够向市场推出许多世界上最先进的 IC,我们不仅为 Mentor 的平台能率先获得 TSMC 最新工艺的认证感到自豪,也为我们能与 TSMC 紧密合作,携手开发新技术以协助客户加速硅片生产的目标感到自豪。” 如需了解更多信息,请于 2018 年 5 月 1 日莅临 TSMC 技术研讨会的 Mentor 展位(展位号 408),地址:加利福尼亚州圣克拉拉市圣克拉拉会议中心。

    时间:2018-05-07 关键词: mentor 7nm 5nm

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