用FIFO设计A/D与DSP之间的接口

 摘要：在采用CCD对非透明薄板厚度的测量系统设计中，采用高速A/D和DSP等器件进行电路设计可以确定CCD的像点位置。由于Ａ／Ｄ转换器的采样速率和ＤＳＰ的工作时钟频率相差非常大，为了提高DSP的工作效率，避免数据丢失和控制方便，采用小容量的FIFO作为两者之间的接口可以产生很好的效果。

    关键词：A/D；DSP；FIFO

１　前言

在使用ＣＣＤ对非透明薄板厚度的测量系统设计中，笔者采用高速Ａ／Ｄ和ＤＳＰ等器件设计信号采集和处理电路来确定ＣＣＤ的像点位置。其具体电路如图１所示，该信号采集和处理电路由ＣＣＤ驱动电路、加法电路、滤波放大等信号预处理电路、Ａ／Ｄ转换电路、ＦＩＦＯ、ＤＳＰ电路、时序与逻辑控制产生电路、ＵＳＢ总线接口电路等组成。其中ＤＳＰ芯片选用ＴＩ公司生产的ＴＭＳ３２０Ｃ６２１１高速数字信号处理芯片?它主要用于对Ａ／Ｄ转换后的数据进行插值和重心算法处理，从而确定ＣＣＤ上像元的位置，然后把处理后的数据通过ＵＳＢ总线传输到ＰＣ机进行厚度计算、结果显示、存储等后续处理。该电路所需的时钟信号和采样逻辑控制时序由一片ＦＰＧＡ芯片产生。

当模拟信号由ＡＤＣ转换成数字信号后，往往都需要输入ＤＳＰｓ的ＣＰＵ作进一步处理。但Ａ／Ｄ转换后数据输出与ＤＳＰ的读外部数据的时钟很难精确地配合。即使ＤＳＰ能读取到外部总线上的数据，由于Ａ／Ｄ速率是４ＭＨｚ，ＤＳＰ外部存储器时钟为９０ＭＨｚ，为了读到总线上的数据，ＤＳＰ外部存储器读写时钟也必须控制在４ＭＨｚ，这样就大大降低了ＤＳＰ的使用效率，同时再加上ＤＳＰ处理数据也需要一定的时间，而不能一味地读取外部数据。所以，为了控制方便，避免数据丢失，设计时应采用小容量的ＦＩＦＯ作为两者之间的接口。本设计选用的ＦＩＦＯ芯片是Ｃｙｐｒｅｓｓ公司的ＣＹ７Ｃ４２５－２５ｎｓ。该芯片容量为１ｋ×９ｂｉｔ，存取时间最大为２５ｎｓ，读写周期最小为３５ｎｓ。该器件具有半满（ＨＦ）、全满（ＦＦ）和空（ＥＦ）三个标志位输出，可以同时满足深度和宽度级联的需要。

图1

２　ＤＳＰ与ＦＩＦＯ芯片的工作原理

２．１ ＦＩＦＯ读写过程

ＦＩＦＯ的一次读写过程如图２所示，由于ＦＩＦＯ是顺序读取数据，因此?只需提供读写和其它控制信号线，而不需要一般ＲＡＭ所需的地址线。若将两路Ａ／Ｄ输出的数据存入ＦＩＦＯ中，每片ＦＩＦＯ用８ｂｉｔ?两片ＦＩＦＯ即可级联构成１６ｂｉｔ的数据宽度。由于ＦＩＦＯ采用的是５Ｖ供电，所以经电压转换器件７４ＬＶＴＨ２４４可将５Ｖ数据信号电平转换成３．３Ｖ，然后与ＤＳＰ的１６Ｂｉｔ外部数据总线相连。再由ＦＩＦＯ的半满信号ＨＦ作为外部中断信号，当ＦＩＦＯ存储器半满时，便可由ＨＦ经逻辑处理后向ＤＳＰ发出中断申请ＩＮＴ４。由于外部ＦＩＦＯ占用着ＤＳＰ的ＣＥ０空间，所以读信号的逻辑关系为：Ｒ＝ＣＥ０＋ＡＲＥ，启动ＤＳＰ 的ＥＤＭＡ（Ｅｎｈａｎｃｅｄ Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）通道传输，可将ＦＩＦＯ中的数据读入内部ＲＡＭ中，这样，在ＦＩＦＯ输出数据的同时，也将Ａ／Ｄ转换的数据写入了ＦＩＦＯ中，从而达到了同时读写的目的。使用ＥＤＭＡ方式传输数据的好处在于：ＥＤＭＡ控制器可以独立于ＣＰＵ工作，从而可方便地实现片内存储器、片内外设以及外部存储空间之间的数据转移。由外部中断ＩＮＴ４启动ＥＤＭＡ传输，可以大大提高传输速率和ＣＰＵ的工作效率。ＤＳＰ读完２０４８个数据后即开始处理，处理完后便可以在一次扫描结束与下一次扫描尚未开始的时间内将１６Ｂｉｔ计算结果数据输出，总的处理时间为一个帧周期。ＦＩＦＯ的写信号可由ＦＰＧＡ产生，并可在Ａ／Ｄ转换结束后向ＦＩＦＯ写数据。另外，在每一帧处理之后，还应由ＦＰＧＡ输出控制信号以对ＦＩＦＯ进行初始化，然后重新输入下一帧数据。

２．２ ＤＳＰ的读时序设计

ＤＳＰ可以通过硬件的ＡＲＤＹ信号和软件设置来达到与异步外设之间进行通讯的目的。ＤＳＰ工作时，硬件ＡＲＤＹ信号应始终有效。而如果采用软件设置方法，则设计时需要考虑以下几点：

(１)ＳＥＴＵＰ≥１；

(２)ＳＴＲＯＢＥ≥?ｔａｃｃ＋ｔｓｕ）ＥＣＬＫ；

(３)ＳＴＯＢＥ≥ｔｒｐ ＥＣＬＫ;

(４)ＳＥＴＵＰ＋ＳＴＲＯＢＥ＋ＨＯＬＤ≥ｔｒｃ ＥＣＬＫ;

其中，ＳＥＴＵＰ、ＳＴＲＯＢＥ和ＨＯＬＤ是需要在ＥＭＩＦ ＣＥ０空间控制寄存器中配置的读信号的三个状态信号；ｔａｃｃ是ＦＩＦＯ的存取时间（≤２５ｎｓ），ｔｓｕ是数据建立时间（≥１５ｎｓ），ｔｒｐ是读脉冲宽度（≥２５ｎｓ），ｔｒｃ是ＦＩＦＯ的读周期（≥３５ｎｓ）。由于本设计中ＤＳＰ的内部时钟为１５０ＭＨｚ，外设时钟ＥＣＬＫ为９０ＭＨｚ，所以，最后设定ＳＥＴＵＰ＝１、ＳＴＲＯＢＥ＝２、ＨＯＬＤ＝２来满足ＤＳＰ与异步ＦＩＦＯ接口的要求。

２．３ 软件设计

图３所示是该系统中ＤＳＰ的软件流程图。由于ＴＭＳ３２０Ｃ６２１１采用ＲＯＭ加载的芯片自举模式，因此，在芯片复位过程中，ＥＤＭＡ将从位于外部ＣＥ１空间的ＥＥＰＲＯＭ中拷贝１ｋＢ数据到地址０处，并在传输结束后，使ＣＰＵ退出复位状态，同时从地址０处开始执行指令。由于主程序大小要大于１ｋＢ，所以需要编写ＢＯＯＴ ＬＯＡＤ（大小小于１ｋＢ）程序，以使其在复位后将程序从外部ＥＥＰＲＯＭ拷贝到内部程序ＲＡＭ中运行。在图３所示的主程序流程图中，当系统上电复位后，首先应进行ＤＳＰ的初始化，接着进行ＥＤＭＡ的中断使能和初始化，然后由ＦＩＦＯ的半满信号启动ＥＤＭＡ传输和由其触发中断程序。当传输完一组２０４８个数据后，再根据重心算法求出ＣＣＤ像点的位置，之后便可开始下一次循环。

３　结束语

在高速数据采集电路中，使用ＦＩＦＯ设计ＤＳＰ芯片和Ａ／Ｄ转换器的接口电路具有设计简单、控制方便等优点，可大大提高ＤＳＰ的使用效率。