乘法器
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20×18位符号定点乘法器的FPGA实现
摘要：在数字信号处理中经常需要进行乘法运算，乘法器的设计对整个器件的性能有很大的影响，在此介绍20×18比特定点阵列乘法器的设计。采用基4-Booth算法和4-2压缩的方案，并采用先进的集成电路工艺，使用SMIC O．18
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四象限乘法器／除法器AD734在伽玛相机中的应用
摘 要：AD734是一个高精度高速的10 MHz四象限乘法/除法器，他与同类产品相比，具有直接除法模式，高精度、低失真、低噪声的特点，可以直接取代AD534。本文主要介绍AD734的工作原理、内部结构及其在伽玛相机中的使用
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利用可编程逻辑实现灵活高效的多媒体信号处理
从非常简单的消费类音/视频播放器到在专业制作环境中使用的高度复杂的音视频捕捉、编辑和回放系统，多媒体设备或系统的应用范围非常广泛。人们在实现这类应用系统时会使用特殊应用标准产品(ASSP)、专用数字信号处理器
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用FPGA实现音频采样率的转换
如今，即使低成本FPGA也能提供远远大于DSP的计算能力。目前的FPGA包含专用乘法器甚至DSP乘法/累加(MAC)模块，能以550MHz以上的时钟速度处理信号。
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用FPGA实现音频采样率的转换
如今，即使低成本FPGA也能提供远远大于DSP的计算能力。目前的FPGA包含专用乘法器甚至DSP乘法/累加(MAC)模块，能以550MHz以上的时钟速度处理信号。
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DVB-S2中BCH译码器的硬件设计
本文通过对长BCH码优化方法的研究与讨论，针对标准中二进制BCH码的特性，设计了实现该译码器的FPGA硬件结构。
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32位单精度浮点乘法器的FPGA实现
本文使用Altera Quartus II 4.1仿真软件, 采用的器件是EPF10K100EQ 240 -1, 对乘法器进行了波形仿真, 并采用0.5CMOS工艺进行逻辑综合。
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基于并行流水线结构的可重配FIR滤波器的FPGA实现
在用FPGA或专用集成电路实现数字信号处理算法时，计算速度和芯片面积是两个相互制约的主要问题。
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一种改进的Wallace树型乘法器的设计
对Booth算法产生的部分积重新合理分组，采用CSA和4-2压缩器的混合电路结构，对传统的Wallace树型乘法器进行改进，提出一种高速的树型乘法器。
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一种改进的Wallace树型乘法器的设计
对Booth算法产生的部分积重新合理分组，采用CSA和4-2压缩器的混合电路结构，对传统的Wallace树型乘法器进行改进，提出一种高速的树型乘法器。
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一种改进的Wallace树型乘法器的设计
对Booth算法产生的部分积重新合理分组，采用CSA和4-2压缩器的混合电路结构，对传统的Wallace树型乘法器进行改进，提出一种高速的树型乘法器。
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基于FPGA的快速傅立叶变换
在对FFT（快速傅立叶变换）算法进行研究的基础上，描述了用FPGA实现FFT的方法，并对其中的整体结构、蝶形单元及性能等进行了分析。
