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  • ARM新品发布会确定,Cortex X2/A79大核或将登场

    ARM新品发布会确定,Cortex X2/A79大核或将登场

    全球疫情持续,2021 COMPUTEX Taipei台北国际电脑展受到最新新冠疫情影响,取消线下展览改为在线,Intel、AMD、NVIDIA三家公布出席之后,ARM确定参与举办新品发布会。 台北国际电脑展(COMPUTEX Taipei)是仅次于德国汉诺威的 CEBIT的全球第二大电脑展,同时也是亚洲最大的电脑展。展览会由台湾对外贸易协会主办。展出地点在台湾台北世界贸易中心,展览周期为一年一届。因疫情的原因,2020 年台北电脑展(COMPUTEX 2020)取消。 Intel发表主题演讲:台北电脑展开幕主题演讲的时间是5月31日10:00~10:30,将会阐述新任CEO Pat Gelsinger的策略,并说明急速加速的数字化转型如何塑造创新的新纪元,将会分享Intel创新如何通过扩大技术潜力来帮助扩大人的潜力,这包括与业务伙伴合作,从数据中心和云端到网络、人工智能、AI边缘运算,来推动整个科技生态系统的创新。 广告 AMD发表主题演讲:6月1日星期二上午10点(美国东部时间5月31日晚上10点): AMD首席执行官Lisa Su博士将在2021年线上Computex(台北国际电脑展)上发表主题演讲。主题将以“AMD加速-高性能计算生态系统”为主题,并将涵盖AMD最近的消费创新,包括为PC爱好者和游戏玩家提供的CPU和GPU。 NVIDIA 将带来系列精彩的演讲。届时,观众将会聆听到 AI、云、数据中心以及游戏行业的最新创新成果。北京时间 6 月 1 日上午 11 点在未来汽车论坛上发表题为 “借助 AI 推动运输业转型” 的演讲。北京时间 6 月 2 日上午 11 点带来题为 “数字化转型前景:融合 AI 力量的工业系统如何崛起以迎接挑战” 的演讲。北京时间 6 月 3 日下午 2点30 分在 AIoT 论坛上发表题为 “元宇宙的起点:NVIDIA Omniverse 与共享世界的未来” 的演讲。 继Intel、AMD和NVIDIA三家后,ARM也公布了此次出席台北电脑展2021的安排。其中CEO Simon Segars将亲自主持讲演活动,主题是未来计算以及后疫情时代的产业恢复等,时间是5月31日下午14点。此外,ARM IP事业部的总裁Rene Haas也将于6月2日下午15点探讨加速无处不在的智能场景。 大胆猜测,ARM可能会借此机会公布基于ARM v9指令集的全新Cortex-A CPU、Mali-G GPU架构,比如新的超级大核X2、标准大核A79、大核GPU G79等。 其实,ARM很早之前就预览了X1/A78之后的两代CPU架构,分别代号Matterhorn(马特洪峰,是阿尔卑斯山脉最为人所知的山峰)和Makalu(马卡鲁峰,海拔8463米)。峰值性能方面,2022年的Makalu预计将比Cortex-A78提升30%。 ARM仍是全球智能手机和平板电脑GPU市场最大的供应商,但市场份额不断下滑。 美国当地时间5月18日,市场调研机构Strategy Analytics最新报告显示,ARM、高通、苹果、Imagination 和英特尔占据2020年智能手机和平板电脑GPU市场的前五名。 其中,ARM作为市场龙头,占据了39%的份额,但与上一年相比有所下降,并且这种趋势可能会持续下去。 ARM得益于移动CPU市场的垄断地位,在被戏称“买CPU送GPU”的方式下成为GPU IP的最大提供商。在2019年,ARM的市场份额超四成以上。 Strategy Analytics手机元件技术服务副总监Sravan Kundojjala表示,ARM的市场份额在2016年达到顶峰,此后一直稳步下降。“关键客户海思受到美国制裁,以及来自苹果和Imagination的竞争,影响了ARM的GPU品牌Mali的出货量和市场份额。” ARM的另一客户三星也将在2021年采用基于AMD GPU的Exynos芯片,从而进一步削减Arm的份额。 2019年,三星与AMD达成协议,获得其GPU技术授权,将其集成在Exynos处理器中。这也是AMD GPU首次进入手机市场。 目前,世界上设计手机芯片所使用的架构大部分来自于英国ARM公司,如华为麒麟系列、苹果A系列,以及高通骁龙系列等。据第三方机构公布的数据显示,ARM公司垄断着世界上95%以上的手机芯片设计架构市场。 然而,由于美国对华为的制裁,ARM公司并没有向华为授权最新的芯片设计架构。 前不久,ARM公司正式发布V9架构,并明确表示,最新V9架构完全不受美国管控,可以授权任一一家中国企业使用,但从ARM公司公布的厂商背书名单中,我们并没有看到华为的名字。基于此,我们可以断定,ARM公司或许已经做出了拒绝向华为授权V9架构的决定。

    时间:2021-05-21 关键词: ARM Cortex GPU

  • 东芝推出基于Cortex A9的Visconti 3图像识别双核芯片

    东芝推出基于Cortex A9的Visconti 3图像识别双核芯片

      芯片制造商东芝(Toshiba)刚刚推出了新款VisconTI图像识别芯片,最新的VisconTI 3处理器采用两个Cortex A9核心,总共6个浮点运算单元。东芝最初推出VisconTI图像识别处理器是在2004年,后来又于2011年升级了处理器产品,这次的产品换代周期 短了很多。      东芝表示,这款VisconTI 3芯片内包含64GB屏蔽式堆读内存Mask ROM,2MB SRAM,支持DDR2 533Mhz内存。另外芯片支持一个单通道PCI Express接口,芯片采用BGA封装。据东芝所说,Visconti芯片主要定位于汽车行业,而非消费电子市场。芯片的主要功能包括了检测行车道、车辆和交通标志,另外通过面部、动作识别检测行人。   东芝说,欧洲新车评估测试(NCAP)将要求汽车制造商在2014年引进自动制动系统,东芝相信自家的芯片产品会成为这套系统中的重要组成部分。今年4月份,Visconti 3芯片将生产一小部分,预计至2014年1月份开始大规模量产。东芝对这款芯片寄予了厚望,期望在第一年售出10万款,2015财年销量达到200万。

    时间:2020-09-05 关键词: 东芝 a9 图片识别 Cortex

  • ARM:Cortex-A12引领中价位行动装置成为主流

    ARM:Cortex-A12引领中价位行动装置成为主流

      移动装置在这几年成长速度几近以猛爆式持续攀升,除了高阶移动装置需求畅旺外,ARM也预计20115年全球中低价位主流移动装置出货量将达5.8亿台,可望超越高阶智能手机以及平板电脑市场总销售量,ARM此次于Computex展前推出全新Cortex-A12处理器,除了填满以往中阶手机市场只有Cortex-A9孤军奋战的完整性,更提供中价位手机也能具有高阶手机的超高效能。   ARM此次发表的Cortex-A12中阶核心架构,使用ARM v7架构,以及采用TSMC(台积电)28nm HPM制程技术,并且支援Mali- T622以及Mali-V500绘图核心(与前一代Mali-T600相比,效能提升50%,且支援OpenGL ES 3.0标准)。至于在效能方面,虽低于A15,但与Cortex-A9在相同功耗下相比提升了40%,而Cortex-A12同样支援big.LITTLE核心技术以及虚拟化、GPU 运算,并与Cortex-A7处理器搭配组合成6核心发挥更高效能。   ARM行销长暨执行副总载Ian Drew 对此表示:“随着移动运算市场以惊人的成长速度持续向前,此次ARM推出的完整IP组合,能够为中价位主流移动装置市场提供更多选择。再加上,定价为200~300美金的智能型手机,将会是明年成长最明显的市场。”。而台湾手机晶片厂联发科、威盛、威睿、Marvell,将优先于其他同业取得Cortex-A12 IP授权。除此之外,Ian Drew同样在会场上提到TSMC、联发科、威盛、格罗方德这四大公司对ARM而言是最重要的合作伙伴。   威盛电子资深研发副总裁林子牧也表示:“ARM Cortex-A9系统单晶片在市场上的成功,加上市场对于高效能与低功耗的需求,让全新的Cortex-A12处理器成为威盛电子的最佳选择,并进而强化我们对于合作伙伴与ARM产业生态系提供先进平台的企业承诺。Cortex-A12所具备的高阶功能组合将以往仅限于高阶装置的使用情境延伸应用到中价位主流移动装置上,并让这个市场持续且快速的成长”。   ARM Cortex-A12处理器除了锁定使用在中价位移动装置设备外,同样也适用应用在STB(机上盒)、数位电视以及NAS,预计最快明年就能在市场上看到相关产品陆续推出。

    时间:2020-09-04 关键词: 移动装置 处理器 ARM Cortex

  • ARM新一代Cortex-A73架构解析 千元机也能有高端SoC

    ARM新一代Cortex-A73架构解析 千元机也能有高端SoC

      如果大家关注手机 SoC(即 System on Chip 系统级芯片, 大家俗称的「处理器」就是 SoC 的一部分)的话,应该对 ARM 和 Cortex 这两个名字不会感到陌生。在智能手机市场中,除了极少数来自 Intel 的产品,无论你的手机 SoC 来自的是高通、联发科、三星还是苹果,CPU 部分采用的几乎都是从英国 ARM 公司买来的架构。   在过去几年中,虽然高通、苹果、三星等越来越多的厂商纷纷开始使用 ARMv8 指令集来打造自己的高端 CPU 架构,但 ARM 的提供的公版 CPU 架构依旧占据着手机处理器巨大的份额,特别是在广大的中低端市场,直接用 ARM 准备好的公版架构要比「折腾」自主架构更加划得来。   现在广泛采用的 ARM 公版 CPU 架构主要有 A53、A57、A72 三种,其中 A53 偏重低功耗,性能相对较差,A57 和 A72 则偏重性能,A72 是 A57 的小幅度改良版本。   在定位高端的 SoC 的 CPU 中,为了同时兼顾性能和功耗,常常会把 A57/A72(大核)和 A53(小核)混合在一起使用——也就是通常所说的 big.LITTLE 架构。比如说,高通「骁龙」810 采用了 4 个 A53 和 4 个 A57 核心,晚些时候推出的麒麟 950/955 则采用了 4 个 A53 和 4 个 A72 核心。而在销量更高的中低端市场中,则基本是低成本的 A53 的天下,高通骁龙 617/625、联发科 Helio P10 等 SoC 的 CPU 部分均采用了 A53 架构。   发热让手机 CPU 无法「火力全开」   从现阶段的性能表现看,低性能、低发热的 A53 架构已经足以让简单的日常操作「不卡」,但如果想保证渲染复杂网页、玩大型游戏、渲染视频这一类的任务流畅,或者让打开 app 的速度更快,还得指望高性能的 A57 或者 A72 架构。   但无论是 A57 还是改进版的 A72,在 CPU「火力全开」、以最高性能运行的情况下,发热量都非常大,超过了手机本身所能承受的最高限度。由于这个原因,采用 A57/A72 架构的 CPU 是无法长时间运行在最高性能模式下的。   在进行打开 app、渲染网页这种只需要在很短暂的时间内需要 CPU 全速运转的任务时,由于完成任务后,CPU 会迅速从高发热的「满血」状态恢复到低发热、可以持续运行的「常规」状态,因此 A57/A72 的 CPU 部分产生的高热量往往不是什么问题。其实,正是由于采用 A57/A72 的 CPU 可以在短时间内「火力全开」,才让高配置的旗舰机用起来比中低端手机更快。      不过在进行需要 CPU 长时间处于高性能状态的任务时,比如长时间玩 3D 游戏或者渲染视频,由于 CPU (以及 GPU)产生的热量过高,为了保证手机不被「烧坏」,系统会强制 CPU(以及 GPU)降频甚至部分关闭,导致性能大幅度下滑,手机变卡。比如在玩 NBA 2K 这种大型游戏时,即使是使用旗舰手机(特别是安卓旗舰),手机也常常会「越玩越热、越热越卡」,就是这个原因。   那么有没有一种 CPU 架构,在以最高的性能模式下运行时,发热依然在手机散热承受的范围内同时还能兼具 A57/A72 的高性能呢?这就是 ARM 的新一代 Cortex-A73 CPU 架构的设计目标。   A73 架构:最高性能也不热   Cortex A73 是 ARM 刚刚在 Computex 2016 台北国际电脑展上发布的,我们先来看看它的部分参数。   和 A53/A57/A72 一样,A73 依然采用了 64 位的 ARMv8 架构,最高主频 2.8GHz,支持 big.LITTLE 大小核设计,可以使用 10 纳米、14/16 纳米甚至「古老」的 28 纳米工艺。      在 10 纳米制程工艺下,相比 16 纳米制程的 A72,A73 在性能提高 30% 的同时,功耗降低了 30%。而在同样使用 16 纳米制程的情况下,A73 的综合性能表现比 A72 提高了 10%,SIMD 多媒体处理性能提高 10%,内存性能提高 15%。   不过 A73 最大的惊喜不是绝对性能的提升,而是在最高性能状态下的发热表现。      我们在上面提过,无论是 A57 还是 A72 架构,处理器在最高性能模式下的发热都非常巨大,无法长时间稳定运行。而根据 ARM 提供的信息,A73 在最高性能模式(peak performance)下运行时,它的发热和在可长时间稳定运行的持续性能模式(sustained performace)下几乎完全相同。换句话说,采用 A73 架构的 CPU 可以持续在最高性能模式下运行,而不会因为处理器过热而被强制降频——这是之前任何一代的 ARM 处理器都没有的。   不过这里需要说明的是,在一个完整的手机 SoC 包含了 CPU(处理器)、GPU(显卡)、ISP(图像信号处理器)、DSP(数字信号处理器)、内存控制器、通讯基带等众多组件。除了我们上面聊的 CPU 之外,GPU 是另一个发热大户。因此,即使芯片厂商给自家的处理器换上了 A73 架构(或者修改过 A73),也不能完全保证手机在使用中不会出现过热降频的情况。

    时间:2020-08-25 关键词: a73 a73架构 ARM Cortex

  • 什么是Cortex,怎样驱动着智能合约和区块链的功能

    什么是Cortex,怎样驱动着智能合约和区块链的功能

    2009 年 1 月 3 日,比特币作为一种自持的 P2P 系统启动了创世区块,以巧妙的设计驱使参与者维持它的运转,并提供受限但极具颠覆性的金融功能至今。2015 年 6月 30 日,以太坊上线,为区块链增加了图灵完备的智能合约,可以对一些短小的程序的执行结果形成共识。相对于比特币,以太坊可以执行更复杂的计算,提供更丰富的响应,然而这些合约是不具备学习能力和自我进化规则的,是纯粹的基于简单规则(rule-based) 与递归调用的子程序的集合。参考 Conway 的生命游戏,基于 P2P 技术的虚拟货币网络可以被界定为生存在互联网上的生命,通过提供金融功能维持自身的存在,只要还有一个全节点在,网络的状态就可以得到保存,并且能够响应来自外界的交互。然而人类渴望的智能还没有出现,这些原始的网络生命只停留在简单规则的水平。 Cortex 在此基础上更进一步,为区块链增加了人工智能的共识推断,所有全节点共同运作,对一个要求人工智能的智能合约的执行达成共识,为系统赋予智能响应的能力。Cortex 作为一条兼容 EVM 智能合约的独立公链,可以运行现有的合约和带有人工智能推断的合约,在创世区块发布后,也将作为一个更加智能的网络生命永续存在下去。在 Cortex 中,由于开源和天然的竞争机制,最优秀的模型终将会存留下来,提升网络的智能水平。从机器学习研究者的角度来讲,Cortex 平台集合了各种基本智能应用的公开模型,并且是当前的世界级水准 (state of the art),这将大大加速他们的研究,并朝向 AI in All 的智能世界快速前进。这条公链同时使得模型在部署后的计算结果自动地得到全网公证。外星人存在与否我们尚不可知,但有人工智能的陪伴,人类不再孤独前行。 系统架构 1.扩充智能合约和区块链的功能 Cortex 智能推断框架 模型的贡献者将不限于 Cortex 团队,全球的机器学习从业人员都可以将训练好的相应数据模型上传到存储层,其他需要该数据模型的用户可以在其训练好的模型上进行推断,并且支付费用给模型上传者。每次推断的时候,全节点会从存储层将模型和数据同步到本地。通过 Cortex 特有的虚拟机 CVM (Cortex Virtual Machine) 进行一次推断,将结果同步到全节点,并返回结果。 将需要预测的数据进行代入计算到已知一个数据模型获得结果就是一次智能推断的过程。用户每发起一笔交易,执行带有数据模型的智能合约和进行推断都需要支付一定的 Endorphin,每次支付的 Endorphin 数量取决于模型运算难度和模型排名等。Endorphin和 Cortex Coin 会有一个动态的转换关系,Endorphin 的价格由市场决定,反映了Cortex 进行模型推断和执行智能合约的成本。这部分 Endorphin 对应的 Cortex Coin会分成两个部分,一部分支付给智能合约调用 Infer 的模型提交者,另一部分支付给矿工作为打包区块的费用。对于支付给模型提交者的比例,Cortex 会为这个比例设定一个上限。 ortex 在原有的智能合约中额外添加一个 Infer 指令,使得在智能合约中可以支持使用 Cortex 链上的模型。 下述伪代码表述了如何在智能合约里使用 Infer ,当用户调用智能合约的时候就会对这个模型进行一次推断: 模型提交框架 前面分析了链上训练的难处和不可行性,Cortex 提出了链下 (Offchain) 进行训练的提交接口,包括模型的指令解析虚拟机。这能够给算力提供方和模型提交者搭建交易和合作的桥梁。 用户将模型通过 Cortex 的 CVM 解析成模型字符串以及参数,打包上传到存储层,并发布通用接口,让智能合约编写用户进行调用。模型提交者需要支付一定的存储费用得以保证模型能在存储层持续保存。对智能合约中调用过此模型进行 Infer 所收取的费用会有一部分交付给模型提交者。提交者也可以根据需要进行撤回和更新等操作。对于撤回的情况,为了保证调用此模型的智能合约可以正常运作,Cortex 会根据模型的使用情况进行托管,并且保持调用此模型收取的费用和存储维护费用相当。Cortex 同时会提供一个接口将模型上传到存储层并获得模型哈希。之后提交者发起一笔交易,执行智能合约将模型哈希写入存储中。这样所有用户就可以知道这个模型的输入输出状态。 智能 AI 合约 Cortex 允许用户在 Cortex 链上进行和机器学习相关的编程,并且提交一些依赖其他合约的交互,这将变得十分有趣。比如以太坊上运行的电子宠物 Cryptokitties ,宠物之间的交互可以是动态的、智能的、进化的。通过用户上传的增强学习模型,赋予智能合约结合人工智能,可以很方便的实现类似带有人工智能的各种应用。 同时 Cortex 为其他链提供 AI 调用接口。比如在比特币现金和以太坊上,Cortex 提供基于人工智能的合约钱包地址上分析的调用结果。那些分析地址的模型将将不仅有助于监管科技 (RegTech),也能给一般用户提供转账目标地址的动态风险评估。 2.模型和数据存储 Cortex 链并不实际存储模型和数据,只存储模型和数据的 Hash 值,真正的模型和数据存储在链外的 key-value 存储系统中。新模型和新数据在节点上有足够多的副本之后将可以在链上可用。 3.Cortex 共识推断标准 当用户发起一笔交易到某个合约之后,全节点需要执行该智能合约的代码。Cortex 和普通智能合约不同的地方在于其智能合约中可能涉及推断指令,需要全节点对于这个推断指令的结果进行共识。整个全节点的执行流程是: 1. 全节点通过查询模型索引找到模型在存储层的位置,并下载该模型的模型字符串和对应的参数数据。 2. 通过 Cortex 模型表示工具将模型字符串转换成可执行代码。 3. 通过 Cortex 提供的虚拟机 CVM ,执行可执行代码,得到结果后进行全节点广播共识。 Cortex 模型表示工具的作用可以分为两部分: 1. 模型提交者需要将自己编写的模型代码通过模型表示工具转化为模型字符串之后才可以提交到存储层。 2. 全节点下载模型字符串之后通过模型表示工具提供的转换器转换成可执行代码后,在 Cortex 虚拟机中执行推断操作。 Cortex 虚拟机的作用在于全节点的每次推断执行都是确定的。 4.如何挑选优秀的模型 Cortex 链不会对模型进行限制,用户可以依靠模型 infer 的调用次数作为相对客观的模型评价标准。当模型使用者对模型有不计计算代价的高精度需求时,Cortex 支持保留 原有模型参数使用浮点数来表示。从而,官方或者第三方机构可以通过自行定义对模型的排序机制(召回率,准确率,计算速度,基准排序数据集等),达成模型的甄选工作,并展示在第三方的网站或者应用中。 5 共识机制:PoW 挖矿 一直以来,一机一票的加密数字货币社区设想并未实现。原因是 ASIC 的特殊设计使得计算加速比得到大幅提升。社区和学术界探索了很多内存瓶颈算法来对显卡和 CPU 挖矿更加友好,而无需花费大量资金购买专业挖矿设备。近年来社区实践的结果显示,以太坊的 Dagger-Hashimoto和 Zcash 的 Equihash是比较成功的显卡优先原则的算法实践。 Cortex 链将进一步秉承一机一票优先,采用 Cuckoo Cycle 的 PoW 进一步缩小 CPU和显卡之间加速比的差距。同时 Cortex 链将充分发掘智能手机显卡的效能,使得手机和桌面电脑的显卡差距符合通用硬件平台测评工具(如 GFXBench )的差距比例:比如,最好的消费级别显卡是最好的手机显卡算力的 10-15 倍。考虑到手机计算的功耗比更低,使得大规模用户在夜间充电时间利用手机挖矿将变得更加可行。 特别值得注意的一点是,出块加密的共识算法和链上的智能推断合约的计算并没有直接联系,PoW 保障参与挖矿的矿工们硬件上更加公平,而智能计算合约则自动提供公众推理的可验证性。 6.防作弊以及模型筛选 由于模型是完全公开的,所以可能会有模型被复制或抄袭等现象发生。在一般情况下,如果是一个非常优秀的模型,往往上线之后就会有很高的使用量,而针对这些模型进行抄袭并没有很大优势,但是,在一些特殊情况下,对一些很明显的抄袭或者完全复制的行为,Cortex 会进行介入并且仲裁,并通过链上 Oracle 的方式公示。 软件方案 1.CVM:EVM + Inference Cortex 拥有自己的虚拟机,称为 Cortex Virtual Machine(CVM)。CVM 指令集完全兼容 EVM,此外,CVM 还提供对于推断指令的支持。Cortex 将在 0xc0 加入一个新的 INFER 指令。这条指令的输入是推断代码,输出是推断结果。CVM 使用的虚拟机指令包含的内容在表 1中说明。 2.Cortex 核心指令集与框架标准 人工智能的典型应用——图像问题,语音/语义/文本问题,与强化学习问题无一例外的需要以下张量操作。Cortex 以张量操作的代价作为 Endorphin 计费的一种潜在锚定手段,剖析机器学习以及深度学习的核心指令集。在不同计算框架中,这一术语往往被称为网络层 (network layer) 或者操作符 (operator)。 • 张量的计算操作,包括: – 张量的数值四则运算:输入张量,数值与四则运算符 – 张量之间的按位四则运算:输入两个张量与四则运算符 – 张量的按位函数运算:输入张量与乘方函数、三角函数、幂与对数函数、大小判断函数、随机数生成函数、取整函数等。 – 张量的降维运算:输入张量与满足结合律、交换律的操作符。 – 张量之间的广播运算:输入张量,用维度低张量补齐维度后进行按位操作。 – 张量之间的乘法操作:以 NCHW/NHWC 张量存储模式为例,包含张量与矩阵、矩阵与向量等张量乘法/矩阵乘法操作。 • 张量的重构操作,包括: – 维度交换,维度扩张与维度压缩 – 按维度排序 – 值补充 – 按通道拼接 – 沿图像平面拼接/剪裁 • 神经网络特定操作 – 全连接 – 神经网络激发函数主要依赖张量的按位函数运算的操作 – 1 维/2 维/3 维卷积(包括不同尺度卷积核、带孔、分组等选项) – 通过上采样实现的 1 维/2 维/3 维反卷积操作与线性插值操作 – 通用辅助运算(如对一阶/二阶信息的统计 BatchNorm) – 图像类辅助计算(如可形变卷积网络的形变参数模块) – 特定任务辅助计算(如 ROIPooling, ROIAlign 模块) Cortex 的核心指令集已覆盖主流的人工智能计算框架操作。受制于不同平台上 BLAS的实现,Cortex 把拥有浮点数 (Float32, Float16) 参数的 Cortex 模型通过 DevKit 转化为定点数(INT8, INT6)参数模型 (Wu et al. [9]Han et al. [10]),从而支持跨平台的推断共识。 3.Cortex 模型表示工具 Cortex 模型表示工具创建了一个开放,灵活的标准,使深度学习框架和工具能够互操作。它使用户能够在框架之间迁移深度学习模型,使其更容易投入生产。Cortex 模型表示工具作为一个开放式生态系统,使人工智能更容易获得,对不同的使用者都有价值:人工智能开发人员可以根据不同任务选择正确的框架,框架开发人员可以专注于创新与更新,硬件供应商可以针对性的优化。例如,人工智能开发人员可以使用 PyTorch等框架训练复杂的计算机视觉模型,并使用 CNTK 、Apache MXNet 或者 TensorFlow进行推断。 模型表示的基础是关于人工智能计算的 Cortex 核心指令集的规范化。随着人工智能领域研究成果、软件框架、指令集、硬件驱动、硬件形式的日益丰富,工具链碎片化问题逐渐突显。很多新的论文站在前人的工作基础上进行微创新;理论过硬的科研成果得到的模型、数据、结论并不是站在过去最佳成果之上进行进一步发展,为精度的提高带来天花板效应;工程师为了解决特定问题而设计的硬编码更加无法适应爆发式增长的数据。 Cortex 模型表示工具被设计为 • 表征:将字符串映射为主流神经网络模型、概率图模型所支持的最细粒度的指令集 • 组织:将指令集映射为主流神经网络框架的代码 • 迁移:提供同构检测工具,使得不同机器学习/神经网络框架中相同模型可以互相迁移 4.存储层 Cortex 可以使用任何 key-value 存储系统来存储模型,可行的选择是 IPFS 和 libtorrent。Cortex 的数据存储抽象层并不依赖于任何具体的分布式存储解决方案,分布式哈希表或者 IPFS 都可以用来解决存储问题,对于不同设备,Cortex 采取不同策略: • 全节点常年存储公链数据模型 • 手机节点采取类似比特币轻钱包模式,只存储小规模的全模型 Cortex 只负责共识推断,不存储任何训练集。为了帮助合约作者筛选模型,避免过拟合的数据模型难题,合约作者可以提交测试集到 Cortex 披露模型结果。 一条进入合约级别的调用,会在内存池 (Mempool) 中排队,出块后,将打包进入区块确认交易。缓存期间数据会广播到包括矿池的全节点。Cortex 当前的存储能力,能够支持目前图片、语音、文字、短视频等绝大部分典型应用,足以覆盖绝大多数人工智能问题。对于超出当前存储限制的模型和数据,比如医疗全息扫描数据,一条就可能几十个 GB ,将在未来 Cortex 提升存储限制后加入支持。 对于 Cortex 的全节点,需要比现有比特币和以太坊更大的存储空间来存储缓存的数据测试集和数据模型。考虑到摩尔定律 (Moore’s Law),存储设备价格将不断下降,因此不会构成障碍。对于每个数据模型,Metadata 内将建立标注信息,用来进行链上调用的检索。Metadata 的格式在表 2中表述。 5.模型索引 Cortex 存储了所有的模型,在全节点中,对于每笔需要验证的交易,如果智能合约涉及共识推断,则需要从内存快速检索出对应的模型进行推断。Cortex 的全节点内存将为本地存储的模型建立索引,根据智能合约存储的模型地址去检索。 6.模型缓存 Cortex 的全节点存储能力有限,无法存下全网所有模型。Cortex 引入了缓存来解决这个问题,在全节点中维护一个 Model Cache 。Model Cache 数据模型的替换策略,有最近最常使用(LRU)、先进先出(FIFO)等,也可以使用任何其他方案来提高命中率。 7.全节点实验 针对全节点执行推断指令的吞吐情况,本章描述了一些在单机上实验的结果。测试平台配置为: • CPU: E5-2683 v3 • GPU: 8x1080TI • 内存: 64 GB • 硬盘: SSD 960 EVO 250 GB 实验中使用的测试代码基于 python 2.7 和 MXNet ,其中主要包含以下模型: • CaffeNet • Network in Network • SqueezeNet • VGG16 • VGG19 • IncepTIon v3 / BatchNorm • ResNet-152 • ResNet101-64x4d 所有模型都可以在 MXNet 的文档 1 中找到。实验分别在 CPU 和 GPU 中测试这些模型在平台上的推断速度,这些测试不考虑读取模型的速度,所有模型会提前加载到内存或者显存中。 测试结果如表 3,括号中是 Batch Size(即一次计算所传入的数据样本量),所有 GPU测试结果都是在单卡上的测试。 以上是单机测试的结果。为了模拟真实的情况,试验平台上设置 10 万张的图片不断进行推断,每次推断选择随机的模型来进行并且 Batch Siz e 为 1,图片发放到 8 张带有负载均衡的显卡上。对于两种情况: 1. 所有模型都已经读取完毕并存放到显存中,其单张图片推断的平均速度为 3.16ms。 2. 每次重新读取数据(包括模型和输入数据)而不是提前加载进显存,但是进行缓存,其单张图片推断的平均速度为 113.3 ms。 结论 全节点在模型已经预读到显存之后,支持负载均衡,并且将同一模型进行显卡间并行推断,测试结果大约每秒能执行接近 300 次的单一推断。如果在极端情况下不进行显存预读,而只是进行缓存,每次重新读取模型和输入数据,大约每秒能进行 9 次左右的单一推断。以上实验都是在没有优化的情况下进行的计算,Cortex 的目标之一是致力于不断优化提高推断性能。 硬件方案 1.CUDA and RoCM 方案 Cortex 的硬件方案大量采用了 NVidia 公司的 CUDA 驱动与 CUDNN 库作为显卡计算的开发框架。同时,AMD OpenMI 软件项目采用了 RoCM 驱动与 HIP/HCC 库人工智能研发计划, 并计划在 2018 年底推出后支持的开发框架。 2.FPGA 方案 FPGA 产品的特性是低位定点运算 (INT8 甚至 INT6 运算),延时较低,但是计算功耗较高,灵活性较差;在自动驾驶领域、云服务领域已经有较好的深度学习部署方案。Cortex 计划对 Xilinx 与 Altera 系列产品提供 Infer 支持。 3.全节点的硬件配置需求 - 多显卡和回归传统的 USB 挖矿 不同于传统的比特币和以太坊全节点,Cortex 对全节点的硬件配置需求较高。需要比较大的硬盘存储空间和多显卡桌面主机来达到最佳确认速度的性能,然而这并不是必需的。在比特币领域 USB 曾经是一种即插即用的比特币小型 ASIC 矿机,在大规模矿厂形成之前,这种去中心化的挖矿模式,曾经风靡一时,Cortex 全节点在缺少显卡算力的情况下可以配置类似的神经网络计算芯片或计算棒,这些设备已经在市场上逐渐成熟。与 USB 挖矿不同的是,计算芯片是做全节点验证的硬件补足,并非计算挖矿具体过程中需要的设备。 4.现有显卡矿厂需要的硬件改装措施 对于一个现有显卡算力的矿厂,特别是有高端显卡的矿厂,Cortex 提供改造咨询服务和整体技术解决方案,使得矿厂具有和世界一流 AI 公司同等水平的智能计算中心,硬件性价比将远远超过现有商用 GPU 云,多中心化的矿厂有机会出售算力给算法提供者,或者以合作的方式生成数据模型,和世界一流的互联网、AI 公司同场竞技。具体的改造策略有: • 主板和 CPU 的定制策略,满足多路 PCI-E 深度学习的数据传输带宽 • 万兆交换机和网卡的硬件解决方案 • 存储硬件和带宽解决方案 • 相关软件在挖 Cortex 主链、挖其他竞争显卡币和链下深度学习训练之间自动切换 • 相关的手机端监控收益、手动切换等管理软件 5. 手机设备和物联网设备挖矿和计算 平衡异构计算芯片 (CPU)、显示芯片 (GPU)、FPGA 与 ASIC 计算模块的算力收益比例,从而更加去中心的进行工作量证明挖矿,一直是主链设计的难点,特别是能够让算力相对弱小的设备,比如手机和 IoT 设备参与其中。同时,由于目前市场上的手机设备已经出现了支持 AI 计算的芯片或者计算库、基于手机 AI 芯片的计算框架也可以参与智能推断,只不过全节点的数据模型相对较大,移动端需要定制对可执行数据模型的规模做筛选。Cortex 主链将发布 Android 和 iOS 客户端 App: • 闲置中具有显卡算力的设备能通过 SoC 、ARM 架构的 CPU/GPU 参与挖矿,比如市场中,电视盒子的显卡性能其实已经很不错了,而 90% 时间基本都在闲置 • 用户手机在上班充电和睡觉充电中都可以参与挖矿,只要算法上让手机的显卡得到公平的收益竞争力 • 手机或其他配有 AI 芯片的设备,能够自动在主链出块和执行智能推断之间切换 手机端的推断能力可能会受到芯片供应商的软件技术限制,不同软件供应商正在封装不同的计算协议,Cortex 将负责抽象层接口的编写和轻智能客户端的筛选。 代币模型 1.Cortex Coin (CTXC) 模型提交者的奖励收益 传统的区块链对于每个打包区块的奖励是直接支付给矿工的,Cortex 为了激励开发者提交更加丰富和优秀的模型,调用合约需要支付的 Endorphin 不仅仅会分配给帮助区块打包的节点矿工,还会支付给模型的提供者。费用的收取比例采用市场博弈价格,类似以太坊中 Gas 的机制。 模型提交者成本支出 为了防止模型提交者进行过度的提交和存储攻击 - 比如,随意提交几乎不可用的模型以及频繁提交相同模型从而占用存储资源 - 每个模型提交者必须支付存储费用。这样可以促使模型提交者提交更加优秀的模型。这样调用者更多,模型提交者收益更大。 模型复杂度和 Endorphin 的耗费 Endorphin 用来衡量在推断过程中将数据模型带入合约时,计算所耗费的虚拟机级别硬件计算资源,Endorphin 的耗费正比于模型大小,同时 Cortex 也为模型的参数大小设置了 8GB 的上限,对应最多约 20 亿个 Float32 的参数。 2.代币分配 Cortex Coin (CTXC) 数量总共为 299,792,4582个。其中 60,000,000 (20.01%) 分配给早期投资者。 3 代币发行曲线 Cortex Coin 发行总量为 299,792,458 个,其中 150,000,000 的 Cortex Coin 可以通过挖矿获得。 第一个 4 年 75,000,000 第二个 4 年 37,500,000 第三个 4 年 18,750,000 第四个 4 年 9,375,000 第五个 4 年 4,687,500 … 依此类推,发行量按每四年减半。

    时间:2020-07-06 关键词: 区块链 Cortex

  • Arm发布首款同步多线程架构Cortex A65AE,继续加力自动驾驶计算

    Arm发布首款同步多线程架构Cortex A65AE,继续加力自动驾驶计算

    早在今年9月,Arm就推出了新的ArmSafetyReady计划,旨在为自动驾驶汽车开发解决方案,还推出了第一款专为无人驾驶汽车设计的处理器架构CortexA76AE。 先前宣布的CortexA76AE是Arm首次采用“双位锁定”技术,可以让SoC开发人员以分离和双位锁定两种不同模式使用处理器:在分离模式下各核心独立运行并实现更高性能,而双位锁定模式下CPU核心两两配对,同步运行相同的代码,一旦监控到任何类型的差异,便将其报告为错误,并且故障恢复机制将接管(或至少会通知驱动程序)。 CortexA76AE非常专注于繁重的计算任务,因此也充分利用了由奥斯汀团队设计的Arm新型微架构提供的高性能。然而在CortexA76AE的揭晓期间,有人提到了一个名为“Helios”的架构,目前还不太清楚这是什么意思,但它看起来像是一个类似于CortexA76AE的新架构。 今天,Arm终于正式公布了新的CortexA65AE,虽然目前的资料并不是新架构的完整技术信息,还是让我们对Helios的设计有了一些了解。 就像在CortexA76AE发布时一样,Arm再次谈到了汽车市场的需求,以及汽车对计算能力需求的要求越来越高这一现状。汽车的每个部件都变得越来越计算机化,ADAS的进步和自动化应用程序的普及将使未来所需的处理能力激增。 与专注于高性能应用的CortexA76AE不同,CortexA65AE专注于高通量应用,二者的区别在于,高性能应用在某种意义上更需要强大的单线程负载性能,而高通量应用则要求高度并行的多线程负载性能。Arm特别强调了自动驾驶中传感器处理的需求,汽车中的传感器数量大量增加,随之而来的是对更高吞吐量处理能力的需求。 Arm首款同步多线程(SMT)微架构 CortexA65AE是Arm的第一个支持SMT的CPU架构,每个内核可以执行两个线程。目前,Arm对架构细节守口如瓶,但他们可以评论一些背景信息。 此前分析CortexA76时曾提到,Arm在全球拥有3家设计团队,分别是位于美国德州的奥斯丁团队、位于法国南部的索菲亚团队以及位于英国大本营的剑桥团队。这三家团队各有分工,奥斯丁团队负责设计高性能架构,代表作为CortexA57、CortexA72以及最新的CortexA76;剑桥团队专门设计CortexA53和CortexA55等低功耗架构;而索菲亚团队则主打均衡,CortexA73和CortexA75便是出自其手。 CortexA65AE最有趣的地方是它的血统:它最初是由剑桥团队开始设计的,但它后来成为一个联合项目,最后由Arm在亚利桑那州的最新团队钱德勒设计中心完成,而CortexA65AE也是这个新团队的第一个项目。 我们深挖内核来源的原因是,它能让我们更加了解微架构可能的样子。Arm表示CortexA65AE确实是一个支持SMT的乱序执行架构,但他们能透露的也就仅此而已。这项设计始于剑桥的事实,很好地暗示了它在某种程度上与之前的一些小核心有关,比如CortexA53和CortexA55,但乱序执行和SMT技术的加入,使它看起来更像是远房表亲而不是继承者。 CortexA65AE支持SMT的主要好处在于,在其所面向的汽车领域中,将有大量传感器同时与汽车的中央控制单元通信。在演示过程中,Arm所公布的唯一性能数据是CortexA65AE的吞吐量比同一市场领域的前一代内核CortexA53高3.5倍。 Arm通常会结合制程节点来进行性能预测,CortexA65AE瞄准的是7nm制程,而在最佳状况下SMT可使吞吐量提高1.8~2倍,仍然与公布的数值有很大差距,这就需要新架构的执行效率有相当的提升,或是依靠制程红利提升频率来解决。 Arm的SMT在功能安全特性方面看起来也是独一无二的,与CortexA76AE上的分离模式非常相似,其中两个物理内核可以相互锁定,而CortexA65AE则更进一步,可以在物理核心和逻辑线程两个维度上均做到这一点,有效的使两个线程在同一个内核上以锁定步进操作,并在物理影子核心上使用另外两个线程。这里检查指令流和每个指令输出的硬件级别的差异,对操作软件都是透明的,在发生故障的情况下将生成异常。 在预想的系统的实际示例中,可以看到专用于不同工作负载任务的不同Cortex核心集群,集群中的多个CortexA65AE内核在分离模式下独立运行,从而在处理传感器数据时最大化其吞吐量。 然后,数据处理将被传递到不同的集群以进行感知和决策任务,这时需要更高级别的功能安全性,因此核心将以锁定模式运行。Arm还强调了其在硬件布局配置方面的灵活性,该技术配置在固件中,如果供应商愿意,可以使用软件更新进行重新配置。 小结 CortexA65AE是Arm第二个专用于汽车市场的核心,它看起来很像是剑桥团队小核心架构的衍生品,Arm也确实将核心定位为“更大的小核心”与大核心CortexA76AE并排而列。 CortexA65AE也是Arm的第一款SMT核心,虽然这可能会引发一些讨论,但SMT在移动负载方面依然没有多大意义,这个市场的关键焦点仍是能源效率。从电气工程的角度来看,SMT永远不会比在未充分利用的物理核心和时钟门控功能块之间分散工作负载更有效。 Arm预计首批CortexA65AE产品将在2020年问世。如果CortexA65AE未来会有一个不带“AE”的Cortex-A65传统版本,那么Arm将如何定位这一核心,以及它将针对哪些市场,将是非常有趣的。 本文来源:雷锋网

    时间:2020-06-15 关键词: ARM Cortex

  • 你要的Reno3来啦!!!

    你要的Reno3来啦!!!

    在这篇文章中,小编将为大家带来一款今天开售的智能手机产品——Reno3的相关报道。如果你对本文即将要讲解的内容存在一定兴趣,不妨继续往下阅读哦。 Reno3首发联发科天玑1000L处理器,这颗芯片采用Cortex A77架构,基于7nm工艺制程打造,八核心设计,CPU为Mali-G77,图形性能提升40%。 而且Reno3支持5G+Wi-Fi双通道网速叠加,速度比普通5G更快,下载一部800M高清电影仅需不到10秒的时间。 更重要的是,Reno3支持Wi-Fi 6,这是首款支持Wi-Fi的国产品牌5G手机。需要注意的是,Reno3的出货版本暂不支持,后续会通过软件升级支持该功能。 核心配置上,Reno3采用6.4英寸水滴屏,前置3200万像素,后置6400万+800万超广角+黑白人像+复古人像四摄,电池容量为4025mAh,支持VOOC 4.0闪充,支持NFC。 此外,Reno3搭载GameBoost 2.0。官方介绍,Reno3游戏帧率最高提升了34%,操作响应时间最高提升了23%,运行流畅、反应更加迅速。 经由小编的介绍,不知道你对它是否充满了兴趣?如果你想对它有更多的了解,不妨尝试度娘更多信息或者在我们的网站里进行搜索哦。

    时间:2019-12-31 关键词: 智能手机 reno3 a77架构 Cortex

  • 苹果A14曝光,是否支持5G网络成悬念

    苹果A14曝光,是否支持5G网络成悬念

    昨日(3月20日),微博博主@智慧芯片案内人 曝光称,苹果的5nm A14芯片即将迎来首次流片,显示这款芯片即将进入试产阶段。作为电子产品最核心的零件,处理器一直是大众关注的焦点。苹果近几天在官网更新了包括新一代iPad mini、iPad Air平板,新款iMac、Airpods等产品,其中两款iPad都升级了7nm制程A12处理器,这也是目前最强的移动级处理器。不出意外,在A12处理器之后,苹果应该会在今年的产品上部署A13处理器。A13将会继续采用台积电的7nm EUV工艺制造。由于7nm EUV是A12中7nm工艺的优化版,所以该处理器的工艺性能提升不大,但处理器密度提升20%,能效提升6-12%左右。那么博主@智慧芯片案内人 曝光的5nm A14芯片很可能将出现在2020年的iPhone手机中。据了解,苹果早就规划、研发好A14处理器。根据台积电给出的数据,5nm EUV工艺的苹果A14处理器基于ARM的Cortex-A72内核魔改而来,能够带来14.7%-17.1%速度提升,密度也有1.8到1.86倍的提升。虽然,芯片的工艺制程和性能没有绝对的直接关系,但通常越先进的工艺意味着芯片拥有更高的能效比、更低的功耗以及更小的封装面积,单位面积内可以容纳更多的晶体管,进而提高性能。而对于台积电而言, 5nm制程处理器与7nm制程处理器在工艺上没有太大差异,都要用到EUV极紫外光刻技术。且台积电从去年开始就已积极布局了EUV光刻机,今年世界最大的EUV光刻机生产商ASML宣布将增产到30台。也就是说,在产能上A13及A14处理器有了更好的保证。值得一提的是,三星也一直在研发7nm EUV工艺,不过或许因为量产难度过大,赶不上今年发布,所以Exynos 9820才拉8nm这一过渡工艺来救场。预计2020年,芯片半导体行业将会有一次7nm EUV工艺的决战,主要是三星和台积电之争。除了制程工艺外,苹果A14最大的悬念就是5G网络的支持。此前有消息称:受到Intel基带影响,5G版iPhone要到2020年才能出货。但该博主表示,苹果A14的5G基带芯片仍然没有着落,这可能对5G iPhone推出的进程造成一定的影响。高通和苹果的官司,再加上英特尔的5G基带问题,使得苹果有可能会推迟5G iPhone的发布时间。之前有媒体报道称,希望苹果考虑采用华为的5G基带,不过考虑到苹果和三星、华为所处的竞争关系以及现下中美关系,二者短期内不太可能达成合作。值得一提的是,2019年搭载高通、三星和华为5G基带的机型将陆续面世。尤其是高通骁龙855+5G基带的配搭,将会成为2019-2020年5G手机的主流方案,小米、OPPO在内的绝大部分手机厂商都会采用这类方案。不知道面对友商的疯狂围剿,已经落后的苹果能否及时的追赶上来。

    时间:2019-04-11 关键词: 处理器 apple苹果 5nm制程 a72 Cortex

  • 新唐针对工业控制应用推出全新Cortex -M0 MCU NUC029系列

    新一代NUC029系列是针对工业控制设计的32位微控制器产品,以ARM® Cortex®-M0为核心,宽工作电压2.5V~ 5.5V设计,具备高可靠性和高抗干扰能力 (ESD高达HBM 7KV / EFT 4.4KV),超工业级工作温度-40°C ~ +105°C范围,集成快速运算,安全性,连结性, 可靠性等特色于NUC029系列; NuMicro® NUC029系列共有12颗型号产品,包含超值入门款组合NUC029FAE/TAN/ZAN/NAN/LAN、多串口及高速PWM组合 NUC029LDE/SDE、无需外挂晶振USB组合NUC029LEE/SEE、高效能256K Flash, 20K RAM组合NUC029LGE/SGE/KGE。系统频率支持24 MHz到 72 MHz,内建16K ~ 256K Bytes程序内存 (Flash ROM)、2K ~ 20K Bytes 数据存储器 (SRAM) 。产品提供多样封装型式: TSSOP20(4.4mm x 6.5mm)、QFN33(4mm x 4mm)、QFN33(5mm x 5mm)、QFN48(7mm x 7mm)、LQFP48 (7mm x 7mm)、LQFP64 (7mm x 7mm) 与LQFP128(14mm x 14mm)。 新唐NuMicro® NUC029工控系列更提供全温全压高精度内部RC 振荡 (22.1184MHz ±2%),当外挂晶振 (32.768KHz),可自动校准使全温度误差小于 ±0.25%。全系列采用宽电压2.5V~5.5V供电、5V I/O规格且内建电压调整接口 (Voltage Adjustable Interface, VAI),此接口可调整第二组I/O电压准位在1.8V~5.5V范围,以利连接不同于VDD电压的外部组件,创新设计打破传统业界外挂电压的处理方式,另外I/O输入达5V容限,亦大幅提升系统抗干扰与稳定能力。NUC029全系列尚具备众多特色:提供周边达8组的UART、五组的SPI、五组的I²C, 以及乘除法器、比较器、支持USB 2.0无晶振全速装置,高分辨率144MHz PWM脉宽调变,搭配模拟数字转换器(1 MSPS ADC),并内建脉波撷取功能,节省微控制器运算负担,有效执行工业控制所需之高阶计算,在工业自动化及智能制造等应用中极具优势。在芯片安全方面,为了完整保护客户知识产权,内建包含96位芯片唯一序号 (Unique Identification, UID) 及128位唯一客户序号(Unique Customer Identification, UCID)。 新唐NUC029工业控制MCU系列产品特别适合工业控制、自动化系统、安全监控、数字电源等高性能应用。  

    时间:2019-03-04 关键词: MCU 新唐 nuc029 -m0 Cortex

  • HOLTEK推出Arm Cortex M0+核心32-bit微控制器HT32F52344/52354,锁定高性价比及低功耗应用

    Holtek推出新一代Arm® Cortex®-M0+微控制器HT32F52344/52354系列,具备高效能、高性价比及更低功耗的特色,适合多种应用领域,例如TFT-LCD显示、智能门锁、物联网终端装置、穿戴式装置、智能家电、USB游戏外围等。 HT32F52344/52354系列最高运行速度为60 MHz,工作电压为1.65 V~3.6 V单一电源,Flash及SRAM容量分别为64 / 128 KB及8 KB;配备丰富的外围资源,如UART×2、I2C×1、SPI×2、USB、EBI (External Bus Interface)等,具备6通道PDMA、12通道1 Mbps SAR ADC,并提供数据正确检查机制CRC16/32及硬件除法器。内建高分辨率PWM,PWM Timer输入频率可达96 MHz,能提高Duty分辨率,使相关控制更加精确。EBI接口可高速传输数据,适用于TFT-LCD相关应用。 HT32F52344/52354系列的封装型式为33/46QFN和48/64LQFP,GPIO脚位可达26 ~ 54,在低功耗模式(DeepSleep1/2)下支持任意I/O唤醒,并内建参考电压用于ADC量测校正,省电模式的设计便利,适合低功耗的电池应用。除获得IAR、Keil等专业IDE厂商的支持外,Holtek并提供学习板以及开发平台套件、ICE工具e-Link32 Pro、完整的外围驱动函式库Firmware Library、应用范例源代码及各种应用指南等,并支持GNU GCC及Make编译环境。搭配Holtek ISP (In-System Programming)及IAP (In-Application Programming) 技术方案,可轻易升级韧体,提高生产效能与产品弹性。

    时间:2019-02-11 关键词: 微控制器 HOLTEK m0+ ARM Cortex

  • cortex mo lpc1114 uart串口中断收发数据

    中断方式串口接收数据新建一个工程,结构如下图所示:在main.c文件中,输入以下代码:#include “lpc11xx.h”#include “uart.h”uint8_t rec_buf;void UART_IRQHandler(void){ uint32_t IRQ_ID; // 定义读取中断ID号变量 uint8_t rec_buf; // 定义接收数据变量数组 IRQ_ID = LPC_UART->IIR; // 读中断ID号 IRQ_ID =((IRQ_ID>>1)&0x7);// 检测bit3:bit1 if(IRQ_ID == 0x02 ) // 检测是不是接收数据引起的中断 { rec_buf = LPC_UART->RBR; UART_send_byte(rec_buf); // 把接收到的字节发回串口 }}int main(){ UART_init(115200); // 把串口波特率配置为9600 LPC_UART->IER = 0x01; // 开启接收中断 NVIC_EnableIRQ(UART_IRQn); // 开串口中断 while(1) { ; }}与上一节相比,在main函数中,增加了第19、20行,负责开启串口接收中断。第19行,给中断允许寄存器IER bit0写1,开启接收中断。第4~15行是中断服务函数。第8行,读取中断识别寄存器IIR的值。第9行,获取IIR寄存器bit1~bit3的值,先右移一位,再把bit4以上的值清0,得到bit1~bit3的值。第10行,检测是否是接收到数据引起的中断。打开串口调试助手,波特率调成9600,用串口调试助手给单片机发送数据,单片机将会把接收到的数据发送回串口调试助手。

    时间:2019-01-16 关键词: uart mo 串口中断 收发数据 lpc1114 Cortex

  • 基于ARM Cortex-M3核的SoC架构设计及性能分析

    基于ARM Cortex-M3核的SoC架构设计及性能分析

    摘 要: 主要研究了基于ARM Cortex-M3核的SoC设计方法及不同架构对芯片整体性能的影响。首先从Cortex-M3的结构特点尤其是总线结构特点出发,分析了基于该核的SoC架构设计的要点。然后通过EEMBC的CoreMark程序,对实际流片的一款Cortex-M3核芯片进行了性能测试,并与STM32F103 MCU的测试结果进行了对比,通过实例说明了不同芯片架构对性能的影响。最后,对影响SoC芯片性能的因素,包括芯片架构、存储器速度、工艺、主频等进行了分析和总结。关键词: 芯片架构;片上系统;Cortex-M3;CoreMark ARM Cortex系列是ARM公司推出的基于ARMv7架构、使用高性能的Thumb-2指令集的32位嵌入式微处理器核。主要有三种款式,分别是Cortex-A、Cortex-R和Cortex-M。其中Cortex-M系列主要用于低功耗、低成本的嵌入式应用。本文用于SoC(System on Chip)设计的Cortex-M3核便属于该系列。该处理器核凭借其高性能、低功耗、低成本和开发方便等特点,受到了各厂商的青睐。STMicroelectronics、NXP Semiconductors、ATMEL等都竞相推出各自基于Cortex-M3核的SoC。由于Cortex-M3核的结构与传统ARM核有很大区别,因此基于Cortex-M3的SoC架构设计也有与以往不同的特点。不同的架构对芯片整体性能影响很大。本文使用CoreMark对实际芯片作了性能测试,其结果证明了SoC架构对芯片性能的影响。1 Cortex-M3核SoC架构设计1.1 总线接口 处理器核对SoC架构最大的影响是其总线接口。传统的ARM处理器使用单一总线接口。如ARM7处理器采用冯诺依曼结构,指令和数据共用一条总线,从而核外部为单总线接口[1];ARM9虽然使用了哈佛结构,核内部指令总线和数据总线分开,但这两条总线共用同一存储空间,且在核外共用同一总线接口[2]。使用单一总线接口的弊端是取指和取数据无法并行执行,效率相对较低。 Cortex-M3的结构如图1所示。Cortex-M3采用了多总线结构,在核外有ICode、DCode、System三个总线接口[3]。其中,ICode和DCode总线接口使得在地址空间Code区中的取指和取数据分开并行执行,而System总线使得在地址空间SRAM区中的取指和取数据使用同一总线接口,无法并行执行。1.2 SoC架构设计 由Cortex-M3的结构特点可以看出,Cortex-M3不适合像传统ARM处理器那样将代码由Flash搬移到RAM来提高效率,那样反而可能会降低效率(由于SRAM区中的取指和取数据使用同一总线接口)。而Cortex-M3是将代码和只读数据放在Flash中,程序执行时将可读写数据放在RAM中,从而获得最高效率。 基于以上考虑,设计Cortex-M3核的SoC时,最好将片上Flash挂接在ICode和DCode总线上,即0x00000000~0x20000000地址空间,如图2所示,将片上SRAM挂接在System总线上,即0x20000000~0x40000000地址空间。这样从Flash中取指和取只读数据可以分别通过ICode和DCode总线并行执行,提高了Flash的读取效率。而对SRAM中的数据读写通过System总线进行。三条总线各自分工,使得SoC性能大大提高。1.3 自主设计的Cortex-M3核SoC 实验室自主设计了一款基于Cortex-M3核的SoC,并采用0.18 ?滋m CMOS工艺流片成功。如图3所示,芯片的片上Flash从0x20000000开始,共256 KB;片上SRAM从0x30000000开始,共96 KB。其架构特点是片上Flash和片上SRAM均处于0x20000000~0x40000000地址空间,即挂接在System总线上,但两者均可再映射Remap到0地址,即可挂接到ICode和DCode总线上。 默认情况下片上SRAM可Remap到0地址,这意味着SRAM默认拥有0x00000000和0x30000000两个起始地址。因此,将代码放在SRAM中时,若从0x00000000地址开始执行,则处理器通过ICode和DCode总线来访问SRAM;若从0x30000000地址开始执行,则处理器通过System总线来访问SRAM。下面将利用这特一点来进行性能分析。2 性能测试及分析2.1 CoreMark简介 传统的嵌入式微处理器性能测试普遍采用Dhrystone程序,WEICKER R P通过统计程序中常用的操作及其所占比例,构建了一个测试基准,并经过多次完善,才得到了Dhrystone程序[4]。但Dhrystone程序本身过于简单,并不能准确反映处理器运行实际应用程序时的性能。 EEMBC组织自成立之初就打算制定一种能够代替Dhrystone并能更好地测量嵌入式微处理器性能的标准。但由于EEMBC的程序和认证一般都是收费的,所以其发布的测试程序一直没能得到很好的普及。直到其发布了完全公开和免费的CoreMark程序,才逐渐改变这一局面,并有取代Dhrystone的趋势。CoreMark是一个虽代码量小但很复杂的测试程序,通过执行应用程序中常用的数据结构和算法来测试处理器性能,其内容包括链表操作、矩阵运算和CRC校验等,可以更好地反映处理器运行实际应用程序时的性能。本文采用CoreMark来测试SoC的性能。2.2 自主设计SoC的性能测试 使用Keil开发环境:将CoreMark程序放在芯片的片上SRAM中,分别设置从片上SRAM的两个起始地址执行,其在72 MHz主频时的测试结果如表1所示。 可见,对于同一片上SRAM存储器,从0x00000000地址访问执行比从0x30000000地址访问执行时的处理器性能要高出约20%。因此,使用ICode和DCode总线取指和取只读数据比使用System总线性能要高。在今后的设计中将取消Remap,直接将片上Flash放在从0x00000000开始的空间,将片上SRAM放在从0x30000000开始的空间,实现取指、取只读数据、取可读写数据并行执行,从而达到最佳性能。2.3 STM32F103性能测试 意法半导体的STM32系列MCU是目前市场上最常见的Cortex-M3核SoC之一,该系列中的STM32F103架构如图4所示[5]。该芯片的片上Flash挂接在ICode和DCode总线上,片上SRAM挂接在System总线上。其中ICode总线直通Flash,而DCode总线和System总线通过一个总线矩阵分别连接到片上Flash和片上SRAM及其余外设。此外,STM32采用了一个64 bit的Flash,并使用了一个2×64 bit的缓冲器,一次可缓存128 bit数据,从而大大降低了Flash的访问频率,弥补了Flash速度较慢的缺陷,使得取指和取只读数据的速度大大提高。该架构与前述分析基本一致,故可以保证最佳性能。

    时间:2019-01-15 关键词: 性能 架构 嵌入式处理器 ARM Cortex

  • 坚守8051还是转战ARM Cortex M0/M3?

    日前,公司在深圳区马可波罗好日子酒店举行了一年一度的2010新产品发布会。除了新产品与新的应用的介绍,总经理蔡荣宗、市场及销售部门副总经理陈一南还与《电子工程专辑》记者分享了MCU的发展现状与近年走势。 兵分三路,即将推出基于 M3的产品 在如今大家纷纷追逐低功耗、低成本、高性能的MCU领域,ARM推出的 M0和 M3内核,无疑已经成为主流厂商争相采用的平台。在主流趋势的推动下,是坚守自主内核?8051?还是转ARM Cortex M0/M3?对此,也有自己针对市场的独特产品策略。 一直以来,Holtek在小家电方面占据了非常重要的地位,这与其拥有自主产权的架构和低功耗的Tiny内核技术密不可分。蔡荣宗表示,Holtek目前在销售的8位MCU产品都是采用了其自主研发的架构。这一策略仍将继续为Holtek的主力军。 “不过,我们将在明年推出基于8051的8位产品,它的制程工艺将比之前的系列更为先进,内存也会更大,运算的速度也更快,也将包含乘法器、除法器等。这个名为HT85系列的新产品将会使Holtek进入更高端的市场领域,它将适用于大家电,甚至是白色家电的应用。”蔡荣宗补充到。 蔡荣宗认为,今明两年内,32位MCU将在产值上超越8位MCU。而从海外竞争厂商来看,诸如变频无刷马达控制、智能机器人等高端市场中ARM是被32位MCU普遍推行的一个平台,所以,在明年第一季度,Holtek也将推出32位的MCU系列产品,该产品将是基于ARM Cortex M3的。Holtek新的32位MCU系列产品的应用市场将面向变频无刷马达、智能机器人控制等。 明年推出的8051的8位产品以及基于ARM Cortex M3的32位MCU产品都将基于Holtek自主低功耗技术Tiny,该技术能够有效节省30%的能耗。 对于Cortex M0和Cortex M3内核,蔡荣宗认为产品定位是最为重要的,Cortex M0的竞争对手主要来自目前主流8位MCU产品;而Cortex M3的竞争将主要是更高端的产品,而这两者之间也必然存在一些重合,形成一定的竞争。 拓宽业务,关键词“安防产品” Holtek的强项之一是触控面板/触控按键,在目前和将来的发展方面,这个领域仍然都是非常重要的。特别是在家电领域,触控面板/触控按键更是一种发展趋势。与原始的按键相比较,触控面板/触控按键更为美观、使用寿命也会更长久。 与以往不同,本次会上“”已不再是Holtek的主推关键词,取而代之的是“安防产品”。 蔡荣宗表示仅占到Holtek MCU的9~10%,这是因为与汽车相比较,小家电的MCU市场数量是非常巨大的,例如,中国是吸尘器的最大制造基地,每年超过1千万台;大概3~4千万台;足浴器也近1千万台……因此,在保留家电市场的主导之外,Holtek新年的产品突出的是安防产品,这其中也包含了汽车防盗器等产品。 USB光学平面指纹识别模组GTU-5110B HT82A525R,可用于Windows、Win-CE和系统,具有全速.0,功耗低于110mA等优势。应用领域包括、平板电脑、一体机,以及工业级PC;PC外围设备、手持式终端设备、远程医疗系统,以及身份识别系统等。 另外,带的HT45F23和HT45F43产品,其中HT45F23主要针对宽频带产品,例如联网型烟雾探测器等;而HT45F43则主要针对低功耗产品,例如CO探测器、红外(PIR)探测器等。 Holtek最新概况 盛群半导体公司,MCU产品占到公司收益的67%左右,剩余部分则来自MCU的外围产品,如 Management、、 ,以及软件支持等等。Holtek要提供给用户的将是一个“ Solution”:包含完整的硬件产品甚至是软件支持。Holtek公布了2010年9月份合并营业额为新台币335,219千元,较今年8月份减少14.67%,与去年同期相较增加4.83%。累计今年1至9月的合并营收为新台币3,205,853千元,较去年同期增加43.14%。 目前Holtek集团拥有大约600名员工,其中技术人员占到65%左右(包括研发和技术支持/维护);而在大陆大约有250名员工,主要分布在厦门和深圳。Holtek的13家主代理商分布在全国各地,包括北京、青岛、江苏、成都、福建、香港等地。

    时间:2019-01-11 关键词: 嵌入式处理器 ARM Cortex

  • 新唐Cortex-M0微控制器的省电管理

    新唐Cortex-M0微控制器的省电管理

      新唐科技的NUC1xx包含NUC101、NUC100、NUC120、NUC130和NUC140,是以ARM Cortex-M0为核心的32位微控制器(MCU),经由不同时钟的设定,最高可以达到 50MHz的运作频率。然而在一般简单控制或系统负载较低时,CPU并不需要执行在最高的运行时钟下即可应付所需要的计算量。这时候,便可以利用系统时钟的控制来降低时钟,以达到省电的目的。  另一种情况是CPU因为等待下一个工作或只需要久久工作一次时,就可以先将CPU进入Idle或Power Down模式,等到一定的时间之后或是有特定的事件发生时,才被唤醒过来进行相关事件的处理。同时,如果系统内没有用到的系统模块,也可以将其关闭以节省不必要的耗电。本文介绍各种不同的省电方法的原理,并提供相关的范例说明。  开关系统模块  在新唐科技NUC1xx中,为了省电的需求,当某个系统模块不使用时,可以将其输入时钟关闭,使其进入关闭的模式,依此来达到省电的效果。在NUC1xx中,几乎所有的系统模块都可以各别被关闭,这些模块包括:Watch Dog Timer、RTC、Timer0~3、I2C0~1、SPI0~3、UART0~2、PWM0~7、CAN、USB、ADC、ACMP、PS2、 PDMA、 Flash ISP。不过,并非每颗芯片都包含了所有模块功能,例如CAN模块只在NUC130和NUC140才有此功能,详细说明请参考各芯片的相关文件。  各模块的相关耗电如表1所示。  新唐科技NUC1xx藉由关闭各模块时钟的方式来达到关闭各模块的目的,所以要关闭模块就必须设定相关的时钟控制缓存器。NUX1xx提供AHBCLK Register与APBCLK Register,来控制上文所列出各模块的开关。  系统时钟设定  新唐科技NUC1xx本身的耗电量和它的运行时钟有很大关系。如果运行的时钟高,则耗电高,反之则比较省电,但同时CPU就可能无法负荷大量的运算。因此,如果要同时兼顾大量运算跟省电,就必须能够根据实际上的需求来调整CPU的工作时钟,以求达到最佳的运作效率。  NUC1xx内建了PLL,能使用外部 12MHz的晶振或是内部22M振荡器产生系统所需的时钟,由PLL所产生的时钟再经过适当除频,即可作为CPU的工作频率。另外NUC1xx也提供经由外部32KHz的晶振或是内部10KHz 振荡器直接供给作为CPU工作频率的方式。因此,NUC1xx对于工作时钟的设定,提供了很大的灵活性。  IDLE省电模式  新唐科技NUC1xx除了可利用设定最适合的工作时钟来达到省电的目的外,如果在系统完全不需要工作时,还可以将CPU及大部分的硬件关闭,以达到最大的省电效果。这种搭配关闭CPU及大部分硬件的模式,我们称之为省电模式,其中包括了Idle省电模式及Power Down省电模式。下面就Idle省电模式进行说明。  藉由关闭大部分硬件时钟以达到最大省电效率的模式主要有两种,一种是 Idle省电模式,另一种是Power Down省电模式。这两种模式最大的不同点是,当系统进入Idle省电模式下时,任何的中断事件都可以重新唤醒CPU,以便让系统可以处理新进的事件。但如果系统处于Power Down省电模式,就只有少数特定的中断事件能够唤醒系统。  由于所谓的Idle模式,实际上就是把 CPU的时钟关闭,这样让CPU在没有工作时处在最省电的模式。因为在这个模式下,只是将CPU的时钟关闭,一旦有任何中断事件发生,马上可以打开CPU 的时钟来处理相关的事件,所以不会造成处理事件的延迟,同时又可以达到省电效果,是兼顾速度与省电的一种模式。  NUC1xx 可以利用ARM Cortex-M0本身提供的WFI/WFE指令进入Idle模式。一旦进入Idle模式,CPU将立刻进入Sleep模式而停止运作,因此在WFI /WFE指令之后的程序都必须等到CPU被唤醒后才会被执行。此时NUC1xx的耗电量将降到约16mA@3.3V-48MHz。  进入Idle省电模式之后,如果要唤醒CPU,回到一般的工作模式,就必须先产生中断信号。该中断信号可以是NUC1xx中的任何模块所产生的中断,也可以通过外部中断的方式来唤醒CPU。需要注意的是,当决定CPU要由某个中断来唤醒时,就必须在进入Idle省电模式前,将该中断设定完成,才能使其产生中断事件来唤醒CPU。  Power Down省电模式  Power Down是新唐科技NUC1xx最省电的一种模式,因为一旦进入Power Down省电模式,晶振时钟会被关闭,整颗NUC1xx呈现静止的状态,这时的耗电量将减到最小的程度。而在此模式下,也只有少数的特定中断事件能够唤醒 NUC1xx,使其恢复工作状态。在Power Down模式下,NUC1xx提供了GPIO、USB、UART、RTC、ACMP和CAN的中断唤醒方式。  要进入 Power Down省电模式,除了必须呼叫WFI/WFE指令外,在调用WFI/WFE指令之前,必须另将PD_WAIT_CPU和PWR_DOWN_EN两个功能依序打开。已确保CPU先进入Sleep模式后,系统再进入Power Down模式,此时NUc1xx是属于最省电的状态,耗电量将降到约15uA。  一旦NUC1xx进入Power Down省电模式,由于大部分的逻辑电路都进入停止状态,因此要想唤醒CPU,必须经由特殊定义的中断源来唤醒。在Idle省电模式下,只要有任何中断即可唤醒CPU不同,不过相同的是,两者都必须要在进入省电模式前,先设定好将来要用来唤醒CPU的模块,这包括其中断或唤醒功能,这些为了唤醒CPU的准备都完成之后,才能进入省电模式,否则就没有任何方式能够再唤醒CPU了。  由于所谓的Power Down省电模式,实际上是把晶振的时钟关闭,让整个NUC1xx呈现静止的状态。而因为晶振也被关闭了,一旦有唤醒中断事件发生,需要等到晶振稳定下来后,CPU才能继续运作,所以由Power Down进入一般的工作模式,会需要延迟一点时间来等待,而NUC1xx系列所提供的延迟时间预设为4096个clock cycle。以12MHz来计算,延迟时间为(1/12MHz)*4096=341.12us(图2中的T2),而晶振起振所需时间(图2中的T1)则会随着晶振频率、品牌、PCB 布线等都会造成少许差异。一般而言, 12MHz晶振起振所需时间约1~2ms。实际量测范例数据如图2所示。  本文小结  本文介绍了新唐科技NUC1xx所提供的各种省电方式,包括了关闭没用到的模块、调整CPU运作的时钟、Idle省电模式与Power Down省电模式。在实际应用时,使用者可以根据自身所需,选择适合的方式,甚至组合不同的省电方法以达到最佳的省电效率。

    时间:2019-01-07 关键词: 微控制器 省电 嵌入式处理器 Cortex

  • ST推出全新32位 ARM Cortex微控制器

    ST推出全新32位 ARM Cortex微控制器

    横跨多重电子应用领域、全球领先的半导体供应商意法半导体(STMicroelectronics,简称ST;纽约证券交易所代码:STM)已开始向主要厂商供应最新 F3微控制器系列的样片,让客户能对意法半导体这一重量级的ARM® ™-M微控制器产品进行早期评估。 F3微控制器系列是以内置FPU(浮点单元)的-M4处理器内核的系统级芯片为基础,其优化的系统架构使其能有效控制并处理电路板内的混合信号,如三相电机控制、生物识别和工业输出或音频等。在消费电子、、便携健身器材、系统监控和电表产品中, F3有助于简化电路板设计,降低系统功耗,并节省电路板空间。最新F3系列把STM32微控制器产品组合的应用范围扩展到混合信号控制应用领域。 STM32 F3系列以多功能模拟外设、内置FPU的ARM -M4内核为特色,配备中低容量的存储器,价格极具市场竞争力。内置FPU的Cortex-M4内核在效能优异的Cortex-M3 CPU上增加了数字信号处理(DSP)功能、优化单周期指令、饱和算术指令和浮点单元等功能,使STM32 F3微控制器系列的处理性能更优于STM32 F1系列 Cortex-M3产品。STM32F3微控制器系列的市场定位介于广获好评的STM32 F1系列与性能最高的STM32 F4微控制器系列之间。STM32 F4微控制器系列同样基于内置FPU的Cortex-M4内核,但是配备大容量存储器和168MHz的最大处理频率让该系列产品更适于处理复杂的应用。 随着最新F3微控制器系列的上市,意法半导体的STM32微控制器产品家族现已超过350余款产品,适合各种不同的应用领域,从价格敏感的入门级设计,到对性能和芯片功能要求严格的应用。最新F3系列让意法半导体能将其在STM32产品与生态系统方面的优势,发挥在如高性能电机控制器和嵌入式数字音频系统等,同时具有高性能模拟器件和入门级数字信号处理器的应用。 意法半导体微控制器产品部总经理Michel Buffa表示:“最新F3系列把意法半导体的ARM Cortex-M4产品组合扩大到70余款产品,让客户能够利用STM32的优势,开发功能更强大的产品。结合先进处理器内核、高品质优异模拟外设和中容量的存储器,最新F3系列在Cortex微控制器阵营或专有内核产品中无人可比。” Michel Buffa还透露,STM32 F3微控制器 系列采用了意法半导体为STM32产品系列所开发的最新改进版外设,进一步提升意法半导体旗下ARM Cortex-M微控制器产品之间的兼容性。 技术信息 按照芯片存储器容量和集成的外设功能分类,内置FPU的ARM Cortex-M4处理器内核的STM32 F3微控制器系列共有四条产品线。这些外设具有极高的集成度和与同类相比最出色的性能,例如12位模数转换器( ,ADC)的采样转换速率达到500万次/秒。高集成度模拟外设可最大限度提高设计灵活性,无需在电路板上增加任何额外器件,即可实现先进的系统功能。 STM32 F30x有7个响应时间快达50ns的快速比较器、4个精度为1%的支持4种不同增益设置的可编程、两个12位数模转换器(digital-to-analog , DAC)和4个12位5Msps模数转换器(ADC)。STM32 F30x的ADC是ARM Cortex-M微控制器中性能最快的模数转换器,在交替模式下转换速率达到18Msps。该系列微控制器还整合两个最高频率为的高级电机控制器。这个特性让设计人员只需使用一个微控制器(通过芯片上模拟外设)即可同时控制家电等设备中的两个电机以及功率因数校正器(PFC)。此外,器分辨率小于7ns,使之更适合电信基础设备或数据服务器数字电源、太阳能发电设备的微和照明应用,让这些应用受益于STM32的可扩展性、低功耗和高性价比。 为帮助开发人员优化代码执行时间,STM32 F30x系列把8KB 的地址映射到指令总线,使之成为内核专用存储器(CCM-),系统启动时关键程序可全速载入8KB CCM存储器,无需等待。STM32 F30x以的速度取得94 Dhrystone 的优异表现,这相当于当执行闪存或代码时的62 D的处理性能,关键程序性能提升幅度达到52%。此外,STM32 F30x还把40KB的SRAM地址映射到数据总线。8K CCM-SRAM还能用于数据存储,而且性能不会受到任何影响。该系列产品与STM32 F1系列引脚相互兼容,可共用应用程序接口(API),这样的设计可简化升级所需的程序和时间。 STM32 F37x提供不同的外设功能组合。该系列产品是意法半导体首批结合16位Sigma-Delta的微控制器,使STM32产品家族扩大到高精度感应应用领域,只需采用一颗芯片即可解决传统需要一个独立的通用型处理器和另外安装模数转换器才能解决的问题。芯片上集成高达三个16位Sigma-Delta模数转换器、2.2V-3.6V分立模拟电源、多达21条单通道或差分通道(每个通道有7个可设置增益)。 STM32 F37x模拟外设包括两个快速比较器、三个12位数模转换器和一个12位 1Msps模数转换器,以及一个增强型消费电子控制器( ),使其特别适用于消费电子多媒体产品。与STM32 F1微控制器系列相比,STM32 F37x提供的是一个系统芯片,可让开发人员降低材料成本并简化电路板设计。 STM32 F30x/F37x系列主要特性: ·SRAM和CCM-SRAM包含奇偶校验功能,能够安全执行软件数据和代码; ·存储器保护单元(MPU) : ·电容触感功能(24键): ·支持USB和CAN总线接口; ·通信外设接口: 18Mbps SPI, I²C (极速模式), 9Mbps ; ·可校准实时时钟,精度高于百万分之一,支持直接输出日历 ·四种低功耗模式,包括 5&;A STOP停止模式,此模式下通信外设可快速唤醒系统; o 2&;A 待机模式(RTC运行) o 低于1&;A的 Vbat模式(后备) ·调试模式:串线调试(SWD), JTAG接口,Cortex-M4 ETM ·电源:2.0V到3.6V或1.8V+/-8% (指定型号) 意法半导体已开始向主要客户提供STM32 F30x系列(封装128KB闪存STM32F302以及封装256KB闪存STM32F303)和STM32 F37x系列(封装闪存STM32F372以及封装256KB闪存STM32F373)两大系列产品的样品,预计于2012年第三季度投入量产。

    时间:2019-01-03 关键词: 微控制器 st 嵌入式处理器 ARM Cortex

  • 一次内存错误调试总结(平台Cortex-M3)

    芯片:STM32F103CBT6

    时间:2018-12-31 关键词: 内存 平台 存储技术 错误 Cortex

  • 联发科发布Helio P90芯片:升级A75 CPU

    联发科发布Helio P90芯片:升级A75 CPU

    赶在今天的深圳发布会前,联发科提前在海外揭晓了曦力家族新品Helio P90芯片。CPU架构方面,P90终于不再和P60/70一样坚守A73,而是将大核升级为Cortex A75(两颗),同时搭配6颗Cortex A55效率核心。作为中端芯片,联发科并没有激进地采用A76(麒麟980、骁龙855),不过联发科透露,其在研的下一代核心会上,不妨期待。GPU方面比较另类,MTK弃用了Mali,而是换装了来自Imagination的IMG 9XM-HP8,号称比P60/70、三星Exynos 9610的Mali-G72 MP3有着50%的性能提升。官方提供的跑分数据是,GFXBench Manhattan测试中,骁龙660的小米A2 14fps、Helio P60的OPPO A3 11fps,而P90能到30fps。AI也是此次P90的主打,包括频率624MHz的专门AI加速单元,处理速度1127GMACs(每秒可操作11270亿次定点乘累加次数),比骁龙710的614GMACs快了近一倍,比P60快了3倍。其它公布的参数还有12nm制造工艺,最高3200万像素单摄或2500万+1600万像素双摄。据悉,搭载Helio P90的手机将在2019年上半年与消费者见面。

    时间:2018-12-24 关键词: helio a75 p90 mtk联发科 Cortex GPU

  • 联发科发布Helio P90:不再坚守A73、升级为Cortex A75!

    联发科发布Helio P90:不再坚守A73、升级为Cortex A75!

    赶在今天的深圳发布会前,联发科提前在海外揭晓了曦力家族新品Helio P90芯片(MT6779V)。CPU架构方面,P90终于不再和P60/70一样坚守A73,而是将大核升级为Cortex A75(两颗),同时搭配6颗Cortex A55效率核心。作为中端芯片,联发科并没有激进地采用A76(麒麟980、骁龙855),不过联发科透露,其在研的下一代核心会上,不妨期待。GPU方面比较另类,MTK弃用了Mali,而是换装了来自Imagination的IMG 9XM-HP8,号称比P60/70、三星Exynos 9610的Mali-G72 MP3有着50%的性能提升。官方提供的跑分数据是,GFXBench Manhattan测试中,骁龙660的小米A2 14fps、Helio P60的OPPO A3 11fps,而P90能到30fps。AI也是此次P90的主打,包括频率624MHz的专门AI加速单元,处理速度1127GMACs(每秒可操作11270亿次定点乘累加次数),比骁龙710的614GMACs快了近一倍,比P60快了3倍。其它公布的参数还有12nm制造工艺,最高3200万像素单摄或2500万+1600万像素双摄。据悉,搭载Helio P90的手机将在2019年上半年与消费者见面。

    时间:2018-12-14 关键词: 联发科 helio a75 p90 Cortex

  • arm cortex m0 lpc1114寄存器配置

    32位的单片机内部各种数据寄存器和控制寄存器都是32位的,同理,8位单片机内部的数据和控制寄存器都是8位的。例如:AT89C51单片机的“中断控制寄存器”IE定义如下图所示:bit7bit6bit5bit4bit3bit2bit1bit0EA保留ET2ESET1EX1ET0EX0LPC1114的“AHB总线时钟控制寄存器”SYSAHBCLKCTRL定义如下图所示:bit31bit30bit29bit28bit27bit26bit25bit24保留保留保留保留保留保留保留保留bit23bit22bit21bit20bit19bit18bit17bit16保留保留保留保留保留SSP1保留IOCONbit15bit14bit13bit12bit11bit10bit9bit8WDT保留ADCUARTSSP0CT32B1CT32B0CT16B1bit7bit6bit5bit4bit3bit2bit1bit0CT16B0GPIOI2CFLASH2FLASH1RAMROMSYS以上两个控制寄存器,一个是8位的,一个是32位的,它们的相同之处都是每一位决定了一项任务。例如,给AT89C51单片机的IE寄存器的bit4写1可以打开串口中断,写0可以关闭串口中断。给LPC1114单片机的AHBCLKCTRL寄存器的bit6写1表示打开GPIO的工作时钟,写0表示关闭GPIO的工作时钟。上面所讲的IE寄存器,可以用IE=0x80开启总中断,也可以直接写EA=1开启总中断。用EA=1来开启的方式就是“位操作”。“位操作”与直接写寄存器值相比,直接写寄存器将会改变整个寄存器的值,而“位操作”不会改变寄存器中的其它值。LPC1114单片机的寄存器不支持“位操作”,为了使得操作某位的同时,不影响其它位的值,我们需要运用一下C语言的逻辑“或”“与”操作。例如:对SYSAHBCLKCTRL寄存器的bit6写1:LPC_SYSCON->SYSAHBCLKCTRL |= (1

    时间:2018-12-14 关键词: m0 寄存器配置 lpc1114 ARM Cortex

  • IAR新款开发工具支持ARM Cortex M3

    开发工具供应商瑞典IAR公司日前宣布了在其集成开发环境EmbeddedWorkbenchforARM中支持新的ARMM3(CM3)架构。新的集成开发环境中将会包含一个高度优化Thumb2指令的C/C++编译器。 IAR同时还将发布新版的USB接口的J-LinkJTAG仿真器,无缝支持M3新处理器的调试和烧写功能。 支持CM3处理器的新的也将被定义成不同配置的版本,比如代码限制的学习版软件,该版本将随同IAR学习包(含仿真器和开发板)一起发行。 IAR公司总裁OlleEriksson表示:“我们看到8位/16位/32位的客户转向ARM的趋势,并相信-M3架构的性价比将对工程师们非常有吸引力,IAR公司正对基于ARMCortex-M3架构的新工具链作重大投入。”

    时间:2018-12-13 关键词: 开发工具 iar 嵌入式开发 新款 Cortex

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