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  • 联电、Cadence合作开发28纳米HPC+制程认证

    联电昨(6)日宣布,Cadence类比/混合信号(AMS)芯片设计流程已获得联电28纳米HPC+制程的认证。透过此认证,Cadence和联电的共同客户可以于28纳米HPC+制程上利用全新的AMS解决方案,去设计汽车、工业物联网(IoT)和人工智能(AI)芯片。 联电硅智财研发暨设计支援处处长林子惠表示,透过与Cadence的合作,结合Cadence AMS流程和联电设计套件,开发了一个全面而独特的设计流程,为在28纳米HPC+制程技术的芯片设计客户提供可靠与高效的流程。 上述完整的AMS流程是基于联电的晶圆设计套件(FDK)所设计的,其中包括具有高度自动化的电路设计、布局、签核和验证流程的一个实际示范电路,让客户可在28纳米的HPC+制程上实现更无缝的芯片设计。 Cadence AMS流程结合经定制化确认的类比/数位验证平台,并支持更广泛的Cadence智能系统设计策略,加速SoC设计。AMS流程具有整合标准元件数位化的功能,适合数位辅助类比的设计,客户可使用28纳米HPC+制程,开发汽车、工业物联网和AI应用。

    时间:2019-08-07 关键词: cadence 联电 28纳米 hpc+

  • 从入门到高手的硬件电路设计指南

    从入门到高手的硬件电路设计指南

    硬件电路是电路系统的重要组成部分,硬件电路设计是否合理直接影响电路系统的性能。硬件电路设计的一般分为设计需求分析、原理图设计、PCB设计、工艺文件处理等几个阶段,设计过程中的每一个细节都可能成为导致设计成功与失败的关键。 献给那些刚开始或即将开始设计硬件电路的人。时光飞逝,离俺最初画第一块电路已有3年。刚刚开始接触电路板的时候,与你一样,俺充满了疑惑同时又带着些兴奋。在网上许多关于硬件电路的经验、知识让人目不暇接。像信号完整性,EMI,PS设计准会把你搞晕。别急,一切要慢慢来。 1)总体思路。设计硬件电路,大的框架和架构要搞清楚,但要做到这一点还真不容易。有些大框架也许自己的老板、老师已经想好,自己只是把思路具体实现;但也有些要自己设计框架的,那就要搞清楚要实现什么功能,然后找找有否能实现同样或相似功能的参考电路板(要懂得尽量利用他人的成果,越是有经验的工程师越会懂得借鉴他人的成果)。 2)理解电路。如果你找到了的参考设计,那么恭喜你,你可以节约很多时间了(包括前期设计和后期调试)。马上就copy?NO,还是先看懂理解了再说,一方面能提高我们的电路理解能力,而且能避免设计中的错误。 3)没有找到参考设计? 没关系。先确定大IC芯片,找datasheet,看其关键参数是否符合自己的要求,哪些才是自己需要的关键参数,以及能否看懂这些关键参数,都是硬件工程师的能力的体现,这也需要长期地慢慢地积累。这期间,要善于提问,因为自己不懂的东西,别人往往一句话就能点醒你,尤其是硬件设计。 4)硬件电路设计主要是三个部分,原理图,pcb ,物料清单(BOM)表。原理图设计就是将前面的思路转化为电路原理图。它很像我们教科书上的电路图。pcb涉及到实际的电路板,它根据原理图转化而来的网表(网表是沟通原理图和pcb之间的桥梁),而将具体的元器件的封装放置(布局)在电路板上,然后根据飞线(也叫预拉线)连接其电信号(布线)。完成了pcb布局布线后,要用到哪些元器件应该有所归纳,所以我们将用到BOM表。 5)用什么工具?Protel,也就是altimuml容易上手,在国内也比较流行,应付一般的工作已经足够,适合初入门的设计者使用。 其实无论用简单的protel或者复杂的cadence工具,硬件设计大环节是一样的(protel上的操作类似windwos,是post-command型的;而cadence的产品concept & allegro 是pre-command型的,用惯了protel,突然转向cadence的工具,会不习惯就是这个原因)。设计大环节都要有1)原理图设计。2)pcb设计。3)制作BOM表。现在简要谈一下设计流程(步骤): 1)原理图库建立。要将一个新元件摆放在原理图上,我们必须得建立改元件的库。库中主要定义了该新元件的管脚定义及其属性,并且以具体的图形形式来代表(我们常常看到的是一个矩形(代表其IC BODY),周围许多短线(代表IC管脚))。protel创建库及其简单,而且因为用的人多,许多元件都能找到现成的库,这一点对使用者极为方便。应搞清楚ic body,ic pins,input pin,output pin, analog pin, digital pin, power pin等区别。 2)有了充足的库之后,就可以在原理图上画图了,按照datasheet和系统设计的要求,通过wire把相关元件连接起来。在相关的地方添加line和text注释。wire和line的区别在于,前者有电气属性,后者没有。wire适用于连接相同网络,line适用于注释图形。这个时候,应搞清一些基本概念,如:wire,line,bus,part,footprint,等等。 3)做完这一步,我们就可以生成netlist了,这个netlist是原理图与pcb之间的桥梁。原理图是我们能认知的形式,电脑要将其转化为pcb,就必须将原理图转化它认识的形式netlist,然后再处理、转化为pcb。 4)得到netlist,马上画pcb?别急,先做ERC先。ERC是电气规则检查的缩写。它能对一些原理图基本的设计错误进行排查,如多个output接在一起等问题。(但是一定要仔细检查自己的原理图,不能过分依赖工具,毕竟工具并不能明白你的系统,它只是纯粹地根据一些基本规则排查。) 5)从netlist得到了pcb,一堆密密麻麻的元件,和数不清的飞线是不是让你吓了一跳?呵呵,别急还得慢慢来。 6)确定板框大小。在keepout区(或mechanic区)画个板框,这将限制了你布线的区域。需要根据需求好考虑板长,板宽(有时,还得考虑板厚)。当然了,叠层也得考虑好。(叠层的意思就是,板层有几层,怎么应用,比如板总共4层,顶层走信号,中间第一层铺电源,中间第二层铺地,底层走信号)。 先解释一下(2)中的术语。 post-command,例如我们要拷贝一个object(元件),我们要先选中这个object,然后按ctrl+C,然后按ctrl+V(copy命令发生在选中object之后)。这种操作windows和protel都采用的这种方式。但是concept就是另外一种方式,我们叫做pre-command。同样我们要拷贝一个东西,先按ctrl+C,然后再选中object,再在外面单击(copy命令发生在选中object之前)。 1)确定完板框之后,就该元件布局(摆放)了,布局这步极为关键。它往往决定了后期布线的难易。哪些元器件该摆正面,哪些元件该摆背面,都要有所考量。但是这些都是一个仁者见仁,智者见智的问题;从不同角度考虑摆放位置都可以不一样。其实自己画了原理图,明白所有元件功能,自然对元件摆放有清楚的认识(如果让一个不是画原理图的人来摆放元件,其结果往往会让你大吃一惊^_^)。对于初入门的,注意模拟元件,数字元件的隔离,以及机械位置的摆放,同时注意电源的拓扑就可以了。 2)接下来就是布线。这与布局往往是互动的。有经验的人往往在开始就能看出哪些地方能布线成功。如果有些地方难以布线还需要改动布局。对于fpga设计来说往往还要改动原理图来使布线更加顺畅。布线和布局问题涉及的因素很多,对于高速数字部分,因为牵扯到信号完整性问题而变得复杂,但往往这些问题又是难以定量或即使定量也难以计算的。所以,在信号频率不是很高的情况下,应以布通为第一原则。 3)OK了?别急,用DRC检查检查先。这是一定要检查的。DRC对于布线完成覆盖率以及规则违反的地方都会有所标注,按照这个再一一的排查,修正。 4)有些pcb还要加上敷铜(可能会导致成本增加),将出线部分做成泪滴(工厂也许会帮你加)。最后的pcb文件转成gerber文件就可交付pcb生产了。(有些直接给pcb也成,工厂会帮你转gerber)。 5)要装配pcb,准备bom表吧,一般能直接从原理图中导出。但是需要注意的是,原理图中哪些部分元件该上,哪些部分元件不该上,要做到心理有数。对于小批量或研究板而言,用excel自己管理倒也方便(大公司往往要专业软件来管理)。而对于新手而言,第一个版本,不建议直接交给装配工厂或焊接工厂将bom的料全部焊上,这样不便于排查问题。最好的方法就是,根据bom表自己准备好元件。等到板来了之后,一步步上元件、调试。 再谈谈调试吧。 1)拿到板第一步做什么,不要急急忙忙供电看功能,硬件调试不可能一步调试完成的。先拿万用表看看关键网络是否有不正常,主要是看电源与地之间有否短路(尽管生产厂商已经帮你做过测试,这一步还是要自己亲自看看,有时候看起来某些步骤挺繁琐,但是可以节约你后面不少时间!),其实短路与否不光pcb有关,在生产制作的任何一个环节可能导致这个问题,IO短路一般不会造成灾难性的后果,但是电源短路就...... 2)电源网络没短路?那么好,那就看看电源输出是否是自己理想的值,对于初学者,调试的时候最好IC一件件芯片上,第一个要上的就是电源芯片。 3)电源网络短路了?这个比较麻烦,不过要仔细看看自己原理图是否有可能这样的情况,同时结合割线的方法一步步排查倒底是什么地方短路了,是pcb的问题(一般比较烂的pcb厂就可能出现这种情况),还是装配的问题,还是自己设计的问题。关于检查短路还有一些技巧,这在今后登出...... 4)电源芯片没有输出?检查检查你的电源芯片输入是否正常吧,还需要检查的地方有使能信号,分压电阻,反馈网络...... 5)电源芯片输出值不在预料范围?如果超过很离谱,比如到了10%,那么看看分压电阻先,这两个分压电阻一般要用1%的精度,这个你做到了没有,同时看看反馈网络吧,这也会影响你的输出电源的范围。 6)电源输出正常了,别高兴,如果有条件的话,拿示波器看看吧,看看电源的输出跳变是否正常。也就是抓取开电的瞬间,看看电源从无到有的情况(至于为什么要看着个,嘿嘿......专业人士还是要看的~) 这一节谈谈电源。 无疑电源设计是整个电路板最重要的一环。电源不稳定,其他啥都别谈。我想不用balabala述说它究竟有多么重要了。 在电源设计我们用得最多的场合是,从一个稳定的“高”电压得到一个稳定的“低”电压。这也就是经常说的DC-DC(直流-直流),而直流-直流中用得最多的电源稳压芯片有两种,一种叫LDO(低压差线性稳压器,我们后面说的线性稳压电源,也是指它),另一种叫PWM(脉宽调制开关电源,我们在本文也称它开关电源)。我们常常听到PWM的效率高,但是LDO的响应快,这是为什么呢?别着急,先让我们看看它们的原理。 下面会涉及一些理论知识,但是依然非常浅显易懂,如果你不懂,嘿嘿,得检查一下自己的基础了。 1、线性稳压电源的工作原理     如图是线性稳压电源内部结构的简单示意图。我们的目的是从高电压Vs得到低电压Vo。在图中,Vo经过两个分压电阻分压得到V+,V+被送入放大器(我们把这个放大器叫做误差放大器)的正端,而放大器的负端Vref是电源内部的参考电平(这个参考电平是恒定的)。放大器的输出Va连接到MOSFET的栅极来控制MOSFET的阻抗。Va变大时,MOSFET的阻抗变大;Va变小时,MOSFET的阻抗变小。MOSFET上的压降将是Vs-Vo。 现在我们来看Vo是怎么稳定的,假设Vo变小,那么V+将变小,放大器的输出Va也将变小,这将导致MOSFET的阻抗变小,这样经过同样的电流,MOSFET的压差将变小,于是将Vo上抬来抑制Vo的变小。同理,Vo变大,V+变大,Va变大,MOSFET的阻抗变大,经过同样的电流,MOSFET的压差变大,于是抑制Vo变大。 2、开关电源的工作原理     如上图,为了从高电压Vs得到Vo,开关电源采用了用一定占空比的方波Vg1,Vg2推动上下MOS管,Vg1和Vg2是反相的,Vg1为高,Vg2为低;上MOS管打开时,下MOS管关闭;下MOS管打开时,上MOS管关闭。 由此在L左端形成了一定占空比的方波电压,电感L和电容C我们可以看作是低通滤波器,因此方波电压经过滤波后就得到了滤波后的稳定电压Vo。Vo经过R1、R2分压后送入第一个放大器(误差放大器)的负端V+,误差放大器的输出Va做为第二个放大器(PWM放大器)的正端,PWM放大器的输出Vpwm是一个有一定占空比的方波,经过门逻辑电路处理得到两个反相的方波Vg1、Vg2来控制MOSFET的开关。 误差放大器的正端Vref是一恒定的电压,而PWM放大器的负端Vt是一个三角波信号,一旦Va比三角波大时,Vpwm为高;Va比三角波小时,Vpwm为低,因此Va与三角波的关系,决定了方波信号Vpwm的占空比;Va高,占空比就低,Va低,占空比就高。经过处理,Vg1与Vpwm同相,Vg2与Vpwm反相;最终L左端的方波电压Vp与Vg1相同。如下图:     当Vo上升时,V+将上升,Va下降,Vpwm占空比下降,经过们逻辑之后,Vg1的占空比下降,Vg2的占空比上升,Vp占空比下降,这又导致Vo降低,于是Vo的上升将被抑制。反之亦然。 3、线性稳压电源和开关电源的比较 懂得了线性稳压电源和开关电源的工作原理之后,我们就可以明白为什么线性稳压电源有较小的噪声,较快的瞬态响应,但是效率差;而开关电源噪声较大,瞬态响应较慢,但效率高了。 线性稳压电源内部结构简单,反馈环路短,因此噪声小,而且瞬态响应快(当输出电压变化时,补偿快)。但是因为输入和输出的压差全部落在了MOSFET上,所以它的效率低。因此,线性稳压一般用在小电流,对电压精度要求高的应用上。 而开关电源,内部结构复杂,影响输出电压噪声性能的因数很多,且其反馈环路长,因此其噪声性能低于线性稳压电源,且瞬态响应慢。但是根据开关电源的结构,MOSFET处于完全开和完全关两种状态,除了驱动MOSFET,和MOSFET自己内阻消耗的能量之外,其他能量被全部用在了输出(理论上L、C是不耗能量的,尽管实际并非如此,但这些消耗的能量很小)。 先写part 8,待到图片能上传再添补 part 6,7做为描述开关电源原理,以及LDO与开关电源比较之用。 这一部分澄清高速信号认识的一些误区。 一) 高速看的是信号沿,不是时钟频率。 1)一般而言,时钟频率高的,其信号上升沿快,因此一般我们把它们当成高速信号;但反过来不一定成立,时钟频率低的,如果信号上升沿依然快的,一样要把它当成高速信号来处理。根据信号理论,信号上升沿包含了高频信息(用傅立叶变换,可以找出定量表达式),因此,一旦信号上升沿很陡,我们应该按高速信号来处理,设计不好,很可能出现上升沿过于缓慢,有过冲,下冲,振铃的现象。比如,I2C信号,在超快速模式下,时钟频率为1MHz,但是其规范要求上升时间或下降时间不超过120ns!确实有很多板I2C就过不了关! 2)因此,我们更应该关注的是信号带宽。根据经验公式,带宽与上升时间(10%~90%)的关系为 Fw * Tr = 3.5 二) 示波器选择 1)很多人注意到了示波器的采样率,没有注意到示波器的带宽。但往往示波器带宽是一个更重要的参数。一些人以为只要示波器采样率满足超过信号时钟频率的两倍就行了,这是大错特错。错误的原因是错误的理解了采样定理。采样定理1说明了当采样频率大于信号最大带宽的两倍,就能完美地恢复原信号。但是,采样定理指的信号是带限信号(带宽是有限的),与现实中的信号严重不符。我们一般的数字信号,除了时钟之外,都不是周期的,从长时间来看,其频谱是无限宽的;要能捕获到高速信号,就不能对其高频分量太多的失真。示波器带宽指标与此息息相关。因此,真正要注意的依然是用示波器捕获的信号的上升沿失真在我们可接受的范围。 2)那么选多高带宽的示波器才合适呢?理论上5倍于信号带宽的示波器捕获的信号比原信号损失不到3%。如果要求损失更宽松,那就可以选择更低端的示波器。用到3倍于信号带宽的示波器应该能满足大多数要求。但是不要忘了你探头的带宽!

    时间:2019-07-30 关键词: cadence 电路设计 Protel 硬件电路设计

  • cadence 元器件引脚名称 隐藏与显示

    cadence 元器件引脚名称 隐藏与显示

    1、在元器件上右键->Edit Part,结果发现Pin Visible属性是灰色的,无法修改2、点菜单栏,在Options->Part Properties里面修改元器件引脚的显示和隐藏就可以了

    时间:2019-06-14 关键词: cadence

  • Arm推出致力于高效、安全的物联网设计的全新物联网测试芯片和开发板

    Arm推出致力于高效、安全的物联网设计的全新物联网测试芯片和开发板

    新闻摘要:(1)Arm采用三星Foundry工艺技术,推出首款支持嵌入式随机存取存储器(eMRAM)的测试芯片,能够运行于Mbed OS和Arm Pelion物联网平台;(2)Musca-S1测试芯片集成的FD-SOI基底偏压和eMRAM技术,可运用于高能效物联网设备上的SoC设计;(3)测试芯片和开发板预计将于2019年第四季度提供给物联网设备设计师进行评估。北京–2019年6月5日—在美国的三星代工论坛上,Arm与三星Foundry、Cadence和Sondrel合作,展示了首款28纳米FD-SOIeMRAM的物联网测试芯片和开发板。Musca-S1旨在为物联网设计人员在片上系统开发过程中提供更多选择。设计人员现在可以轻松实施更安全、更全面的物联网解决方案,使他们能够更加专注于核心产品的差异化,并加快上市时间。Arm公司物理设计部门副总裁、总经理及Arm院士Gus Yeung表示:“一个由万亿互联设备构造世界的承诺并不遥远,但要想让物联网设备规模化,我们必须继续将一系列技术选项提供给设计人员进行测试和评估。这种合作产生了一个真正的端到端解决方案,确保物联网设计人员能够从设备到数据的安全性对其产品设计进行原型设计。”相对于之前Arm的Musca解决方案,Musca-S1测试芯片板现在支持测试和评估新的eMRAM技术,通过安全内存来实现可靠、低功耗和安全的设备开发。eMRAM技术优于传统嵌入式闪存(eFlash)存储技术,因为它可以轻松扩展到40纳米以下的工艺技术,使片上系统(SoC)设计人员能够根据各种用例对内存和功耗的要求,更加灵活地扩展其内存需求。Musca-S1测试芯片整合了片上电源控制、三星Foundry的反向体偏置(Reverse Body Biasing)和eMRAM断电非易失性存储器,支持对新型高能效受控物联网设备的测试和评估。在三星Foundry硅片上,设计人员将首次有机会运行Arm® Mbed™ OS,并且使用Arm Pelion™物联网平台来测试设备和数据管理功能。通过将Arm IP和软件解决方案集成在一块开发板上,物联网设计人员可以测试和评估Arm的端到端安全物联网解决方案,大规模展示高能效和安全的物联网。此外,Musca-S1测试芯片板可以让设计人员灵活地为未来产品重新调整参考设计,从而进一步降低成本和上市时间。Musca-S1测试芯片和开发板已获得PSA Certified 1级认证,汇集了Arm物联网安全产品组合的关键组件,包括Arm CryptoCell-300系列、Arm Coresight™、Arm TrustZone®和Trusted Firmware-M (TF-M)。基于Arm Cortex®-M33内核,采用Arm Corstone™-200安全基础IP以及通过Arm Keil® MDK和ULINK-Plus™ probe验证的硬件构建。利用Sondrel公司的设计服务来加快设计人员的开发进度。使用Cadence的数字实现、签核(signoff)、验证流程以及标准IP,降低设计风险。供应時間和更多信息Musca-S1测试芯片和开发板会在中國举办的三星代工论坛展出。Musca-S1将于2019年第三季度限量供应,并计划于2019年第四季度向客户开放租借。欲了解更多有关Musca-S1测试芯片和开发板的信息,请联系Arm。合作伙伴引述三星电子设计平台开发执行副总裁Jaehong Park“此次与我们的SAFE方案的合作伙伴Arm、Cadence和Sondrel的合作首次将Arm Musca测试芯片和开发板实现在三星Foundry硅片。Musca-S1和实际运作中的28FD-SOI硅片的结合,保证了物联网设计人员可以实现更快的开发,在下一代物联网设备中部署基底偏压并集成eMRAM技术,以提高能效和物联网安全性。”Cadence数字与签核事业部产品管理副总裁KT Moore“Musca-S1是业界首款得到硅验证的基于28纳米FD-SOI eMRAM和Cacence® IP的物联网片上设计,采用Cadence数字和签核全流程解决方案实施,支持从合成到签核的反向偏置,包括物理验证和DFM签核。此外,Musca-S1使用了Cadence验证套件进行验证,协议合规性则使用了Cadence VIP和内存模型进行验证。通过与Arm、三星和Sondrel的合作,我们使共同客户能够满怀信心地创建具有内置安全性和连接能力的高能效MRAM物联网边缘设备,并进一步加快新兴应用领域的创新。”Sondrel首席执行官Graham Curren“Musca-S1不仅仅是一个保障联网设备的安全并对其进行大规模管理的设计解决方案,也是一条基于半导体行业领导者之间合作的简单而安全的市场之路。它面向从最简单到最智能的边缘节点设备,汇集了工具、技术、流程和人员的最佳组合,为强大的物联网设备设计定义了新标准。”

    时间:2019-06-05 关键词: cadence ARM 物联网测试芯片 三星foundry sondrel

  • 电路仿真软件哪个好? 7款主流电路仿真软件优缺点大比拼

      微电子及集成电路技术发展日新月异,离不开EDA电子电路仿真软件的支持。每天不知有多少电路设计及验证者,使用着各种电路仿真软件工具。俗话说,工欲善其事必先利其器,如何挑选合适的电路仿真软件工具?是决定工作效率的一个关键。对于市场上各类电路仿真软件工具,工程师至少要做到知己知彼,什么样的电路仿真软件工具适合什么样的电路设计?各种电路仿真软件工具的优点及不足?本文为大家整理了常用的几款电路仿真软件工具,并对这些电路仿真软件工具的优缺点做了简单比较。 一、Cadence Cadence 公司是老牌的EDA工具提供商,采用Cadence的软件、硬件和半导体IP,用户能更快速向市场交付产品。Cadence公司创新的"系统设计实现" (SDE)战略,将帮助客户开发出更具差异化的产品——小到芯片大至系统——涵盖移动设备、消费电子、云数据中心、汽车、航空、物联网、工业应用以及其他细分市场。 其电路仿真软件Cadence® Sigrity™ 2018版本包含了最新的3D解决方案,帮助PCB设计团队缩短设计周期的同时实现设计成本和性能的最优化。 独有的3D设计及分析环境,完美集成了Sigrity工具与Cadence Allegro®技术,较之于当前市场上依赖于第三方建模工具的产品,Sigrity™ 2018版本可提供效率更高、出错率更低的解决方案,大幅度缩短设计周期的同时、降低设计失误风险。 此外,全新的3D Workbench解决方案弥补了机械和电气领域之间的隔阂,产品开发团队自此能够实现跨多板信号的快速精准分析。 Sigrity 2018最新版可帮助设计人员全面了解其系统,并将设计及分析扩展应用到影响高速互连优化的方方面面:不仅包括封装和电路板,还包括连接器和电缆领域。集成的3D设计及分析环境使PCB设计团队能够在Sigrity工具中实现PCB和IC封装高速互连的优化,然后在Allegro PCB、Allegro Package Designer或Allegro SiP Layout中自动执行已优化的PCB和IC封装互连,无需进行重新绘制。而直至今日,优化结果导回设计软件的流程始终是一项容易出错、需要仔细验证的手动工作。通过自动化该流程,Sigrity 2018最新版能够降低设计出错风险,免去设计人员花费数小时重新绘制和重新编辑工作的时间,更能避免在原型送到实验室之后才发现错误而浪费掉数天的时间。这不仅大大减少了原型迭代次数,更通过避免设计返工和设计延期而为设计项目节省大量的资金。 Cadence的电路仿真软件的一个小缺点是,操作较为复杂,比较适合复杂板的开发。   二、Altium Designer Altium Designer 是原Protel软件开发商Altium公司推出的一体化的电子产品开发系统,主要运行在Windows操作系统。这套软件通过把原理图设计、电路仿真、PCB绘制编辑、拓扑逻辑自动布线、信号完整性分析和设计输出等技术的完美融合,为设计者提供了全新的设计解决方案,使设计者可以轻松进行设计,熟练使用这一软件使电路设计的质量和效率大大提高。 Altium Designer 除了全面继承包括Protel 99SE、Protel DXP在内的先前一系列版本的功能和优点外,还增加了许多改进和很多高端功能。该平台拓宽了板级设计的传统界面,全面集成了FPGA设计功能和SOPC设计实现功能,从而允许工程设计人员能将系统设计中的FPGA与PCB设计及嵌入式设计集成在一起。 由于Altium Designer 在继承先前Protel软件功能的基础上,综合了FPGA设计和嵌入式系统软件设计功能,Altium Designer 对计算机的系统需求比先前的版本要高一些。 目前最高版本为:Altium Designer 19.0.12 。 Altium Designer 的缺点是对复杂板的设计不及Cadence。   三、Proteus Proteus软件是英国Lab Center Electronics公司出版的EDA工具软件,支持电路图设计、PCB布线和电路仿真。Proteus支持单片机应用系统的仿真和调试,使软硬件设计在制作PCB板前能够得到快速验证,不仅节省成本,还缩短了单片机应用的开发周期。Proteus 是单片机工程师必须掌握的工具之一。 Proteus软件分为ARES和ISIS模块,ARES用来制作PCB,ISIS用来绘制电路图和进行电路仿真。 Proteus的缺点是,对电路的数据计算方面不足。   四、 Multisim Multisim是美国国家仪器(NI)有限公司推出的以Windows为基础的电路仿真软件工具,适用于板级的模拟/数字电路板的设计工作。它包含了电路原理图的图形输入、电路硬件描述语言输入方式,具有丰富的仿真分析能力。 在模电、数电的复杂电路虚拟仿真方面,Multisim是当之无愧的一哥。它有形象化的极其真实的虚拟仪器,无论界面的外观还是内在的功能,都达到了的最高水平。它有专业的界面和分类,强大而复杂的功能,对数据的计算方面极其准确。在电子竞赛的学生中拥有广泛 的粉丝,尤其是模拟电路时,用得最多的电路仿真软件就是Multisim。同时,Multisim不仅支持mcu,还支持汇编语言和C语言为单片机注入程序,并有与之配套的制版软件NI Ultiboard10,可以从电路设计到制板layout一条龙服务。 Multisim的缺点是,软件过于庞大,对MCU的支持不足,制板等附加功能比不上其他的专门的软件。   五、Matlab电路仿真软件包Simulink Simulink是MATLAB中的一种可视化电路仿真软件, 是一种基于MATLAB的框图设计环境,是实现动态系统建模、仿真和分析的一个软件包,被广泛应用于线性系统、非线性系统、数字控制及数字信号处理的建模和仿真中。使用MatlabSimulink的好处是:其数据处理十分有效、精细,运行速度较快;其数据的格式兼容性十分好,便于数据的后处理与分析,尤其是控制特性的研究分析。 Matlab的缺点在于Matlab是对理想模型的仿真,不能考虑非理性状态下的情况。   六、TINA-TI TINA 是一款易于使用但功能强大的电路仿真软件,基于 SPICE 引擎。其研发者是欧洲DesignSoft Kft.公司,大约流行四十多个国家,并有二十余种不同语言的版本,其中包括中文版,大约含有两万多个分立或集成电路元器件。 TINA-TI 是由 DesignSoft 专为德州仪器 (TI) 而准备的。 TINA-TI 提供了 SPICE 的所有传统直流、瞬态和频率域分析以及更多。TINA 具有广泛的后处理功能,允许用户按照希望的方式设置结果的格式。虚拟仪器允许选择输入波形、探针电路节点电压和波形。 TINA 的原理图捕捉非常直观 - 真正的"快速入门"。 对于用户来说,Tina的界面简单直观,元器件不算多,但是分类很好,而且TI公司的元器件最齐全,当在Multisim找不到对应的器件时,就会用到Tina来仿真。 Tina-TI的缺点是,功能相对较少,对TI公司之外的元器件支持较少。   七、Infineon Designer Infineon Designer兼具模拟和数字电路仿真软件功能,是一款在线工具,可实现在线仿真,设计产品原型。 Infineon Designer也是基于DesignSoft TINA产品。利用 Infineon Designer,工程师只需一个浏览器,便能为特定应用找到相匹配的器件。整个仿真过程直观、快速,无需安装任何软件或购买许可证。 主要涵盖产品级、应用级和系统仿真三个方面,包括基于参数搜索的产品查找器、应用方案查找器以及系统仿真工具。支持16个产品查找器,适用于7000多款英飞凌产品。 免费简单易用是这类在线仿真工具的优点,缺点是功能不够强大,支持的器件有限。  

    时间:2019-05-28 关键词: cadence altium 电路仿真 matlab 电路仿真软件

  • Cadence推出Clarity 3D场求解器,为系统级分析和设计提供前所未有的性能及容量

    此次发布标志Cadence进军快速增长的系统级分析和设计市场 内容提要: ·Clarity 3D Solver场求解器是Cadence系统分析战略的首款产品,电磁仿真性能比传统产品提高10倍,并拥有近乎无限的处理能力,同时确保仿真精度达到黄金标准 ·全新的突破性的架构针对云计算和分布式计算的服务器进行优化,使得仿真任务支持调用数以百计的CPU进行求解 ·真正的3D建模技术,避免传统上为了提高仿真效率而人为对结构进行剪切带来的仿真精度降低的风险 ·轻松读取所有标准芯片和IC封装平台的设计数据,并与Cadence设计平台实现专属集成 楷登电子(美国Cadence公司,NASDAQ:CDNS)今日发布Cadence® Clarity™ 3D Solver场求解器,正式进军快速增长的系统级分析和设计市场。与传统的三维场求解器相比,Cadence® Clarity™ 3D Solver场求解器在精度达到黄金标准的同时,拥有高达10倍的仿真性能和近乎无限的处理能力。得益于最先进的分布式并行计算技术,Clarity 3D 场求解器有效地解决了为芯片、封装、PCB、接插件和电缆设计等复杂的3D结构设计中的电磁(EM)挑战,为任何拥有桌面电脑、高性能计算(HPC)或云计算资源的工程师提供真正的3D分析支持。Clarity 3D 场求解器可以轻松读取所有标准芯片、IC封装和PCB设计实现平台的设计数据,同时为使用Cadence Allegro® 和Virtuoso® 设计实现平台的设计团队提供专属集成优势。 硅基板(interposer)、刚柔板(rigid-flex)和多die堆叠的三维封装的高度复杂结构必须在三维环境精确建模,才能实现三维结构设计的优化和高速信号的稳定传输。例如112G串行链路串行器/解码器(SerDes)接口的高速信令传输,对高保真的互连设计极为依赖,阻抗的任何微小变化都可能对误码率产生负面影响。因此,互连结构的优化必须进行数十次复杂结构的场提取和仿真以对互连设计进行广泛研究。为了满足工作负荷需求,传统的电磁仿真程序必须运行在大型、昂贵的高性能服务器上;此外,因为速度和处理能力的限制,用户需要小心地简化和/或将结构切分成更小的片段,以适应本地运行的计算资源限制。这种伪3D方法也伴随着风险,由于模型简化和切分设定的人为误差,模型运算结果的精确度可能会受到影响。 Clarity 3D 场求解器技术解决了设计5G通信、汽车/ADAS、高性能计算和物联网应用系统时最复杂的电磁(EM)挑战。业界领先的Cadence分布式多处理技术为Clarity 3D场求解器提供了无限制的处理能力和10倍以上的运行效率,能有效应对更大更复杂的三维结构电磁仿真需求。Clarity 3D场求解器为信号完整性(SI)、电源完整性(PI)和电磁兼容(EMC)分析创建高度精确的S参数模型,使得仿真结果与实验室测量数据相匹配。 经过优化,Clarity 3D 场求解器可以将同一任务分配到多个低成本计算机,并且保持与在更强大、更昂贵的TB内存级服务器上运行时同样的效率。Clarity 3D 场求解器采用独特的分布式自适应网格结构,内存要求比传统3D场求解器显著降低,能够充分利用成本效益更高的云计算和本地分布式计算。上述优势让已经支持云计算的Clarity 3D场求解器成为公司优化云计算资源预算的理想选择。 同时使用Clarity 3D场求解器和Cadence Sigrity™ 3DWorkbench,用户可以将电缆和接插件等机械结构与系统设计结合,并将机电互连结构建模为单一的整体模型。Clarity 3D场求解器还可与Virtuoso、Cadence SiP和Allergro设计实现平台集成,在Allegro和Virtuoso环境下设计三维结构,在分析工具中优化后导回设计工具中,而无需重新绘制。 “想要在超过30层的高密度PCB上维持GB级高速传输,我们需要对复杂结构完成精确的互连提取,以支持信号完整性分析”,泰瑞达半导体测试事业部工程副总裁Rick Burns说道,“使用Cadence Clarity 3D 场求解器,我们仅需之前所花时间的一小部分就可以实现必要精度。这为我们打开了分析可能性的新纪元,我们现在只需要之前一次仿真所耗时间就可以完成几十次仿真。这可以减少设计返工,帮助实现我们的承诺——以最低的测试成本为客户提供最高的产出。” “随着我们跨入了超摩尔定律(More than Moore)时代,多物理层仿真已经在我们未来系统和芯片设计中越来越重要。” 海思半导体平台与关键技术开发部部长夏禹女士说道。“传统的3D 场求解器技术无法满足我们对系统级仿真(包括芯片、封装、PCB、结构件)的要求, 我们非常高兴的看到了Cadence Clarity 3D场求解器突破性的性能和处理能力,并且我们期待Cadence能带来更多的系统级仿真创新方案。” “Cadence新成立的系统分析事业部正在为下一代算法开辟新的天地,解决IC、封装、电路板和全系统中出现的最为棘手的电磁难题,”Cadence公司副总裁、定制IC芯片和PCB事业部总经理Tom Beckley说道。“Clarity 3D场求解器是这一战略下的首项重大技术突破,使得Cadence产品得以超越传统EDA,进一步推进了我们的系统设计实现战略,让我们可以拓展系统多样性和市场机遇。有了Clarity 3D场求解器,半导体和系统公司在面对一系列当前最具挑战性的应用时能够充分解决系统层面的问题,其中包括112G通讯网络、物联网(IoT)、汽车/ADAS及其他复杂的高速电子系统。”

    时间:2019-04-10 关键词: cadence 3d场求解器 系统级分析

  • 面向下一代云到边缘基础设施,Arm、Cadence、Xilinx联合推出基于台积电7nm工艺的首款Arm Neoverse系统开发平台

    内容提要: ·高性能计算领域领导者联合交付业内首款7nm Arm Neoverse N1 SoC开发平台,和CCIX互连架构 ·该开发平台包括一个2.6-3GHz的Neoverse N1 SoC,该SoC基于TSMC 7nm FinFET工艺,完全采用Cadence全套流程来完成设计实现和验证,并能通过CCIX协议与 Xilinx FPGA进行互联。 Arm、Cadence Design Systems, Inc. (NASDAQ: CDNS) 和Xilinx, Inc. (NASDAQ: XLNX)今日宣布,联合推出基于全新ArmÒ Neoverse™ N1的系统开发平台,该平台将面向下一代云到边缘基础设施,并已在TSMC7纳米FinFET工艺上得到全面硅验证。Neoverse N1 系统开发平台(SDP)同时也是业内第一个7纳米基础设施开发平台,可利用CCIX互联架构实现非对称计算加速,可帮助硬件和软件的开发者进行硬件原型设计,软件开发和系统校验,以及性能分析/调优。 SDP平台内含基于Neoverse N1的SoC芯片,运行频率可达到3GHz,全尺寸缓存,最新优化的系统IP可支持相当程度的存储器带宽。强劲性能的SDP平台非常适合面向机器学习(ML)、人工智能(AI)和数据分析等广泛的新兴领域的开发、调试、性能优化和工作负荷分析。 Neoverse N1 SDP平台由Arm、Cadence和Xilinx联合开发,包括Cadence CCIX、PCI Express Gen 4和DDR4 IP 。SDP平台基于TSMC 7纳米 FinFET工艺,完全采用Cadence全套工具流程进行实现和验证,是业内第一个也是最领先的7纳米工艺量产产品,并可以通过Xilinx Alveo U280 CCIX加速器卡和CCIX芯片间一致性协议,实现与Xilinx Virtex UltraScale+ FPGAs的互联。针对计算工作量很大的客户,CCIX大幅优化了加速器可用性以及数据中心能效比,降低进入现有服务器基础结构系统的门槛,并改善加速系统的总体固定成本(TCO)。 可用性 Neoverse N1 SDP将于2019年第二季度开始限量供应,在第三季度开始将可广泛供应上市。开发者可以在Linaro 和GitHub开源存储库访问软件栈,享受开箱即用的Linux软件体验。Xilinx Alveo U280加速器卡目前已经可以通过Xilinx直接购买,该产品搭载高性能FPGA、集成HBM存储器和CCIX接口。此外,完整的Cadence SoC设计实现和验证流程工具、CCIX、PCIe Gen 4 IP和DDR4 IP,以及Neoverse N1快速应用安装包(RAK)现已上市,客户可以即刻开始在TSMC 7纳米工艺节点上设计基于Neoverse N1的系统。 合作伙伴评价 “全新的Neoverse平台可为具有万亿连接设备的世界,提供云端到边缘基础设施所需的性能和效率。我们与Cadence、TSMC和Xilinx的联合SDP平台,可真正为开发人员提供所需的系统开发工具,从而进行创新和优化的基于Neoverse的设计。” -Drew Henry, Arm公司基础设施业务高级副总裁兼总经理 “通过与Arm、TSMC及Xilinx合作,我们共同致力于推进下一代云到边缘的基础设施建设。为Neoverse N1 SDP贡献我们的IP和EDA工具流,客户可以使用完整的Cadence设计实现及验证流程、基础设施IP,和快速采纳工具包来开发自己的设备,把握机器学习、5G、分析以及其他新兴应用领域的发展机遇,在各自的细分市场脱颖而出。” -Dr. Anirudh Devgan, Cadence公司总裁 “此次合作将Arm,Cadence和Xilinx的顶尖产品、IP和工具,与TSMC 7纳米FinFET工艺技术和Foundry服务相结合,使我们的客户能够在机器学习/AI,5G和数据分析领域完成更快和更成功的应用开发,这些应用将可从根本上改变市场,从而创造更大的价值。” -Dr. Cliff Hou, TSMC技术开发副总裁 “包含Alveo加速卡的ARM Neoverse N1 SDP平台可支持CCIX,该高性能平台旨在推进下一代应用开发。异构设备之间的无缝数据共享,正是源于多个供应商的CCIX IP的成功集成及CCIX技术的技术扩展。“ -Gaurav Singh, Xilinx公司硅架构与验证全球副总裁

    时间:2019-03-13 关键词: cadence Xilinx ARM tsmc 7纳米工艺

  • Cadence 网表算法

    Cadence 网表算法

    推丸菌在公司听取小弟汇报时,那厮说网表有问题,OrCAD原理图导出,Allegro PCB导入,结果有个节点连不上,但是在原理图上是同样的网络名。有妖气啊!看了他的原理图,我觉得很生气~太不规范了,难怪会出现错误。但是为了多种兼容,也不得不做各种妥协~想到这里我也不生气了。原版原理图就不贴出来了,推丸菌在这里模拟一下。哦,对了,以下所有案例均基于Cadence 17.2版本。那么猫腻出来了,第一页的VCC_3V3全部被命名成了off-page形式的NIHAO,于是第一页的VCC_3V3就不能跟第二页的VCC_3V3相连了,这就是问题所在,这个还真需要探讨一下Cadence的网表算法。其实这个算法不难,推丸菌举个栗子。在同一节点我们接入了5个网络符号(或NET),生成网表后,Cadence自动选择了PORT,这就说明了PORT优先级最高,多尝试几次,我们就可以破解Cadence的网表算法了。各种网络类型的优先级见下表。解决了优先级问题,还需要分析不同页(多页原理图)的算法问题。Cadence的不同页的算法很简单,只需要两步:①  按上表优先级,处理当前页的网络数据,整理出对外接口(相对其他页接口);②  将不同页的对外接口进行处理,形成整张原理图的网表;至于其他注意的地方,推丸菌在这里罗列一些情况,供大家参考,如有感兴趣的攻城狮,请自行尝试,毕竟电子是门实践的学科。下面三种情况,所有器件都在同一页,生成网表后,R12和R13是连在一块的,R14和R15是连在一块的,R16和R17是连在一块的,可得:① 不同类型的网络符是可以直接连接的,Cadence内部只认网络名;② 网络名不区分大小写;③ Off-page类型的网络符,在同页和不同页都有效(只认网络名);在实际应用中,不止以上案例,更多的案例,推丸菌实在讲不下去了,感兴趣的攻城狮可自行尝试,推丸菌去也!上述原创文档出自「屎壳螂创造 一个有创意的电子工厂」,仅用于技术交流。如有疑问请点击链接或请联系beetleinv@126.com。

    时间:2019-01-27 关键词: cadence allegro orcad 网表

  • 如何在资源有限的边缘端实现高效AI? Cadence发布DNA 100和HiFi 5两款全新DSP IP

    如何在资源有限的边缘端实现高效AI? Cadence发布DNA 100和HiFi 5两款全新DSP IP

    想要实现更有效率的人工智能体验,很多工作都需要在设备端直接完成。在视觉识别和语音助手这两大热门应用中,常常都会见到DSP的身影;而Cadece的Tensilica系列DSP产品,一直受到华为等诸多厂商的喜爱。近日,Cadence在北京召开了发布会,发布了全新的DNA100和HiFi5的产品。作为Vision系列和HiFi系列的最新产品,有何高明之处?Cadence公司IP事业部Tensilica资深产品总监Lazaar Louis先生和IP事业部Tensilica技术营销总监Yipeng Liu进行了详细的讲解。 DNA100: 通过稀疏计算引擎实现高效人工智能结构 Cadence最新发布的DNA 100是其首款神经网络加速器IP,作为端侧的运算单元,功耗仍然是客户非常敏感的指标;从0.5到数百TMAC均可实现高性能和高能效。换言之,不论是电池驱动的小型IoT设备,还是譬如手机等多核处理器中,DNA 100均可发挥巨大作用。 相较其它采用相似阵列尺寸大小的乘法累加运输商解决方案,DNA 100的性能提升高达4.7倍,每瓦性能提高2.3倍。据悉,这种性能提升和功耗的降低得益于其采用了稀疏计算引擎。“神经网络的特征在于权重和激活函数的固有稀疏度,加载和乘以零会早晨其它处理器不必要的MAC消耗。DNA 100移除了这两项任务,利用稀疏度提高能效并降低计算量。神经网络再训练有助于提高网络的稀疏度,并通过DNA 100处理器的稀疏计算引擎实现最高性能。DNA 100处理器能够利用更小的阵列实现最大吞吐量。作为例证,4K MAC配置环境下,ResNet 50推理性能预计能实现每秒高达2550帧(fps)和3.4TMAC / W(在16 nm工艺)。” 稀疏计算引擎专门处理卷积阶段以及完全连接的分类层的任务。 单个稀疏计算引擎可以在256,512或1024 MAC中扩展,之后IP通过添加更多引擎进行扩展,上图中可见最多可以达到4个引擎。 这意味着最大配置的单个DNA 100硬件块最多包含4096个MAC。 带宽是限制NN硬件效率的一个关键瓶颈,因此压缩带宽是实现最佳性能必备条件。就原始带宽而言,DNA 100提供了从1到4 AXI 128或256位接口,这意味着在最宽的配置中,最高可达1024位总线宽度。 Cadence仍然提供DNA 100和Vision Q6产品的耦合使用方案,可以在执行某些特定NN运算时实现更高效率。这种方案相较之前的P6+C5的方案有了很大提升,客户也可以进行深度的定制。 在软件方面,Cadence提供完整的软件堆栈和神经网络编译器,以方便客户充分利用硬件,包括网络分析仪和优化器以及所需的设备驱动程序。Cadence最近还宣布将支持Facebook的Glow编译器——一种跨硬件平台的机器学习编译器。 HiFi5:实现设备端语音UI 随着家庭数字语音助手的兴起,HiFi 4得到了大量的应用,而数字语音助手的下一个升级体验是实现更好的语音UI,这需要更好的原场处理算法和基于NN的语音识别,HiFi5将帮助客户实现这一设计。重点仍然是,能在端侧完成的 ,要实现快速反馈,这样才能带来更好的用户体验。 高性能的DSP核是语音UI实现的关键器件,另外,还需要耕地精度的NN内存权重,以减少内存大小和带宽需求;这两个指标在端侧同样是非常敏感的资源,如此这般才能构建节能高效的边缘语音交互设备。 HiFi 5可根据其可使用的执行单元和内存控制器进行配置。 为了支持波束成形等任务,DSP管道能够使用浮点数。而在DNN的工作任务中,DSP的管道可以由浮点单元转为专注于低分辨率定点运算,降低到多个8x8并行乘法;或者可以在没有用于传统音频处理的DNN聚焦模式的情况下部署DSP。同样的,因为采用了其专有的稀疏计算引擎,因此可以减少零权重操作以及压缩带宽,从而实现更高效能。此特性已经在DNA 100的介绍中提及,此处不再赘述。 作为HiFi 4的升级产品,HiFi 5的预处理和后处理的MAC性能提高2倍;神经网络处理MAC性能提高4倍;而且提供专门优化的函数库,可以与主流机器学习框架集成;兼容HiFi产品线300多个语音增强软件包。 据悉,首批客户之一是Ambiq Micro,想必大家并不陌生,这是一家专门构建电池驱动音频控制器的厂商。   未来端侧的高性能推理的工作将越来越多,比如汽车的自动驾驶、语音UI、物联网边缘的AI处理以及手机AI强化。如何在有限的资源条件下,实现实时高效的AI处理,这是端侧需要解决的问题。而这一问题的解决,Cadence的DNA 100和HiFi 5无疑都是最佳助手。

    时间:2018-12-03 关键词: cadence DSP AI 技术专访 边缘端

  • Cadence Design System, Inc.宣布推出全新Modus?测试解决方案

    日前,Cadence Design System, Inc.(现已正式更名为楷登电子)宣布推出全新Modus™测试解决方案。该方案助设计工程师将产品测试时间缩短最高三倍,从而降低生产测试成本,进一步提高硅产品利润率。新一代测试解决方案采用物理感知2D弹性压缩架构,在不影响设计尺寸及布线的前提下使压缩比高达400余倍。目前,此项技术专利正在申请中。针对测试设计过程中的挑战,Cadence® Modus测试解决方案采用以下创新功能:2D压缩:扫描压缩逻辑可在晶片平面布局上构成二维物理感知网格,从而提高压缩比并缩短线长。在压缩比为100倍的情况下,2D压缩线长最高可比业内现行扫描压缩架构缩短2.6倍。弹性压缩:在自动测试模式生成(ATPG)期间,通过嵌入在解压逻辑中的寄存器,按序控制多个扫描周期的关注数据位,确保压缩比提高至400倍以上时,仍可保持满意的故障覆盖率。嵌入式存储器总线支撑:插入共享测试访问总线,同一IP核中的多个嵌入式存储器可全速执行可编程存储器内建自测试(PMBIST)。该功能还包括针对鳍式场效应晶体静态随机存储器(FinFET SRAM)和汽车安全应用的全新可编程软件测试算法。强大的通用脚本和集成调试环境:可测性设计(DFT)逻辑插入及ATPG功能采用全新、且标准统一的TCL脚本语言和调试环境,兼容Cadence Genus™ 综合解决方案、Innovus™ 设计实现系统及Tempus™ 时序签核解决方案。“Cadence新一代Modus测试解决方案采用全新的创新功能,可以从根本上改变设计和测试工程师解决测试问题的方式。目前,我们正在为这项技术申请专利。”Cadence数字和签核事业部高级副总裁兼总经理Anirudh Devgan博士表示:“Modus测试解决方案通过搭建物理感知的2D网格架构,并按序压缩测试模式(pattern),较传统方法显著缩短了测试时间,为Cadence客户带来又一重要的盈利优势。”

    时间:2018-11-21 关键词: cadence modus测试解决方案

  • Cadence 的高级可制造性设计(DFM)解决方案

    Cadence设计系统公司宣布其多种技术已经纳入TSMC参考流程9.0版本中。这些可靠的能力帮助设计师使其产品更快地投入量产,提供了自动化的、前端到后端的流程,实现高良品率、省电型设计,面向晶圆厂的40纳米生产工艺。 Cadence已经在多代的工艺技术中与TSMC合作,开发参考流程,提供低功耗设计能力和高级DFM方法学。通过参考流程9.0,Cadence将这些性能拓展到该晶圆厂的40纳米工艺节点,使用光刻物理分析和强化的统计静态时序分析能力,此外一直追随TSMC参考流程的Cadence已经支持Si2通用功率格式(CPF)有一年多的时间,而现在加入了新的功能,补充了全面综合的Cadence低功耗解决方案,帮助提供快速而精确的低功耗设计。 这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程,支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithographic physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、clock buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。 Cadence对TSMC参考流程9.0版的支持为40纳米工艺技术提供了高级DFM、功耗、布线与模拟功能。该硅相关型技术包括: 1 用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析,使用Cadence SoC Encounter? RTL-to-GDSII 系统,包含RTL Compiler与Encounter Timing System。 2 TSMC 认可的布线可印刷性检查(layout printability checking),包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测,并使用Cadence Cadence Chip Optimizer自动修复。 3 使用Cadence CMP Predictor用于电子热点侦测,实现化学机械抛光(Chemical Mechanical Polishing)(厚度)预测。 4 层次化的CMP与层次化的dummy metal fill,使用SoC Encounter系统与DFM解决方案。 5 使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。 6 使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary power domains和层次化的流程进行IP复用。 7 使用VoltageStorm? PE和DG Option进行IR、EM和功率分析。 8 应用dynamic IR drop reduction进行高级multi-mode, multi-corner clock-tree synthesis。 9 使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。 10 使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。

    时间:2018-10-18 关键词: cadence 解决方案 高级 dfm

  • Cadence推出全新Tensilica DNA 100处理器IP,为设备端AI应用提供业界领先的性能和能效

    DNA 100处理器适用于汽车、监控、机器人、无人机、AR / VR、智能手机、智能家居和物联网产品的神经网络推理,可轻松从0.5扩展至100TMAC 楷登电子(美国 Cadence公司)近日推出Cadence® Tensilica® DNA100处理器IP,首款深度神经网络加速器(DNA)AI处理器IP,无论小至0.5 还是大到数百TeraMAC(TMAC),均可实现高性能和高能效。DNA 100处理器非常适用于自动驾驶汽车(AV)、ADAS、监视、机器人、无人机、增强现实(AR)/虚拟现实(VR)、智能手机、智能家居和物联网领域的设备端神经网络推理应用。较其他采用相似阵列尺寸大小的乘法累加运算(MAC)解决方案,DNA 100处理器性能提升达 4.7倍,每瓦特性能提升高达2.3倍。 神经网络的特征在于权重和激活函数的固有稀疏度,加载和乘以零会造成其他处理器不必要的MAC消耗。DNA 100处理器的专属硬件计算引擎移除了上述两项任务,利用稀疏度提高能效并降低计算量。神经网络再训练有助于提高网络的稀疏度,并通过DNA 100处理器的稀疏计算引擎实现最高性能。DNA 100处理器能够利用更小的阵列实现最大吞吐量。作为例证,4K MAC配置环境下,ResNet 50推理性能预计能实现每秒高达2550帧(fps)和3.4TMAC / W(在16 nm工艺)。 “人工智能处理器的应用发展迅速,但是运行最新的神经网络模型会使功耗预算严重缩紧。”Linley Group资深分析师Mike Demler说道。“满足从小型电池供电的物联网传感器到自动驾驶汽车等设备的人工智能功能需求,需要更高效的架构。Cadence全新Tensilica DNA 100处理器采用的创新稀疏计算引擎解决了这些局限性,在任何功耗预算下均能提供优秀性能。” DNA 100处理器配备完整的AI软件平台,兼容最新版本的Tensilica神经网络编译器(Tensilica Neural Network Compiler),支持Caffe、TensorFlow、TensorFlow Lite及包括卷积和循环网络在内的广泛神经网络等高级AI框架。因此,DNA 100处理器是视觉、语音、雷达、激光雷达和通信应用设备端推理的理想之选。 Tensilica神经网络编译器利用全面优化的神经网络库函数,将任意神经网络映射为可执行且高度优化的高性能代码。因此,DNA 100处理器为不同网络类型提供了强大的软件生态系统支持,包括分类、对象检测、分割、重复和回归。 DNA 100处理器还支持安卓神经​​网络(ANN)API,可用于安卓设备端的AI推理。 DNA 100处理器可以在所有神经网络层运行,包括卷积、完全连接、LSTM、LRN和池化。单个DNA 100处理器可以轻松从0.5扩展到12有效TMAC;并可以通过堆叠多个DNA 100处理器,实现数百TMAC,适用于最计算密集型设备端的神经网络应用。 DNA 100处理器还集成了Tensilica DSP,以适应DNA 100处理器内部硬件引擎当前不支持的新神经网络层;同时使用Tensilica指令扩展(TIE)指令集实现Tensilica Xtensa核心的可扩展性和可编程性。由于DNA 100处理器拥有独立的直接存储器访问(DMA),因此无需新增控制器即可运行其他控制代码。 “我们客户的神经网络推理需求涉及不同量级的人工智能处理和多种神经网络类型。他们需要一种可扩展的架构,无论在低端物联网应用,还是在汽车应用,都具备同样有效,做到这一点需要数十甚至数百TMAC,”Cadence Tensilica IP产品管理和营销高级总监Lazaar Louis表示。 “凭借DNA 100处理器、完整的AI软件平台、以及强大的合作伙伴生态系统,我们的客户可以设计出设备端AI推理所需的高性能和高能效产品。” DNA 100处理器将于2018年12月面向部分客户出售,预计于2019年第一季度全面上市。

    时间:2018-10-18 关键词: cadence AI 处理器ip

  • 中芯国际采用Cadence DFM解决方案

    中芯国际采用Cadence DFM解决方案

    全球电子设计创新企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布,中芯国际集成电路制造有限公司(中芯国际”,纽约证交所股份代号:SMI;香港联合交易所股票代码: 0981.HK)采用了Cadence® Litho Physical Analyzer与Cadence Litho Electrical Analyzer,从而能够更准确地预测压力和光刻差异对65和45纳米半导体设计性能的影响。 Cadence Litho Electrical Analyzer—半导体行业第一个用于各大领先半导体公司从90到40纳米生产中的DFM电气解决方案—与Cadence Litho Physical Analyzer结合,形成了一个能精确预测最终硅片结果的流程。 此前单个单元和库的电气行为可在一个单独的环境中进行预先标示,该单独环境在给定的、基于目标制程技术的设计中使用时可保持一致性。在65及更小纳米,单元的每次放置都产生了自己的一套物理和电气差异,这些差异与邻近的单元或环境有关。 这种“与环境有关的差异”已成为关键的问题,可导致芯片设计失败。 Cadence Encounter® Digital Implementation System (EDI)无缝地整合了Litho Physical Analyzer与Litho Electrical Analyzer,可在全芯片实现之前进行严苛的、与环境有关的单元物理与电气签收。 该流程利用了模型化的物理与电气可制造性(DFM)技术,可提高标准单元库、知识产权(IP)核、及全芯片的品质和可靠性,从而提高完整芯片的制造成品率。 “在65和45纳米上必须解决物理和电气差异,这需要一种整体性的方法,它要始于单元级别,并考虑到设计的整个环境,” 中芯国际设计服务中心副总裁刘明刚表示,“通过Cadence的DFM流程,我们能够分析单元和IP差异,并能对它们在真实硅片中的性能进行精确建模。 通过标示和减少差异,我们的客户将能减少防护带并制出更高品质的硅片。 该解决方案还能实现近线性可扩展性,而这对于全芯片电气DFM验证流程来说是必需的。 Cadence已开发出业界最完整的设计侧DFM预防、分析和签收方法学之一,并包括Encounter Digital Implementation System设计侧优化。它也被用于32和28纳米库的差异建模。“快速、精确、与环境有关的单元光刻与压力效应差异建模,对实现65纳米及以下节点实现有价值生产设计非常关键,”Cadence实现集团研发副总裁徐季平表示。“众多一次硅片成功已证明了高容量半导体设计DFM分析工具的价值。”

    时间:2018-10-04 关键词: cadence 集成电路 电源技术解析 dfm

  • 电源及电源管理方案大联盟

    电源及电源管理方案大联盟

    就目前而言,电源及电源管理解决方案仍然是热门之重,Fairchild、Altera、Intersil、Cadence、凌力尔特等公司为大家呈现最先进、最完整的各类电源及电源管理方案,下面一同分享。 外部适配器 据Darnell公司的分析,AC/DC外部电源2009年达到22亿件,2013年将达到33亿件,年复合增长率可为11.1%。从应用角度看,最大的增长部分是通信,主要由移动手机驱动,预计2013年将达到23亿件,其中小于75W的产品主要由通信市场驱动。 Fairchild的创新产品有75W以下PWM控制器。通常,8引脚固定频率绿色PWM控制器的不足之处是能效较低,同时待机能耗又较高,Fairchild的FAN6754在有负载时可达87%的平均能效;无负载时小于100mW,减少EMI达5~10dB。 手机电源方案 目前提高能效的手机电源方案自顶向下有六个层次:应用软硬件、OS、系统分割(Partitioning)、硬件架构、电路设计和制造工程。后四种是Fairchild的专长。 Fairchild的照明MPS(移动功率解决方案)可用于数码相机闪光灯、手机的LED驱动器,例如FAN5902用于手机RF部分,能耗可降低50%。 Fairchild还有手机Micro USB的多种方案,集成度高;移动产品的视频方面,专利的mSerDes更小,无需屏蔽壳;Fairchild还推出了业界第一款手机用1080p视频滤波器,尺寸只有1.0×1.45mm;视频/相机开关信号质量高,用于业界标准的MIPI和HDMI互联。翻译器(Translator)是输入一种电压、输出多种电压IC,例如带I/O口的微处理器需要1.8V,逻辑层需要3.3V,闪存、平板显示的电压需要更高,FXL3SD206满足宽范围的电压需求;Fairchild还提供手机、MP3耳机用音频系统IP,可用于麦克风ECM或MEMS的数字输出IP。 低压方案 低压传统上指MOSFET工作在200V及以下,通常是多芯片模块(MCM)和负载开关产品,现在业界把“中功率IC产品”也纳入其中。Fairchild 创新的MLP(低功耗电源管理)产品有多种小型化封装方案,使传统的SO-8趋向于双3×3mm,D-Pak趋向于Power56和 Power33,Power56趋向Power33,Power33趋向Power22方案,而能效、功率密度更佳,EMI更小。今后低压MOSFET将在应用方案、Trench(沟槽) MOSFET技术、线性IC设计和封装方面等继续创新。 SuperFET向SupreMOS转化 Fairchild离线(Off-line)电源的全球技术市场推广经理Van Niemela介绍了该公司的几项创新技术:(1)SupreMOS技术,相比SuperFET,有更低的RDS(ON)、更低的输入电容; (2)临界导通模式交错式PFC控制器可提高能效,具有相位管理、低谷开关技术等,典型产品如FAN9612;(3)ORing FET打破了在5×6mm印脚(Footprint)时RDS(ON) 1mW的最低记录,典型产品如FDMS7650。 专业人士指出:目前服务器农场(Farmer)和基站是最受关注的耗能大户。另外,家庭待机功耗、照明、便携式产品等也是节能关注的热点。 Altera Hardcopy ASIC部门高级总监Dave Greenfield说,为了降低功耗,需要在芯片、软件和系统级方面创新:(1)芯片方面,要平衡制程技术,例如更低的核心电压通常可以降低动态功耗,制程的提高不能对降低静态功耗(漏电流)有帮助,但可以通过其他技术来降低功耗;(2)芯片要采用多种设计技术,需要精确地预估关键的起始点,功率驱动的综合更重要,而过去较关注的却是性能和密度;(3)系统级方面,例如DDR3虽然性能比DDR2性能强大,但是功耗却更低。 Intersil电源管理产品事业部高级副总裁Peter Oaklander介绍了在数据服务器中实现高效率电源转换的方案,指出新的多相和PoL(负载点)架构增强了服务器DC/DC效率。例如ISL6336EVAL5由于有合理的算法,既可以提高多相架构的使用效率,也可以提高轻负载的效率。谈到数字电源,是否数字电源将来会取代所有模拟电源?回答是否定的。由于价格因素,数字电源较适合高端应用。 Cadence副总裁Steve Carlson谈到,在芯片架构创新方面,人们有多种选择:制程节点、设计成本、复用、多核、封装、混合信号、光刻选择、可编程方面等,这既可好也可坏,好办法是尽量在早期准确地对芯片评估,以压缩设计时间。 混合动力汽车用电源管理方案和μModule模块 Linear Technology的执行董事长Bob Swanson称,该公司值得骄傲的技术有:混合动力汽车的电源管理方案,例如LTC6802是锂聚合物电源管理系统的一部分,已用于三菱iMiEV―日本第一款批量生产的电动轿车。 μModule产品的特点是易于使用,该公司2006年第一次推出μModule电压调节器,目前已经超过25个系列,而且增速高于分立调节器。 同步降压转换器和步进转换器 凌力尔特(Linear)公司电源产品部产品市场推广总监Tony Armstrong介绍了LTC3633:双通道3A、15V输入的单片同步降压转换器。现在已有样品,预计2010年1月批量上市。采用0.65μm工艺。 LT3640是高压、双输出单片步进转换器,带有POR(上电复位)和WDT(看门狗计时器),非同步高压Buck(降压式变换)时4~35V,同步低压Buck时2.25~5.5V。可应用于汽车、工业电源、分布式DC电源系统等。 凌力尔特电源管理方案主要有四类:线性调节器、开关模式控制器调节器、单片开关模式调节器、μModule调节器系统。其中DC/DC μModule调节器的特点是可靠性高。LTM8027是60V输入电压,输出电压2.5~24V可调,可以作为逆变器使用,小、薄并且简单易用。 发布者:博子

    时间:2018-09-27 关键词: cadence intersil 电源管理 电源 电源技术解析

  • 利用Cadence设计COMS低噪声放大器

    利用Cadence设计COMS低噪声放大器

    0 引 言 Cadence Design Systems Inc.是全球最大的电子设计技术、程序方案服务和设计服务供应商。它的解决方案旨在提升和监控半导体、计算机系统、网络工程和电信设备、消费电子产品以及其他各类型电子产品的设计。Cadence公司的电子设计自动化产品涵盖了电子设计的整个流程,包括系统级设计、功能验证、IC综合及布局布线、模拟和混合信号及射频IC设计、全定制集成电路设计、IC物理验证、PCB设计和硬件仿真建模等。Cadence软件支持自顶向下(Top-down)的芯片设计,是业界广泛采用的设计工具。该软件通过Li-brary CelI View三级目录辅助芯片设计: (1)设计者为自己要完成的系统任务建立新的Li-brary; (2)分析系统及其指标来确定系统的各个模块,每个模块对应于Library中的一个Cell; (3)每个模块的设计包括电路(Schematic)设计和版图(Layout)设计,两者密不可分,电路图与版图都是模块中的View。 同时,Cadence公司还提供设计方法教学服务,帮助客户优化其设计流程;提供设计外包服务,协助客户进入新的市场领域。垂直解决方案是Cadence 为帮助IC设计公司迅速建立设计架构,并获得更短、可预测性更高的设计周期而推出的独具特色的整套解决方案,其目标是为了推动不同领域产品的开发步伐,设计锦囊(Process Design Kit,PDK)是其重要组成部分。“锦囊”通过将验证方式和流程与IP相结合的方式,更好地应对无线、网络和消费电子等不同领域在设计方面的挑战。通过采用“锦囊”,用户可将其宝贵的资源投入在差异化设计而不是基础设计方面。 1 低噪声放大器电路设计 (1)电路结构。图1是此次实验中所用电路的完整电路原理图。图中共源管M1作为主放大管,给电路提供足够的增益;共栅管 M2用来减小M1的Cgd1引起的密勒效应以及增强整个电路的反向隔离性能;M3,Rref,Rbias构成偏置电路,以实现M1所需的直流偏置。对于输入/输出匹配电路,可以利用Smith圆图完成初步设计;然后利用Cadence软件套件中用于集成电路仿真的组件IC 5.1进行更加精确的电路参数调试。 (2)电路设计。设计中采用新加坡特许(CHRT)的0.35μm RF CMOS工艺。电路工作在2.4 GHz,信号源电阻为50 Ω,M1的偏置电流取为5 mA。根据文献[3],通过计算可得CHRT 0.35 μm COMS工艺Cox的值约为4.6mF/m2,根据文献[4,5]可以得到最优栅宽公式:Wopt△1/3ωLCoxRs,计算得M1的最优宽度约为 240μm。根据公式RS=ωtLS,可得LS的值约为O.54 nH。根据公式CRS=(2/3)WoptLCox,得到CgS的值约为150 fF。将LS和CgS的值代入公式为输入信号角频率),可以得到Lg的值约为16.2 nH。偏置电路中M3的尺寸和电流选为M1的1/2。 2 仿真与调试 (1)电路原理图仿真。IC 5.1.41中用到的原理图编辑器是Virtuoso Schematic Editor。首先,在编辑器中输入图1所示的低噪声放大器完整的电路原理图。接着,为了完成电路仿真,得到所需的电路参数,还需要在模拟环境 (Analog Design Environment)进行必要的设置,比如电路中用到的各个变量取值、S参数仿真(SP仿真)或者直流(DC)仿真的参数等。这些在软件的用户手册 (Cdsdoc)以及一些相关的使用教程里面都有详细的说明,在此不再重复。 在必要的软件设置都完成之后,便可以顺利地将电路原理图转换成网表并仿真(Netlist and Run),从而得到感兴趣的电路参数,软件默认启动的仿真器是spec-tre。在此次的低噪声放大器设计过程中,主要关注电路的S参数、噪声系数FN。 为了将输出阻抗匹配到50 Ω,首先可以利用Smith圆图来完成输出匹配的初步设计。通过计算,本次设计需要在负载电路端并联一个电容Cout1,然后串联一个电容Cout2。通过调试,确定Cout1和Cout2的值分别约为180 fF和450 fF。 (2)电路版图设计。版图是集成电路设计中十分重要的一环,它对射频电路的性能有很大的影响。由于工作频率很高,寄生效应和衬底耦合效应很明显,因此要整体考虑其布局布线,尽量减小寄生参数的影响。首先,布局要合理,要注意信号线的走线长度,无源器件,特别是电感和其他部分要保持适当的间距;信号线要尽量宽些,这样可以降低串联电感和寄生电阻; 要尽可能的多用地线,电源线与地线尽量平行,以形成去耦电容,达到去除电源的高频耦合分量的目的; 电源线尽量采用底层金属,RF信号线尽量采用顶层金属,而在版图空白处尽量多布地线,尽可能地降低走线过程中的衬底损耗和串扰。 结合CHRT 0.35μm RF CMOS工艺的PDK,可以很方便地生成电路的元器件版图输出,接着完成必要的电路连线,便可以得到电路的版图结果。 电路实现版图设计之后还需要完成物理验证。 此次采用的验证工具是IC 5.1中自带的DIVA。除此之外,也可以采用Cadence公司的ASSura,或者Mentor Grahphics公司的Calibre。物理验证的过程包括设计规则检查(DRC)、版图原理图对比(LVS)以及寄生参数提取(Extract)三个步骤。 在版图编辑器(Layout XL Edit)的Verify菜单当中,可以找到DRC,LVS,Extract对应的选项;在完成了必要的参数设置之后,便可以完成电路的物理验证。在做完寄生参数提取之后,便可以利用包含寄生参数的电路完成电路后仿真(Post-layout simulation),从而得到与实际电路性能更为接近的各项仿真结果。 (3)实验结果。在完成最终电路的调试后,得到了各项仿真结果。 图2、图3分别是用电路原理图仿真(即前仿)得到的S参数以及噪声系数FN的实验结果。 图4、图5是完成版图之后,考虑寄生参数的电路后仿真结果。图4是S参数的后仿真结果。由S11,S22的曲线可知,在2.4 GHz的中心频率附近,S11,S22<-10 dB。可见,输入、输出电路均有比较好的匹配。图5是噪声系数FN的后仿真结果。图6为电路版图。与电路的前仿结果相比,后仿真的噪声系数有一定的上升,这说明电路中的寄生参数会使电路的噪声性能恶化。 3 结 语 结合一个具体的低噪声放大器(LNA)设计实例,采用CHRT的0.35μm RFCMOS工艺,在EDA软件IC 5.1设计环境中设计了一个2.4 GHz的低噪声放大器。设计过程中完成了电路原理图仿真、版图设计以及后仿真。实验结果表明该低噪声放大器具有较好的电路性能。结合设计过程,还介绍了如何运用Cadence软件对CMOS低噪声放大器进行电路设计和仿真。

    时间:2018-09-13 关键词: cadence lna 低噪声放大器 电源技术解析 chrt

  • 一种低噪声高增益零中频放大器的设计与实现

    一种低噪声高增益零中频放大器的设计与实现

    文中介绍了一种低噪声的零中频放大器的设计与实现,通过选用合适的集成运算放大器芯片,完成低噪声、高增益并具备滤波效果的零中频放大器的设计。阐述了运放芯片的选择依据,电路的工作原理并使用Cadence制板软件完成了电路板的设计。实际测试结果表明,该电路工作稳定,噪声、增益、滤波特性等效果均很好。近年来,随着技术进步和制作工艺的提高,零中频技术广泛应用在通信领域,并在其他领域的应用也逐步扩大。作为高增益的放大器,噪声的抑制设计特别重要,否则噪声经过放大后,再加上电路的本底噪声,信噪比将很差,同时也要避免运算放大器的自激,破坏自激条件。本文中介绍的零中频放大器是将150 kHz内微弱的微伏级信号进行放大,放大倍数为2 800倍,接近70 dB;加入了滤波电路,有效抑制地抑制了谐波;选用了合适的芯片和电路结果,使得整个系统噪声很小。1电路设计1.1系统总体设计方案在进行系统设计的时候,首先得考虑增益的分配问题,这直接关系到整个系统最后的性能,也关系到芯片性能的选择与芯片使用的数量。式(1)为级联电路的噪声系数公式:式中,Fi为第i级电路的噪声系数,Gi为第i级电路的额定功率增益。可以看出,各级内部噪声的影响并不相同,级数越靠前,对总的噪声系数的影响越大。所以,为了使整个零中频放大器的总噪声系数小,第一级和第二级选择的运算放大器要满足噪声系数小、增益高。在本设计中,把第一、二级分别作为低噪声放大器和低通滤波器。为增强电路的抗干扰能力,使用差分线进行传输,这样做的好处主要有两点:1)可以进行远距离信号传输;2)对外部电磁干扰(EMI)是高度免疫的。在第二级信号输出端对其进行处理变成差分信号,这里有两种方法,一种是使信号通过一级同相放大与一级反相放大实现差分,另一种是直接使用单端转差分的芯片。在本设计中,鉴于方便性与可靠性,选择了后者。图1 系统框图最后,再用两个运算放大器对差分信号分别进行放大,同时增强其输出电流驱动能力。图1所示为整个零中频放大器电路的系统框图,并显示了每一级的电压放大倍数。1.2芯片选择与相应电路设计芯片的选择主要由需要的性能指标决定,但满足要求的芯片一般都比较多,进一步的选择要考虑供电要求,这样便于统一供电,同时在系统前级的运算放大器压摆率要小于后级鉴于,此外。价格因素也不容忽视。鉴于前两级的低噪高增益要求,选用了TI公司的OPA1612芯片,该芯片的电源供电范围很广,从±2.25 V到±18 V,压摆率为27V/μs,开环增益可达130 dB.噪声性能极好,为1.1n V/。在100 Hz~150 kHz其等效输入噪声为1.1×≈425.886nV,20 dB放大基础下,信噪比将非常好。图2为设计的前两级电路原理图,采用了多路反馈(MFB)结构,这种结构主要用于高增益的滤波器中。这种结构最大的好处是设计灵活,在制板的时候采用这种结构方便调试。第一级和第二级的放大倍数分别为:图中R1的作用主要是为前级电路提供直流回路,C1是隔直电容。此外,电阻的选择要合理,过大会增加电路的热噪声,过小会使功耗提高。在本文设计的零中频放大器中,单端转差分的设计方案采用ADA4941-1芯片,它可工作在±5 V,无需外部元件就能获得2倍增益,在实际设计的时候,考虑到增益分配的问题,加入了电阻反馈网络,获得4倍增益。该芯片的失真度也很小,达到了-110 dBc(100 kHz)。图3所示为ADA4941-1的工作原理图。输出电压为:式中,VIN为前级的输出电压,VG为外部输入电压,VREF为连接到REF引脚上的电压,由式(2)和式(3)可知,输出共模电压为:即输出共模电压即为连接到REF引脚上的电压。在本设计中VG=0,VREF=0,R8=1.1 kΩ,R10=3.3 kΩ,可知,输出共模电压为0,放大倍数为4倍,值得注意的是DIS为禁用管脚,在±5 V供电的时候DIS管脚上的电压要不大于-4 V才能使芯片工作。图3 单端转差分电路图4 反相信号放大电路原理图最后一级主要是提高驱动能力并进一步提高增益,需要选用输出电流能力大的运算放大器。选用LMH6643,该芯片集成了两个运放,可分别为前面的差分信号提供服务,可用±5 V供电,线性输出电流达±75 mA,压摆率为130V/μs.图4给出了反相信号的放大电路原理图,正相信号与反相信号的工作原理一致,采用的也是多路反馈结构,放大倍数为7倍,R19=2 kΩ,这个电阻特别重要,不合适的值会引起信号的失真。2设计结果原理图设计完成后就开始PCB的制作,使用Cadence公司的OrCAD软件画PCB板。由于零中频放大器前级通常是高频电路,为防止高频信号泄漏对其产生干扰,同时也为了安装方便,将零中频放大器电路板装配在金属盒中,设计的电路板为单面板,底层全为地。设汁的电路板尺寸为45 mm×25 mm.图5和图6为设计的PCB与实物图。图5 实际PCB图图6 装配好的实物图3测试结果对设计好的零中频放大器电路板进行焊接和装配,采用±8 V供电,经过7905和7805两款稳压芯片后得到-5 V和+5 V,为设计中用到的运算放大器芯片OPA1612,ADA4941-1,LMH6643进行供电。图7 测试结果图7(a)为输入信号峰峰值为2 mV,频率为50 kHz时的波形,其输出峰峰值为5.6 V,可得到该放大器的增益为68.9 dB;图7(b)给出了50 kHz时的频谱特性,其中在61 kHz处的频谱是由信号源本身自带的,与设计的系统无关;图7(c)显示了整个系统的滤波特性,其3 dB带宽约为150 kHz,由于设计中采用了巴特沃斯滤波器结构,在150 kHz内的频率响应曲线比较平滑,观察频谱幅度可以发现信号比噪声幅度至少大40 dB,抑制噪声效果良好;图7(d)显示了用ADA4941-1芯片来实现单端转差分的测试结果,可以看出,在4倍放大的情况下相位偏差与幅度偏差均非常小;图7(e)为测试信号不失真情况下最大可输出电压峰峰值为9.8V.从以上测试结果可以看出,设计效果良好,实现了低噪声、高增益的目标。4结论文中主要阐述了一种低噪声零中频放大器的设计原理与实现,重点介绍了设计依据、芯片选择及其工作原理,并简单介绍了设计中该注意的问题。该系统目前已通过最终的测试,测试结果良好,实现了低噪声、高增益的设计目标。

    时间:2018-09-05 关键词: cadence 低噪声 电源技术解析 零中频放大器 dis管脚

  • ST、ARM和Cadence联合向Accellera提交三个新方案

    ST、ARM和Cadence联合向Accellera提交三个新方案

    中国,2013年8月2日 ——意法半导体、ARM和 Cadence Design Systems公司天宣布,三方已向Accellera系统促进会(Accellera Systems Initiative)的SystemC语言工作组提交了三个新的技术方案。此次三方合作将进一步提高不同模型工具之间的互通性,满足电子系统级层级(ESL ,Electronic System-Level)设计的要求。共同提交的技术方案包括新的中断建模接口、应用编程接口和存储器映射建模。中断建模接口可无缝集成不同公司设计的中断模型;应用编程接口用于寄存器自检,使不同厂商的工具能够互通,并无缝显示和更新寄存器值;存储器映射建模方法用于提高虚拟平台软硬件多核系统的调试效率。新标准方案包括功能完整的应用编程接口(API,Application Programming Interfaces)标准和函数库以及文档和范例,受Apache 2.0开源许可证保护,登录http://forums.accellera.org/files/可获取相关资料。意法半导体主管设计支持和服务部的执行副总裁Philippe Magarshack表示:“这些新接口对于加强电子系统级层级生态系统至关重要。在意法半导体、ARM和Cadence的推动下,作为向不同模型工具互通目标迈出的一步,这些标准方案可大幅降低与集成虚拟原型相关的研发风险和工作量。减去对适配器的需求将会提高虚拟原型仿真性能,加快软硬件集成速度,从而缩短产品上市时间。”。Cadence杰出工程师(Distinguished Engineer, DE)Stan Krolikoski表示:“为开发这些开源标准方案,Cadence与意法半导体、ARM和其它的伙伴进行了密切合作。在虚拟原型方案内采用这些标准方案有助于电子系统级层级生态系统发展,并通过提高互通性为用户提供附加值。”ARM设计技术与自动化部副总裁John Goodenough表示:“在为可集成到SystemC虚拟原型的模型培养生态系统过程中,Accellera TLM 2标准具有非常重要的意义,通过解决不同厂商在模型接口上存在的巨大差异、提高工具的集成度,这些标准方案有助于确保虚拟原型的集成具有可预测性和一致性。”Synopsys标准和互通部总监Yatin Trivedi表示:“随着虚拟原型被用于软件早期开发的情况不断增加,继续简化虚拟原型开发同时提升用户价值具有重要意义,作为市场领先的虚拟原型厂商,我们欢迎标准方案的提出和讨论,这有助于推进Accellera SystemC TLM标准的发展。”明导国际(Mentor Graphics)公司ESL市场开发经理Shabtay Matalon表示:“在Accellera 系统促进会的SystemC语言工作组内,我们期待与其它公司合作,满足用户对提高虚拟原型模型和工具互通性的需求,这些初步的开源标准方案是一个良好的催化剂,有助于业界开始探讨并解决些严峻的标准化问题。” 第一个技术方案专注对更好的SystemC 交易层建模模型(TLM,Transaction Level Modeling)的互通性需求,提出一个用于在交易层建立中断和连接模型的标准接口。通过使用标准化存储器映射连接方法,该方案能够无缝集成不同公司开发的模型,进一步提高第三方TLM模型市场增长率。第二个方案定义一个支持寄存器自检的标准化模型接口和工具接口,使工具能够无缝显示和更新寄存器数值。该接口在用户定义的不同的寄存器类组合内运行,支持集成各种模型提供商开发的异构平台。这个功能是在芯片设计前在虚拟原型上集成并调试嵌入式软件的关键技术。第三个方案引入一个重构系统设计者开发的系统存储器映射的方法,使ESL工具能够在复杂虚拟平台上支持软硬件调试,而理解存储器映射方法有助于实现这个目标。该方案解决存储器映射依赖于模型互联的挑战;而且,每个系统设计人员都可能按照自己的想法设计。有了这些新的技术方案,意法半导体、ARM和Cadence预计,对于所有用户,SystemC模型在虚拟原型的集成度将会得到大幅提升,使模型得以快速部署。此外,在模型工具的标准接口将会提高软硬件集成度,使用适合的工具将会提高调试功能。在Accellera系统促进会内,ARM、Cadence和意法半导体计划与其它公司合作,改进这些方案,使之完全实现标准化。关于意法半导体意法半导体(STMicroelectronics;ST)是全球领先的半导体解决方案供应商,为客户提供传感器、功率器件、汽车产品和嵌入式处理器解决方案。从能源管理和节能技术,到数字信任和数据安全,从医疗健身设备,到智能消费电子,从家电、汽车,到办公设备,从工作到娱乐,意法半导体的微电子器件无所不在,在丰富人们的生活方面发挥着积极、创新的作用。意法半导体代表着科技引领智能生活(life.augmented)的理念。意法半导体2012年净收入84.9 亿美元。详情请访问公司网站www.st.com。关于ARMARM的先进技术为市场上各种先进数字产品的重要核心,应用领域包括从无线、网络和消费娱乐解决方案,到影像、汽车电子、安全应用及存储装置。ARM拥有广泛地产品组合,包括32位RISC微控制器、图形处理器、视频引擎、促成软件(enabling software)、元件资料库、嵌入式存储器、高速连接产品(PHY)、I/O(外设)和开发工具。结合完美的设计服务、培训课程、支持、维护方案,加上众多的合作伙伴,ARM公司为业界领先的电子企业提供快速、可靠的系统整体解决方案。更多信息请访问ARM官网://www.arm.com关于CadenceCadence支持全球电子设计创新,并在今天的集成电路和电子器件研发中发挥重要作用。客户通过Cadence的软硬件、IP内核和服务来设计验证先进的半导体集成电路、消费电子产品、网络设备和电信设备以及计算机系统。公司总部位于加州圣何塞,在全球设有设计研发中心,为全球电子工业服务。若需了解公司及产品服务,请访问公司官网 www.cadence.com或在Facebook、Twitter、Flicker和Google+查看我们的实时信息。

    时间:2018-09-04 关键词: cadence ARM 意法半导体 嵌入式处理器 中断建模接口 应用编程接口 存储器映射建模

  • Cadence新的Allegro平台变革下一代PCB设计生产力

    Cadence设计系统公司发布Cadence®Allegro®系统互连设计平台针对印刷电路板(PCB)设计进行的全新产品和技术增强.改进后的平台为约束驱动设计提供了重要的新功能,向IC、封装和板级设计领域的设计团队提供新技术和增强以提升易用性、生产率和协作能力,从而为PCB设计工程师树立了全新典范。 “随着供电电压下降和电流需要增加,在设计PCB系统上的功率提交网络(PowerDeliveryNetwork)过程中必须考虑封装和IC特性,”华为公司SI经理姜向中说。“利用AllegroPCBPI技术的增强性能,我们能够植入封装模型,片上电流面图和裸片电容,在提高精度的同时无需牺牲仿真性能。” 工程团队在设计和管理当今复杂的电子设计全系统互连时,面临前所未有的挑战。随着PCB平均面积的减小,器件管脚数、设计频率和设计约束复杂度却不断提升。这种持续的挑战使得传统PCB设计方法变得越来越力不从心。基于Cadence在PCB领域的领先地位,新的Allegro平台提供了能够适应和解决这些不断增加的复杂度难题的流程和方法学,从而树立了全新PCB设计典范。 “新的Allegro平台版本引入了很多新的生产率特性,将为象我一样的设计师带来优势,”加拿大Kaleidescape高级PCB设计师VincentDiLello说:“象物理和空间约束特性,名词-动词选择模式,扩展的RMB功能,开放的GL和无数可视的增强功能将大大增加设计师的输出,并提供一个更加界面友好的设计环境。” CadenceAllegro平台是基于物理和电气约束驱动的领先PCB版图和互连系统。它经过升级,现在已包含了针对物理和空间约束的最先进的布线技术和全新方法学。它使用了Cadence约束管理系统,那是在整个PCB流程中提供约束管理的通用控制台。其他升级包括支持先进串行连接设计的算法建模、改进的电路仿真、同CadenceOrCAD®产品的无缝扩展性、增强的协同性、及新的用户界面,从而可以提高生产力和可用性。该版本Allegro平台还为信号完整性(SI)和电源完整性(PI)提供了重大的新功能。“这是近年来最重要的PCB发布,我们一直在协助客户满足他们的需求,以便他们解决最具挑战性的设计问题,”Cadence负责产品营销的全球副总裁CharlieGiorgetti表示,“我们为客户开发并提供创新的能力,显见我们对PCB市场的承诺。”下一代PCB设计流程 最新发布的CadenceAllegro平台,推出了层次布线规划,和全局布线等新技术,大大提升了基于规则驱动的先进设计能力。该平台还通过新的使用模式和增强的易用性提供了更好的可用性。所有版本的AllegroPCB设计平台均包含新的PCB编辑技术,通过降低新方案学习曲线和优化工具交互,可以提升设计师的效率和生产力。 改进的设计生成和仿真 Allegro平台的这一版本利用最新版的AllegroSystemArchitect,使硬件设计师可以缩短开发时间,生成比原来多60%的更大数量的差分信号。Cadence通过向CadencePSpice®技术增加重大的性能和收敛改进,进一步增强了模拟仿真。 先进的约束驱动设计 Allegro约束管理系统提供了一项先进的新性能,可减少含先进I/O接口设计的生成时间,这些接口有PCIExpress、DDR2、SATA等。该系统使设计师有能力生成和指定利用参考其他对象规则的约束。约束管理系统包含了部件手册,除物理和空间约束外,还为设计约束、设计规则检查及属性提供了位置。 提升的生产率和仿真精确性 新发布的Allegro平台在AllegroPCBSI及PCBPI中提供了新的功能,可缩短互连设计时间并提升产品性能和可靠性。这些性能包括了串行连接设计的显著改进,从而允许用户精确预测6Gbps以上高级算法收发器通道的误码率概况。另外,通道兼容性和统计分析性能还允许用户评估传统通道,以便同高数据率收发器共用。 AllegroPCBPI选项可吸收来自IC及IC封装设计工具的封装寄生现象、裸片电容和转换电流,以精确建立完整的电源供应系统。结合静态IR降分析,AllegroPCBPI用户可以快速判断电源分配系统是否能维持规范所述参考电压。 发布情况 AllegroPCB设计L、XL及GXL平台版本计划于2007年6月发布。PCBWest上演示的全局布线环境(GlobalRouteEnvironment)包含在AllegroPCBDesignGXL产品中。来源:0次

    时间:2018-08-27 关键词: cadence 平台 生产力

  • 基于Cadence的高速PCB设计

      1 引言  随着人们对通信需求的不断提高,要求信号的传输和处理的速度越来越快.相应的高速PCB的应用也越来越广,设计也越来越复杂.高速电路有两个方面的含义:一是频率高,通常认为数字电路的频率达到或是超过45MHz至50MHz,而且工作在这个频率之上的电路已经占到了整个系统的三分之一,就称为高速电路.另外从信号的上升与下降时间考虑,当信号的上升时间小于6倍信号传输延时时即认为信号是高速信号,此时考虑的与信号的具体频率无关.  2 高速PCB设计的基本内容  高速电路设计在现代电路设计中所占的比例越来越大,设计难度也越来越高,它的解决不仅需要高速器件,更需要设计者的智慧和仔细的工作,必须认真研究分析具体情况,解决存在的高速电路问题.一般说来主要包括三方面的设计:信号完整性设计、电磁兼容设计、电源完整性设计.  2.1 信号完整性(signal integrity)设计  信号完整性是指信号在信号线上的质量.信号具有良好的信号完整性是指当在需要的时候,具有所必需达到的电压电平数值.差的信号完整性不是由某一因素导致的,而是由板级设计中多种因素共同引起的.特别是在高速电路中,所使用的芯片的切换速度过快、端接元件布设不合理、电路的互联不合理等都会引起信号的完整性问题.具体主要包括串扰、反射、过冲与下冲、振荡、信号延迟等.  2.1.1 串扰(crosstalk)  串扰是相邻两条信号线之间的不必要的耦合,信号线之间的互感和互容引起线上的噪声.因此也就把它分为感性串扰和容性串扰,分别引发耦合电流和耦合电压.当信号的边缘速率低于1ns时,串扰问题就应该考虑.如果信号线上有交变的信号电流通过时,会产生交变的磁场,处于磁场中的相邻的信号线会感应出信号电压.一般PCB板层的参数、信号线间距、驱动端和接收端的电气特性及信号线的端接方式对串扰都有一定的影响.在Cadence的信号仿真工具中可以同时对6条耦合信号线进行串扰后仿真,可以设置的扫描参数有:PCB的介电常数,介质的厚度,沉铜厚度,信号线长度和宽度,信号线的间距.仿真时还必须指定一个受侵害的信号线,也就是考察另外的信号线对本条线路的干扰情况,激励设置为常高或是常低,这样就可以测到其他信号线对本条信号线的感应电压的总和,从而可以得到满足要求的最小间距和最大并行长度.  2.1.2 反射(reflection)  反射和我们所知道的光经过不连续的介质时都会有部分能量反射回来一样,就是信号在传输线上的回波.此时信号功率没有全部传输到负载处,有一部分被反射回来了.在高速的PCB中导线必须等效为传输线,按照传输线理论,如果源端与负载端具有相同的阻抗,反射就不会发生了.二者阻抗不匹配会引起反射,负载会将一部分电压反射回源端.根据负载阻抗和源阻抗的关系大小不同,反射电压可能为正,也可能为负.如果反射信号很强,叠加在原信号上,很可能改变逻辑状态,导致接收数据错误.如果在时钟信号上可能引起时钟沿不单调,进而引起误触发.一般布线的几何形状、不正确的线端接、经过连接器的传输及电源平面的不连续等因素均会导致此类反射. 另外常有一个输出多个接收,这时不同的布线策略产生的反射对每个接收端的影响也不相同,所以布线策略也是影响反射的一个不可忽视的因素.  2.1.3 过冲(overshoot)和下冲(undershoot)  过冲是由于电路切换速度过快以及上面提到的反射所引起的信号跳变,也就是信号第一个峰值超过了峰值或谷值的设定电压.下冲是指下一个谷值或峰值.过分的过冲能够引起保护二极管工作, 导致过早地失效,严重的还会损坏器件.过分的下冲能够引起假的时钟或数据错误.它们可以通过增加适当端接予以减少或消除.  2.1.4 振荡(ringing)和环绕振荡(rounding)  振荡的现象是反复出现过冲和下冲.信号的振荡和环绕振荡由线上过度的电感和电容引起的接收端与传输线和源端的阻抗不匹配而产生的,通常发生在逻辑电平门限附近,多次跨越逻辑电平门限会导致逻辑功能紊乱.振荡和环绕振荡同反射一样也是由多种因素引起的,振荡可以通过适当的端接或是改变PCB参数予以减小,但是不可能完全消除.  在Cadence的信号仿真软件中,将以上的信号完整性问题都放在反射参数中去度量.在接收和驱动器件的IBIS模型库中,我们只需要设置不同的传输线阻抗参数、电阻值、信号传输速率以及选择微带线还是带状线,就可以通过仿真工具直接计算出信号的波形以及相应的数据,这样就可以找出匹配的传输线阻抗值、电阻值、信号传输速率,在对应的PCB软件Allegro中,就可以根据相对应的传输线阻抗值和信号传输速率得到各层中相对应信号线的宽度(需提前设好叠层的顺序和各参数).选择电阻匹配的方式也有多种,包括源端端接和并行端接等,根据不同的电路选择不同的方式.在布线策略上也可以选择不同的方式:菊花型、星型、自定义型,每种方式都有其优缺点,可以根据不同的电路仿真结果来确定具体的选择方式.  2.1.5 信号延迟(delay)  电路中只能按照规定的时序接收数据,过长的信号延迟可能导致时序和功能的混乱,在低速的系统中不会有问题,但是信号边缘速率加快,时钟速率提高,信号在器件之间的传输时间以及同步时间就会缩短.驱动过载、走线过长都会引起延时.必须在越来越短的时间预算中要满足所有门延时,包括建立时间,保持时间,线延迟和偏斜. 由于传输线上的等效电容和电感都会对信号的数字切换产生延迟,加上反射引起的振荡回绕,使得数据信号不能满足接收端器件正确接收所需要的时间,从而导致接收错误.在Cadence的信号仿真软件中,将信号的延迟也放在反射的子参数中度量,有Settledelay、Switchdelay、Propdelay.其中前两个与IBIS模型库中的测试负载有关, 这两个参数可以通过驱动器件和接收器件的用户手册参数得到, 可以将它们与仿真后的Settledelay、Switchdelay加以比较,如果在Slow模式下得到的Switchdelay都小于计算得到的值,并且在Fast的模式下得到的Switchdelay的值都大于计算得到的值,就可以得出我们真正需要的两个器件之间的时延范围Propdelay.在具体器件布放的时候,如果器件的位置不合适,在对应的时延表中那部分会显示红色,当把其位置调整合适后将会变成蓝色,表示信号在器件之间的延时已经满足Propdelay规定的范围了.  2.2 电磁兼容性(Electro Magnetic Compatibility)设计  电磁兼容包括电磁干扰和电磁忍受,也就是过量的电磁辐射以及对电磁辐射的敏感程度两个方面. 电磁干扰有传导干扰和辐射干扰两种.传导干扰是指以电流的形式通过导电介质把一个电网络上的信号传导到另一个电网络,PCB中主要表现为地线噪声和电源噪声.辐射干扰是指信号以电磁波的形式辐射出去,从而影响到另一个电网络.在高速PCB及系统设计中,高频信号线、芯片的引脚、接插件等都可能成为具有天线特性的辐射干扰源.对EMC的设计根据设计的重要性可以分为四个层次:器件和PCB级设计,接地系统的设计,屏蔽系统设计以及滤波设计.其中的前两个最为重要,器件和PCB级设计主要包括有源器件的选择、电路板的层叠、布局布线等.接地系统的设计主要包括接地方式、地阻抗控制、地环路和屏蔽层接地等.在Cadence的仿真工具中,电磁干扰的仿真参数可以设置在X、Y、Z三个方向上的距离、频率的范围、设计余量、符合标准等.此仿真属于后仿真,主要检验是否符合设计要求,因此,在做前期工作时,我们还需要按照电磁干扰的理论去设计,通常的做法是将控制电磁干扰的各项设计规则应用到设计的每个环节,实现在各个环节上的规则驱动和控制.  2.3 电源完整性(power integrity)设计  在高速电路中, 电源和地的完整性也是一个非常重要的因素, 因为电源的完整性和信号的完整性是密切相关的.在大多数情况下,影响信号畸变的主要原因是电源系统.如:地反弹噪声太大、去耦合电容设计不合适、多电源或地平面地分割不好、地层设计不合理、电流分配不均等都会带来电源完整性方面的问题,引起信号的畸变而影响到信号的完整性.解决的主要思路有确定电源分配系统,将大尺寸电路板分割成几块小尺寸板,根据地平面反弹噪声(Ground Bounce)(简称地弹)确定去耦电容,以及着眼于整个PCB板考虑等几个方面.  在电路中有大的电流涌动时会引起地弹,如大量芯片的输出同时开启时,将有一个较大的瞬态电流在芯片与板的电源平面流过,芯片封装与电源平面的电感和电阻会引发电源噪声,这样会在真正的地平面上产生电压的波动和变化,这种噪声会影响其它元器件的动作.设计中减小负载电容、增大负载电阻、减小地电感、减少器件同时开关的数目均可以减少地弹.由于地电平面分割,例如地层被分割为数字地、模拟地、屏蔽地等,当数字信号走到模拟地线区域时,就会产生地平面回流噪声.同时根据选用的器件不同,电源层也可能会被分割为几种不同电压层,此时地弹和回流噪声更需特别关注.在电源完整性的设计中电源分配系统和去耦电容的选择很重要.一般使得电源系统(电源和地平面)之间的阻抗越低越好.可以通过规定最大的电压和电流变化范围来确定我们希望达到的目标阻抗,然后通过调整电路中的相关因素使电源系统各部分的阻抗与目标阻抗逼近.对于去耦电容,必须考虑电容的寄生参数,定量的计算出去耦电容的个数以及每个电容的容值和具体放置位置,尽量做到电容一个不多,一个不少.在Cadence仿真工具中,将接地反弹称为同步开关噪声(Simultaneous switch noise)。在仿真时将电源间的寄生电感、电容和电阻, 以及器件封装的寄生电感、电容和电阻都做考虑,结果比较符合实际情况.还可以根据系统使用的电路类型与工作频率,设置好期望的相关指标参数后,计算出合适的电容大小以及最佳的布放位置,设计具有低阻抗的接地回路来解决电源完整性问题。  3 高速PCB的设计方法  3.1 传统的设计方法  如图1是传统的设计方法,在最后测试之前,没有做任何的处理,基本都是依靠设计者的经验来完成的.在对样机测试检验时才可以查找到问题,确定问题原因.为了解决问题,很可能又要从头开始设计一遍.无论是从开发周期还是开发成本上看,这种主要依赖设计者经验的方法不能满足现代产品开发的要求,更不能适应现代高速电路高复杂性的设计.所以必须借助先进的设计工具来定性、定量的分析,控制设计流程.  3.2 Cadence设计方法  现在越来越多的高速设计是采用一种有利于加快开发周期的更有效的方法.先是建立一套满足设计性能指标的物理设计规则,通过这些规则来限制PCB布局布线.在器件安装之前,先进行仿真设计.在这种虚拟测试中,设计者可以对比设计指标来评估性能.而这些关键的前提因素是要建立一套针对性能指标的物理设计规则,而规则的基础又是建立在基于模型的仿真分析和准确预测电气特性之上的,所以不同阶段的仿真分析显得非常重要.Cadence软件针对高速PCB的设计开发了自己的设计流程,如图2它的主要思想是用好的仿真分析设计来预防问题的发生,尽量在PCB制作前解决一切可能发生的问题.与左边传统的设计流程相比,最主要的差别是在流程中增加了控制节点,可以有效地控制设计流程.它将原理图设计、PCB布局布线和高速仿真分析集成于一体,可以解决在设计中各个环节存在的与电气性能相关的问题.通过对时序、信噪、串扰、电源结构和电磁兼容等多方面的因素进行分析,可以在布局布线之前对系统的信号完整性、电源完整性、电磁干扰等问题作最优的设计.图1 传统高速设计流程图 2 Cadence高速设计流程  4 结语  高速PCB设计是一个很复杂的系统工程,只有借助于那些不仅能计算设计中用到的每个元器件的物理特性和电气特性的影响及其相互作用,还必须能从设计的PCB中自动提取和建立模型,并且具有提供对实际设计操作产生动态特性描述的仿真器等强大功能的EDA软件工具,才能更全面地解决以上信号完整性、电磁干扰、电源完整性等问题.在具体设计过程中,在横向上要求各部分的设计人员通力合作,在纵向上要求设计的各个阶段综合考虑,把设计和仿真贯穿于整个设计过程,实现过程的可控性,具体指标的量化.只有这样才能做到高效的设计.

    时间:2018-08-13 关键词: cadence PCB

  • Cadence推出Voltus-XP 支持大规模并行处理、加速高达5倍、大容量的先进工艺节点电源签核技术

    采用增强版Cadence Voltus IC电源完整性解决方案,海思半导体成功提速下一代芯片设计的电源签核 楷登电子今日宣布,发布增强型 Cadence® Voltus™IC 电源完整性解决方案,其面向先进工艺节点的电网签核,其大规模并行(XP)算法选项采用了分布式处理技术。新算法将性能提升达 5 倍,适用于千兆级设计。Voltus 解决方案的大规模并行处理获得大幅加强,可以更高效的实现百台设备上千个 CPU 的近线形性能扩展。该解决方案现已云端就绪。 在移动平台、高性能计算(HPC)、机器学习、人工智能、网络、汽车等先进工艺的应用领域,Voltus-XP 技术无疑是超大型芯片设计电源签核的理想选择。全新的大规模并行算法提供了更大容量,结合 Cadence Sigrity™ 技术,不仅电网 IR 压降和电迁移(EM)分析,亦或包括3DIC的芯片封装电路板系统级的电气和热协同分析,全芯片 SoC 设计流程可以更加顺畅。 “Cadence Voltus IC 电源完整性解决方案性能佳,硅片精确度高,我们一直将其用于移动和高性能计算产品的设计签核中。”海思半导体设计部部长陈赞锋表示,“随着半导体行业在 FinFET 工艺节点领域的开拓创新,必须要像 Voltus 解决方案这样拥有卓越领先性能的工具,才能帮助我们在 24 小时的运行时间内完成电源签核。我们很高兴,经过验证,具备大规模并行处理能力的 Voltus 解决方案的确能够满足我们对未来 5G芯片的设计要求。” “Voltus IC 电源完整性解决方案专为大规模设计数据的管理而设计,可以充分满足对芯片功耗计算、电网寄生参数提取、IR 压降和 EM 分析进行并行处理的严格要求。” Cadence公司全球副总裁兼数字与签核事业部总经理 Chin-Chi Teng 表示。“Voltus-XP 技术独一无二,可以高效分配大量机器的处理能力,是具备精准硅验证能力的高性能电源签核解决方案,助力客户优化上市速度。”

    时间:2018-07-26 关键词: cadence voltus-xp 电源完整性解决方案

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