超越摩尔的3D芯片，如何实现全流程设计加速？

面对摩尔定律放缓的问题，芯片3D方向上的堆叠、多芯片封装等是一个的方向。而这种芯片的发展趋势必然会造成设计的整体复杂度提高，如何解决这一难题，实现设计加速？这就带来对于EDA工具新的要求：实现工具之间的数据库打通，从设计到封装实现全流程的覆盖。Cadence公司数字与签核事业部产品工程资深群总监刘淼表示，“ Cadence也在努力转型，以前我们只做EDA工具，后来做了更多系统级的创新，最终目标是会有一个能够普世的智能。而3D-IC就是在系统创新上能够做出来的帮助客户解决当前痛点以及未来十年发展的趋势。”

图：Cadence公司数字与签核事业部产品工程资深群总监刘淼

超越摩尔方向上的3D芯片设计

摩尔定律几乎一直精准的反映了半导体行业的发展，这种斜率可以放大看作是整个科技领域的迈步；而在2021年之后晶体管缩放的速度开始放缓，摩尔定律开始失效，失效的同时其实也意味着芯片整体成本的上升。“摩尔定律不仅是一个科学定律，更是一个经济学定律。”刘淼分享到。下图所示为每一美金所能制作出来的晶体管加起来的长度：2002年的晶体管是180nm，一美元所做出来的晶体管累加长度为2.6米，这个数据一直增长到2012年之后为20米，2014年仍然为20米，已经进入了停滞阶段。再往后可以看到这个数据的下降，也就意味着芯片整体经济成本的增加，所以说摩尔定律更是一个经济学定律。
晶体管的缩放走到了瓶颈，而终端应用上对于芯片功能、算力的需求不断提高，因此芯片需要越做越大，裸片的面积越来越大，但裸片的面积受到光刻机光罩(Mask)的限制...所以还是要摩尔定律继续往下走，才能满足日益增长的计算需求，那么如何做呢？
在当前后摩尔时代，可以从两个维度上实现摩尔定律延续：一是More Moore，一个是More than Moore。More moore即在工艺上通过新的先进工艺来继续进行晶体管缩放的突破，未来的3nm、2nm等；而More than Moore是从系统角度出发，实现单位面积上晶体管密度增加，通过2.5D、3D堆叠的方式实现摩尔定律的延续。这种3D IC相比2D IC可以带来更好的性能和功能表现，同时还可以降低制造成本。
“一旦从2D世界走向3D维度的时候，我们所看到的一些好处，”刘淼分享到，“第一显而易见的是连线短了，第二是线短之后有更低的功耗表现。工艺缩进从90纳米到45纳米到28纳米到7纳米，线上的延迟会越来越多，线上的功耗也会越来越大；但如果线短了以后，功耗就会更低。第三是更好的性能，线上延迟减少了以后，芯片就会跑得比以前更快。”除了芯片本身的性能和功耗表现提升外，在当前产能紧缺的情况下，3D芯片的生产制造上也具有一些成本优势。刘淼表示，“现在很多客户拿不到产能，不一定是晶圆厂拿不到，是封装拿不到，大的基板是很难拿到的。将一个大的芯片切成两个，把它堆叠起来，封装的尺寸会小很多。” “最后3D IC的制造良率也会更好一些：在晶圆厂流片的时候，良率和面积是呈指数关系的，面积越大，良率越低。所以综合来看，从2D走向3D的好处是非常多的。”

应对3D-IC设计的挑战：设计聚合、系统级验证

3D芯片虽然好处很多，降低了制造成本 ，但设计者面临的挑战也更多。首先难点在于裸片放置与Bump规划上，因为芯片功能的丰富，所以芯片上既有模拟的部分，也有数字的部分等，让不同类型工程师设计聚合起来达成共识是很困难的。另一个挑战在于系统级别的验证和PPA优化，3D芯片需要跨芯片的热分析，芯片之间的连接验证，包括3D STA签核Corner数量的“爆炸性”增加等。为了应对这些挑战，Cadence推出了Integrity 3D-IC平台，这是业界首款完整的高容量3D-IC平台，将设计规划、物理实现和系统分析统一集成于单个管理界面中。
不同工具的数据库是不一样的，实现不同数据库的兼容性是3D-IC设计平台的关键。Cadence在数据库的兼容和打通上投入了多年的精力，当前的Integrity 3D-IC平台不仅兼容数据和模拟两块，是一个分层级、多技术、多层次、多模型的按需型数据库，还将PCB等也统一了进来。据刘淼介绍，Integrity 3D-IC平台有一个统一的管理界面，可以实现系统级的设计规划和物理实现。有了统一的设计规划之后，可以通过其他的点工具来分别进行不同类型芯片设计和芯片之间的互连。最后还可以调用相应的仿真和分析工具来进行系统级的分析和优化。以前做3D芯片设计的客户，在进行设计时需要将数据库导来导去，而使用Integrity 3D-IC平台就避免了这一难题，提高了整体的工作效率。
首先在顶层的设计规划阶段，Integrity System Planner可以从一个全局的角度来实现芯片的堆叠和互连，将设计理念转化成一个完整的系统级芯片的视图，实不同类型芯片设计者在顶层设计阶段的协同。接下来在签核的阶段，3D IC设计会带来非常复杂的时序分析的工作。据刘淼分享这是一个数量级的工作量的增加，普通客户按照传统的方式去做，光签核就要乃至一年的时间。Cadence通过一种叫做“快速、自动裸片间分析技术（RAID）”实现了十倍的工作量的降低。另外还有“并行多模式多Corner（C-MMMC）”技术 ，将传统的串联的MMMC，用Cadence擅长的并行计算技术和数据库管理技术来实现加速。此外还可以通过裸片级分层抽象来显著降低边界模型，实现螺片连线上耦合电容的优化。
芯片设计的目标是实现PPA的最优解，而3D芯片因为功能增加，堆叠方式不同，导致PPA的优化也变得更为复杂。据刘淼分享，Integrity 3D-IC Platform是一个完整的平台，从系统级的设计规划阶段到后续的物理设计实现和早期的分析仿真阶段，就可以进行系统级的PPA的调优的工作，这是Cadence的Integrity 3D-IC平台独有的特性。
针对3D芯片的设计趋势，不同EDA设计点工具的集成和设计全链条的打通是必然趋势。但方向在这里，走到这一步却需要很多的积累。在发布会上刘淼反复提及到，Cadence是一家集光电磁力热于一体的EDA公司，这是能够做出Integrity 3D-IC这样大容量的全面平台的基础，也是其与其他友商相比的护城河。Cadence从两三年前就已经开始像系统级的方向上去准备和转型，这种系统级的EDA工具平台将会引领3D IC设计的下一个十年。