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  • Cadence 的高级可制造性设计(DFM)解决方案

    Cadence设计系统公司宣布其多种技术已经纳入TSMC参考流程9.0版本中。这些可靠的能力帮助设计师使其产品更快地投入量产,提供了自动化的、前端到后端的流程,实现高良品率、省电型设计,面向晶圆厂的40纳米生产工艺。 Cadence已经在多代的工艺技术中与TSMC合作,开发参考流程,提供低功耗设计能力和高级DFM方法学。通过参考流程9.0,Cadence将这些性能拓展到该晶圆厂的40纳米工艺节点,使用光刻物理分析和强化的统计静态时序分析能力,此外一直追随TSMC参考流程的Cadence已经支持Si2通用功率格式(CPF)有一年多的时间,而现在加入了新的功能,补充了全面综合的Cadence低功耗解决方案,帮助提供快速而精确的低功耗设计。 这次Cadence对TSMC参考流程9.0版追加的新功能包括一种透明的中间工艺节点(half-node)设计流程,支持TSMC的40纳米工艺技术。这包括支持40纳米布局与绕线规则、一个全面的可测试型(design-for-test) 设计流程、结合成品率考量的漏电功耗和时序的计算、增强的基于统计学的SI时序分析、层次化的lithographic physical分析、时序与漏电分析、层次化和并行的临界域分析和优化、基于CMP考量的RC抽取、clock buffer placement的优化、 multi-mode multi-corner分析、以及层次化的dummy metal fill。 Cadence对TSMC参考流程9.0版的支持为40纳米工艺技术提供了高级DFM、功耗、布线与模拟功能。该硅相关型技术包括: 1 用于物理实现的时序、LEF、Cap libraries和综合的临界区域分析,使用Cadence SoC Encounter? RTL-to-GDSII 系统,包含RTL Compiler与Encounter Timing System。 2 TSMC 认可的布线可印刷性检查(layout printability checking),包括使用Cadence Litho Physical Analyzer其进行层次化的分析与热点侦测,并使用Cadence Cadence Chip Optimizer自动修复。 3 使用Cadence CMP Predictor用于电子热点侦测,实现化学机械抛光(Chemical Mechanical Polishing)(厚度)预测。 4 层次化的CMP与层次化的dummy metal fill,使用SoC Encounter系统与DFM解决方案。 5 使用Cadence QRC Extraction进行功能级有VCMP意识的区块与芯片级RC提取。 6 使用对应CPF的RTL-to-GDSII低功耗解决方案特别涵盖macro modeling、I/O pad modeling, secondary power domains和层次化的流程进行IP复用。 7 使用VoltageStorm? PE和DG Option进行IR、EM和功率分析。 8 应用dynamic IR drop reduction进行高级multi-mode, multi-corner clock-tree synthesis。 9 使用统计静态时序分析进行thermal runaway分析与热感知静态时序分析。 10 使用Encounter Test进行XOR压缩与True Time At-Speed ATPG。

    时间:2018-10-18 关键词: cadence 解决方案 高级 dfm

  • 中芯国际采用Cadence DFM解决方案

    中芯国际采用Cadence DFM解决方案

    全球电子设计创新企业Cadence设计系统公司(NASDAQ: CDNS)今天宣布,中芯国际集成电路制造有限公司(中芯国际”,纽约证交所股份代号:SMI;香港联合交易所股票代码: 0981.HK)采用了Cadence® Litho Physical Analyzer与Cadence Litho Electrical Analyzer,从而能够更准确地预测压力和光刻差异对65和45纳米半导体设计性能的影响。 Cadence Litho Electrical Analyzer—半导体行业第一个用于各大领先半导体公司从90到40纳米生产中的DFM电气解决方案—与Cadence Litho Physical Analyzer结合,形成了一个能精确预测最终硅片结果的流程。 此前单个单元和库的电气行为可在一个单独的环境中进行预先标示,该单独环境在给定的、基于目标制程技术的设计中使用时可保持一致性。在65及更小纳米,单元的每次放置都产生了自己的一套物理和电气差异,这些差异与邻近的单元或环境有关。 这种“与环境有关的差异”已成为关键的问题,可导致芯片设计失败。 Cadence Encounter® Digital Implementation System (EDI)无缝地整合了Litho Physical Analyzer与Litho Electrical Analyzer,可在全芯片实现之前进行严苛的、与环境有关的单元物理与电气签收。 该流程利用了模型化的物理与电气可制造性(DFM)技术,可提高标准单元库、知识产权(IP)核、及全芯片的品质和可靠性,从而提高完整芯片的制造成品率。 “在65和45纳米上必须解决物理和电气差异,这需要一种整体性的方法,它要始于单元级别,并考虑到设计的整个环境,” 中芯国际设计服务中心副总裁刘明刚表示,“通过Cadence的DFM流程,我们能够分析单元和IP差异,并能对它们在真实硅片中的性能进行精确建模。 通过标示和减少差异,我们的客户将能减少防护带并制出更高品质的硅片。 该解决方案还能实现近线性可扩展性,而这对于全芯片电气DFM验证流程来说是必需的。 Cadence已开发出业界最完整的设计侧DFM预防、分析和签收方法学之一,并包括Encounter Digital Implementation System设计侧优化。它也被用于32和28纳米库的差异建模。“快速、精确、与环境有关的单元光刻与压力效应差异建模,对实现65纳米及以下节点实现有价值生产设计非常关键,”Cadence实现集团研发副总裁徐季平表示。“众多一次硅片成功已证明了高容量半导体设计DFM分析工具的价值。”

    时间:2018-10-04 关键词: cadence 集成电路 电源技术解析 dfm

  • 电路板设计DFM注意事项

    1. QFN中间接地pin开钢网时最好做下处理否则贴片时容易虚焊。2.接地焊盘的十字连接,否则连焊如图中高亮的两个地焊盘处,实际去焊接时会很容易与旁边的信号脚连焊,这与阻焊开窗扩大其焊盘有关,读者自行分析。3.PCB板子上一些焊盘容易脱落;例如:刷焊焊盘如图所示,这种刷焊焊盘在调试或者后端维修时最左边的地焊盘很容易脱落,后果是整个板子就报废了,产生这种问题的原因是:此处焊盘和地的连接面积过大,那么导热就很快,焊接过程中很快就冷却了,拉扯过程中自然就容易脱落了。解决办法:1)在类似焊盘上打盲孔,使其与相邻层连接,加大板子对其的拉力。2)类似的刷焊焊盘采用泪滴走线,道理同1)。3)做库时,这种焊盘的开窗做成“中间较窄”,使绿油对焊盘产生一定的拉力。电池座,或者相对较大的焊盘(需要焊接)如上图,第一次设计时,电池座的负极即中间的焊盘采用十字细颈线连接,实际焊接时,次焊盘很容易脱落,改善措施将其与地改成全连接。还有很多类似的情况,读者需举一反三,其他就不赘述了。4.金属化定位孔背面最好不要露铜或者少露,金属化得定位孔一般要开上锡,如果背面也露铜,锡可能会露到另外一面,引起装配问题。5.按键上打孔最好错开中心如果在按键中心,因为中心接触摩擦力比较大,时间长了可能造成按键不灵。6.整板丝印标示是否清楚。

    时间:2018-08-24 关键词: 电路板 注意事项 dfm

  • 印制电路板DFM通用技术要求

    本标准规定了单双面印制电路板可制造性设计的通用技术要求,包括材料、尺寸和公差、印制导线和焊盘、金属化孔、导通孔、安装孔、镀层、涂敷层、字符和标记等。作为印制板设计人员设计单双面板(Single/Double sided board)时参考:1 一般要求1.1 本标准作为PCB设计的通用要求,规范PCB设计和制造,实现CAD与CAM的有效沟通。1.2 我司在文件处理时优先以设计图纸和文件作为生产依据。2 PCB材料2.1 基材PCB的基材一般采用环氧玻璃布覆铜板,即FR4。(含单面板)2.2 铜箔a)99.9%以上的电解铜;b)双层板成品表面铜箔厚度≥35μm(1OZ);有特殊要求时,在图样或文件中指明。3 PCB结构、尺寸和公差3.1 结构a) 构成PCB的各有关设计要素应在设计图样中描述。外型应统一用Mechanical 1 layer(优先) 或Keep out layer 表示。若在设计文件中同时使用,一般keep out layer用来屏蔽,不开孔,而用mechanical 1表示成形。b)在设计图样中表示开长SLOT孔或镂空,用Mechanical 1 layer 画出相应的形状即可。3.2 板厚公差成品板厚0.4~1.0mm1.1~2.0mm2.1~3.0mm公差±0.13mm±0.18mm±0.2mm3.3 外形尺寸公差PCB外形尺寸应符合设计图样的规定。当图样没有规定时,外形尺寸公差为±0.2mm。(V-CUT产品除外)3.4 平面度(翘曲度)公差PCB的平面度应符合设计图样的规定。当图样没有规定时,按以下执行成品板厚0.4~1.0mm1.0~3.0mm翘曲度有SMT≤0.7%;无SMT≤1.3%有SMT≤0.7%;无SMT≤1.0%4 印制导线和焊盘4.1 布局 a)印制导线和焊盘的布局、线宽和线距等原则上按设计图样的规定。但我司会有以下处理:适当根据工艺要求对线宽、PAD环宽进行补偿,单面板一般我司将尽量加大PAD,以加强客户焊接的可靠性。 b)当设计线间距达不到工艺要求时(太密可能影响到性能、可制造性时),我司根据制前设计规范适当调整。 c)我司原则上建议客户设计单双面板时,导通孔(VIA)内径设置在0.3mm以上,外径设置在0.7mm以上,线间距设计为8mil,线宽设计为8mil以上。以最大程度的降低生产周期,减少制造难度。 d)我司最小钻孔刀具为0.3,其成品孔约为0.15mm。最小线间距为6mil。最细线宽为6mil。(但制造周期较长、成本较高)4.2 导线宽度公差印制导线的宽度公差内控标准为±15%4.3 网格的处理 a)为了避免波峰焊接时铜面起泡和受热后因热应力作用PCB板弯曲,大铜面上建议铺设成网格形式。 b)其网格间距≥10mil(不低于8mil),网格线宽≥10mil(不低于8mil)。4.4 隔热盘(Thermal pad)的处理 在大面积的接地(电)中,常有元器件的腿与其连接,对连接腿的处理兼顾电气性能与工艺需要,做成十字花焊盘(隔热盘),可使在焊接时因截面过分散热而产生虚焊点的可能性大大减少。5 孔径(HOLE)5.1 金属化(PHT)与非金属化(NPTH)的界定a) 我司默认以下方式为非金属化孔: 当客户在Protel99se高级属性中(Advanced菜单中将plated项勾去除)设置了安装孔非金属化属性,我司默认为非金属化孔。 当客户在设计文件中直接用keep out layer或mechanical 1层圆弧表示打孔(没有再单独放孔),我司默认为非金属化孔。 当客户在孔附近放置NPTH字样,我司默认为此孔非金属化。 当客户在设计通知单中明确要求相应的孔径非金属化(NPTH),则按客户要求处理。 b) 除以上情况外的元件孔、安装孔、导通孔等均应金属化。5.2 孔径尺寸及公差 a) 设计图样中的PCB元件孔、安装孔默认为最终的成品孔径尺寸。其孔径公差一般为±3mil(0.08mm); b) 导通孔(即VIA 孔)我司一般控制为:负公差无要求,正公差控制在+ 3mil(0.08mm)以内。5.3 厚度 金属化孔的镀铜层的平均厚度一般不小于20μm,最薄处不小于18μm。5.4 孔壁粗糙度 PTH孔壁粗糙度一般控制在≤ 32um5.5 PIN孔问题 a)我司数控铣床定位针最小为0.9mm,且定位的三个PIN孔应呈三角形。 b)当客户无特殊要求,设计文件中孔径均<0.9mm时,我司将在板中空白无线路处或大铜面上合适位置加PIN孔。5.6 SLOT孔(槽孔)的设计 a) 建议SLOT孔用Mechanical 1 layer(Keep out layer)画出其形状即可;也可以用连孔表示,但连孔应大小一致,且孔中心在同一条水平线上。 b) 我司最小的槽刀为0.65mm。 c) 当开SLOT孔用来屏蔽,避免高低压之间爬电时,建议其直径在1.2mm以上,以方便加工。6 阻焊层 6.1 涂敷部位和缺陷 a)除焊盘、MARK点、测试点等之外的PCB表面,均应涂敷阻焊层。 b)若客户用FILL或TRACK表示的盘,则必须在阻焊层(Solder mask)层画出相应大小的图形,以表示该处上锡。(我司强烈建议设计前不用非PAD形式表示盘) c)若需要在大铜皮上散热或在线条上喷锡,则也必须用阻焊层(Solder mask)层画出相应大小的图形,以表示该处上锡。6.2 附着力阻焊层的附着力按美国IPC-A-600F的2级要求。6.3 厚度阻焊层的厚度符合下表:线路表面线路拐角基材表面≥10μm≥8μm20~30μm7 字符和蚀刻标记7.1 基本要求 a) PCB的字符一般应该按字高30mil、字宽5mil 、字符间距4mil以上设计,以免影响文字的可辨性。 b) 蚀刻(金属)字符不应与导线桥接,并确保足够的电气间隙。一般设计按字高30mil、字宽7mil以上设计。 c) 客户字符无明确要求时,我司一般会根据我司的工艺要求,对字符的搭配比例作适当调整。 d) 当客户无明确规定时,我司会在板中丝印层适当位置根据我司工艺要求加印我司商标、料号及周期。7.2 文字上PADSMT的处理盘(PAD)上不能有丝印层标识,以避免虚焊。当客户有设计上PADSMT时,我司将作适当移动处理,其原则是不影响其标识与器件的对应性。8 层的概念及MARK点的处理层的设计 8.1 双面板我司默认以顶层(即Top layer)为正视面,topoverlay丝印层字符为正。 8.2 单面板以顶层(Top layer)画线路层(Signal layer),则表示该层线路为正视面。 8.3 单面板以底层(Top layer)画线路层(Signal layer),则表示该层线路为透视面。MARK点的设计 8.4 当客户为拼板文件有表面贴片(SMT)需用Mark点定位时,须放好MARK,为圆形直径1.0mm。 8.5 当客户无特殊要求时,我司在Solder Mask层放置一个F1.5mm的圆弧来表示无阻焊剂,以增强可识别性。 8.6 当客户为拼板文件有表面贴片有工艺边未放MARK时,我司一般在工艺边对角正中位置各加一个MARK点;当客户为拼板文件有表面贴片无工艺边时,一般需与客户沟通是否需要添加MARK。9 关于V-CUT (割V型槽) 9.1 V割的拼板板与板相连处不留间隙.但要注意导体与V割中心线的距离。一般情况下V-CUT线两边的导体间距应在0.5mm以上,也就是说单块板中导体距板边应在0.25mm以上。 9.2 V-CUT线的表示方法为:一般外形为keep out layer (Mech 1)层表示,则板中需V割的地方只需用keep out layer(Mech 1) 层画出并最好在板连接处标示V-CUT字样。 9.3 如下图,一般V割后残留的深度为1/3板厚,另根据客户的残厚要求可适当调整。 9.4 V割产品掰开后由于玻璃纤维丝有被拉松的现象,尺寸会略有超差,个别产品会偏大0.5mm以上。 9.5 V-CUT 刀只能走直线,不能走曲线和折线;且可拉线板厚一般在0.8mm以上。10 表面处理工艺 当客户无特别要求时,我司表面处理默认采用热风整平(HAL)的方式。(即喷锡:63锡/37铅) 以上DFM通用技术要求(单双面板部分)为我司客户在设计PCB文件时的参考,并希望能就以上方面达成某种一致,以更好的实现CAD与CAM的沟通,更好的实现可制造性设计(DFM)的共同目标,更好的缩短产品制造周期,降低生产成本。来源:0次

    时间:2018-08-15 关键词: 电路板 技术 dfm

  • PCB设计布局的DFM要求

    布局的DFM要求1.PCB实际尺寸、定位器件位置等与工艺结构要素图吻合,有限制器件高度要求的区域的器件布局满足结构要素图要求。2.器件布局间距符合装配要求:表面贴装器件大于20mil、IC大于80mil、BGA大于200mil.3.拨码开关、复位器件,指示灯等位置合适,拉手条与其周围器件不产生位置干涉。4.已确定优选工艺路线,所有器件已放置板面。5.坐标原点为板框左、下延伸线交点,或者左下边插座的左下焊盘。6.过波峰焊加工的器件pin间距、器件方向、器件间距、器件库等考虑到波峰焊加工的要求。7.高器件之间无矮小器件,且高度大于10mm的器件之间5mm内未放置贴片器件和矮、小的插装器件。8.普通板有200mil工艺边;背板左右两边留有工艺边大于400mil,上下两边留有工艺边大于680mil.器件摆放与开窗位置不冲突。9.板外框平滑弧度197mil,或者按结构尺寸图设计。10.各种需加的附加孔(ICT定位孔125mil、拉手条孔、椭圆孔及光纤支架孔)无遗漏,且设置正确。11.压接件在元件面距高于它的器件大于120mil,焊接面压接件贯通区域无任何器件。12.含贴片器件的面有3个定位光标,呈"L"状放置。定位光标中心离板边缘距离大于240mil.13所有器件有明确标识,没有P*,REF等不明确标识。14.用于调试的测试点在原理图中已增加,布局中位置摆放合适。15.有缺口的板边(异形边)应使用铣槽和邮票孔的方式补齐。邮票孔为非金属化空,一般为直径40mil,边缘距16mil.16.极性器件有极性丝印标识。同类型有极性插装元器件X、Y向各自方向相同。17.如需做拼板处理,布局考虑到便于拼版,便于PCB加工与装配。

    时间:2018-07-16 关键词: 布局 PCB dfm

  • 将可制造性设计(DFM)应用于PCB开发

    在可制造性设计(DFM)中,PCB设计布线工程师会很容易地忽略咋看起来不那么重要的关键因素。但在后继流程,这些因素在制造过程中发挥着重要作用,可能成为不佳良率的根本原因。 当涉及高速PCB设计,特别是高于20GHz时,若PCB设计和制造团队间缺乏沟通彼此产生错误的预设和解读,就可在制造过程中导致代价高昂的失败。以下列举了一些沟通出问题时的真实情况,并就如何避免此类问题给出了一些建议。 情景1:缩小焊盘尺寸以匹配线宽 在此例,PCB设计师缩小了焊盘尺寸以匹配线宽。他虽没有三思而行,但这种作法完全可以接受。不幸的是,他缩小的太多了,以致成为一个违反IPC(国际电子工业连接协会)约定和制造规则的灾难。 其结果是在制造过程中,出现一系列问题;特别是如图1所示的翘脱(又称墓碑效应,tombstoning)现象的发生。翘脱是发生在PCB焊装阶段的一种器件焊接缺陷,由回流过程中焊料的表面张力所引起。其现象是:器件的一端翘脱、凸起、支离于PCB的铜焊盘,类似一个突起的墓碑。 图1:翘脱 这是因为导线与焊盘粗细一样,所以焊料流入导线,且在回流期间焊料有移动。其结果就造成焊垫大小的不匹配。加上其它DFM问题,使良率低于60%,远低于预期的90%。 其它DFM问题有: * 批开放阻焊(gang relief mask)工艺造成的焊料短路 * 使用热通孔造成焊料沿孔壁溢流 * 两个焊盘之间阻焊不充分 实际上,PCB设计者使线宽粗细等同焊盘大小的决定,着实无可厚非:在任何高速信号链路中,当信号路径的几何形状改变时,会发生阻抗不连续的情况,从而导致信号路径阻抗的改变。通过使用相同粗细的线径和焊盘,信号通路的几何形状不会改变,当导线接入分立元件的焊盘时,阻抗的不连续问题得以缓解。这在理论上是成立的。但在实践中,当导线太细、焊盘太小时,仍采用两者相同的策略,则会产生翘脱等其它类似的制造性问题。 具体地,在本例,扇出导线与焊盘尺寸相同。此处,采用一个BGA封装,其BGA焊盘以较粗的导线扇出。如果它不是一个非阻焊定义(NSMD)的焊盘,则焊料就将流入从那些特定焊盘扇出的导线,并会在BGA器件的下方造成焊盘大小不一致,并随后形成冷焊点(虚焊)或空隙,如图所示2。 图2:BGA内的空隙 情景2:射频滤波器问题 本例,高速设计包含一个专用、三引脚SOP封装的射频滤波器。在SOP的引脚间没使用阻焊层,对这些引脚采用的是批开放处理,批开放阻焊(gang relieve mask)工艺是定义阻焊层的一种方法,它约定不对一组管脚进行阻焊。其结果是一组管脚间彼此没有阻焊隔离。这可以是刻意达成的效果,也可能是PCB设计师犯的错。结果就是过滤器的三个管脚焊盘之间的焊锡短路。 另外,在本例中,过孔与焊盘挨得过近。事实上,过孔的一半已与焊盘重叠。这仅发生在如果通孔的焊盘是在该器件的顶部,而不是在过孔中的情况。记住这个设计禁忌:过孔绝不要与器件的焊盘重叠。 在本例中,过孔侵蚀了元件的焊盘,从而导致焊料漫溢过通孔,使元件翘脱、开路。有几个方法可以扇出此分立元件,以避免这种情况。着眼于面向制造的设计,最好的办法就是使过孔稍稍远离焊盘,且在焊盘和过孔间放置阻焊层。 第二种方法对扇出并非理想。这里,过孔焊盘侵蚀了元件焊盘,而没有放在孔上。结果,当过孔被涂覆时,焊料浸溢过孔壁的可能性降低。有两种方法来解决此问题。第一种是把过孔直接放在焊盘顶部,并对其填充以非导电性填料。第二种方法是使过孔离焊盘再稍微远点,并在过孔和焊盘间放置阻焊层。 就本具体的高速设计来说,采用了制造商推荐的焊盘模式。问题是,这些建议是针对小批量原型生成,而非批量生产的。焊盘模式是由CAD布局工具创建的,它通过给出器件轮廓以及可将器件管脚焊接其上的焊盘,以便可对PCB上的器件实施焊接,并将器件与PCB固接起来。 但是,当在密度非常高的PCB上,使用大量零部件时,根据组装厂的建议对焊盘模式进行修改就变得极为重要。 再有就是开孔尺寸问题。它必须在0.3mm以下,以便过孔可在回流工艺的刚一开始就被封闭。理想情况,最好是过孔由导电材料封闭,但这从未出现过。对于散热孔,0.3mm间距甚至更细是非常必要的措施,以防止焊料通过孔壁漫爬流溢。 在我们的高速设计例子中,据我们测量,OEM用的过孔约15mil(1mil=0.0254mm)大小,但理想情况是应小于8mil.因为过孔尺寸不对,在生产时,因孔径过大,焊料沿孔壁漫爬溢出。这导致在该PCB设计中,对独立SOP封装产生吸抽作用,致使外设焊盘短路(图3)。 图3:因孔径过大,焊料沿孔壁爬溢流出。导致对独立SOP封装的吸抽作用,致使外设焊盘短路。 在本高速设计中,两个焊盘间缺乏足够的阻焊层是第三个DFM问题。在此,焊盘挨得非常近。结果就是,阻焊层太薄,且在整个工艺流程中都脱离掉了。结果是,焊料呈毛刺状从一个焊盘流到另一个焊盘。后果就是,由于这条不期而至的编外毛刺,该分立元件的焊盘定义变得不一致均匀,如图4所示。处理结果是,将该器件的焊盘变大。 图4:阻焊毛刺。 该设计的另一个焊盘问题是焊盘大小的不匹配,这次是在布局的电源部分。此设计使用了很小的0402(0.4mm×0.2mm)无源器件封装,在电源设计中,不推荐使用这么小的封装。在此,聪明的PCB布局工程师会选用0603厚膜贴片电阻(1608公制封装)、或0805厚膜贴片电阻(稍大的公制2012封装)。但更小就不合适了。 这样谨慎作法是基于这样的考虑:大多数电源布局在外层具有较大的铺铜。在采用了0402封装的本高速设计实例中,0402封装的一端直接连接到铺铜。另一端则只有一条导线和过孔。这样,在回流时,铜箔起着散热器的作用,从而在焊盘的一侧生成一个冷焊点(虚焊)。为了缓解此问题,最好是在焊盘与铜箔间建立热连接。但更好的方法是使用更大封装。 违反DFM的其它例子 还有其它的布局失策,可以破坏对PCB实行有效的DFM原则的努力。不好的PCB布局可能会导致与焊盘定义、器件封装、层叠、材料选择、扇出、线宽和线间距等相关的制造和装配问题。例如,不好的焊盘定义可在装配时引致开路和短路;而若该器件封装库的物理尺寸不对的话,不准确的器件封装尺寸可导致不可制造性问题。 就层叠而言,设计师必须确保正确的均匀层叠以规避翘曲问题。设计师还需要了解包括现场要求在内的对PCB材料的要求。同时,必须时刻关注扇出问题。若处理不当,则会发生侵损导线的酸腐或蚀刻“魔阱”。另外,若设计得不正确,线宽和线间距是可在不同工艺流程引发短路的其它问题。 制造阶段的问题。在PCB设计和制造流程的此阶段,当少量化学物质(通常是酸)囤积在成锐角的PCB导线的锐角处时,其被称为“酸阱”,它会导致翘曲(图5)。当这种化学物未被清除干净时,即使在装配完成后,也会侵蚀导线;产品在现场使用时,可能使连接时通时断。即使残留的化学物很少,若导线很细的话,它甚至也会侵蚀掉整条导线;在布局阶段,这种侵蚀既可以早期发生在线宽阶段,也可能稍后出现在扇出阶段。 重合和宽高比问题:当PCB有多层、且各层导线很细、线间距很窄时,很可能会引起过孔和焊盘的重合不良。制造过程中,焊盘和过孔间的这种重合问题可能导致多个短路,甚至完全损坏PCB。 图5:锐角走线,化学物得以藏身的 “酸阱”。 宽高比问题发生在当PCB进入计算机辅助制造(CAM)及生产厂家发现宽高比不对这一加工流程的早期阶段。在本例中,孔径极小而PCB相当厚。因此,生产厂家或面临重大困难或根本造不出这种PCB。 铜和阻焊毛刺:如前所述,铜细毛刺的出现是因为PCB的外层是覆铜的。极细的单端铜导线毛刺可随时随地出现在PCB板上,在组装后形成短路。 当焊盘和过孔间的阻焊不充分时,会出现阻焊毛刺。有若干原因造成这样现象,包括不正确的布局、不正确的焊盘定义、将暴露的过孔太过靠近元件焊盘等。 在布局的关键阶段,步步为营、层层推进 80%的PCB布局错误是由不正确的零件几何形状或生成的物理焊盘、不好的孔定义、通孔和表贴元件间的间距不足、缺乏对关键部件的返修能力等原因造成的。 其结果是,PCB布局设计工程师必须小心翼翼地通过工艺流程的各个阶段,以规避诸如此类的制造和装配问题。例如,需要返修的BGA可能被放置得彼此过于靠近。这样返工就无法完成。此外,过孔或焊盘可能太靠近PCB的边缘,这可能会导致过孔在布线时被切掉。 再就是放置在PCB上的基准点,它为每一装配步骤提供公共测量点。它们允许PCB组件系统来精确对位电路图案。基准点用来正确对齐SMT(表面贴装技术)焊接用摄像头,在PCB组装过程器件的取放阶段、摄像头用于识别及帮助将SMT器件放置在各自位置。一般情况,这些摄像头的定位公差为+/-1mil。 若没有基准标记点以允许SMT用摄像头正确对齐,则因器件取放摄像头与PCB之间无法对准,通常会产生翘脱。对管脚间距很窄的元件,PCB设计师需要确保在这些器件周边,安放额外基准,以对SMT相机提供进一步帮助。 如前所述,对提升BGA焊接效率,增加其焊盘间距是必要的。在使用BGA时,若PCB材料选择不当,则因PCB和BGA间热膨胀系数(CTE)的失配还会引发其它问题。如果热膨胀系数不匹配,焊点疲劳可导致BGA焊盘开路。此外,使用BGA时,对称的PCB堆叠至关重要。否则,会发生焊点疲劳和PCB翘曲。 就BGA来说,采用焊盘内过孔是PCB布局设计师必须小心应对的另一个问题。焊盘内过孔广为流行,尤其是对0.75mm以下更细间距的BGA来说。与狗骨式扇出相比,焊盘内过孔提高了密度、允许使用更细间距的封装。此外,去耦电容可以直接跨接BGA另一侧的通孔,从而降低了固有感抗。 但采用焊盘内过孔有利有弊。当采用焊盘内过孔时,是用导电性和非导电材料来填充过孔,然后镀覆。如果制造厂家不熟悉该工艺,可能会出现一系列问题。特别是,会有能给组装过程造成破坏的水气淤积的风险。当水气被淤积了,回流时,过孔和焊盘可能爆裂、可能形成凹陷,它们都可以毁坏BGA焊盘。避免大量膨胀或收缩的一种流行方法,是使用可降低水气滞留的不导电的过孔填料。   作者:Syed Wasif Ali Nexlogic Technologies公司0次

    时间:2018-06-29 关键词: 应用于 dfm 将可

  • 使用最佳精益的NPI方法-在设计阶段中将DFM验证前移

    当PCB设计人员所设计的产品投入生产时,几乎都会遇到一些问题。这些问题通常与生产制程和产量有关,或是PCB组装中出现了问题,导致产品报废或大量的返工。当出现上述情况时,产品需重回设计阶段进行必要的设计改版,以便其能符合预定的生产制程。 当设计人员分别提交物料清单(BOM)、Gerber文件、元件位置表、图纸、网表和其它数据格式后,组装、测试和生产工程师需要经过很多步骤对产品模型进行重新编辑和建模,然后才能开始制程段的新产品导入(NPI)。一个有代表性的例子是,BOM和一整套组装图纸(如组装拼板的机械图纸,图纸要显示拼板资料的配置数据和所有拼板定义的必要尺寸)通常会被发送给制造商。这些传统的图纸和数据包含制造商所需的产品规格和要求,它们是生产正确产品的必要信息。 作者:Julian Coates,Mentor Graphics公司Valor业务部业务拓展总监 PCB制造商会使用CAM系统重新制作图纸,并将新的图纸发送给设计人员确认。在设计人员确认图纸可以用于PCB制造之前,往往需对PCB板的设计进行反复修改,特别当图纸上出现设计错误时尤其如此。这一过程既费时,效率又低。 解决上述问题一个较好的方法是使用设计与制造首尾贯通的、精益的NPI流程。精益的 NPI方法始于设计组织进行DFM分析并提供优化的反馈。它包括建立制造级别的产品模型,其中含设计和确认组装板。精益的NPI流程能根据主控的制造产品模型自动生成制造、组装和测试的制程数据。 精益的NPI工作流程包括“产品”和“制程”两个阶段。产品阶段主要解决生产相关的问题,制程阶段主要解决如何生产的问题。ODB++产品模型可以实现这两个阶段的有效传递和沟通。ODB++是一个开放式智能单一数据结构,能将PCB设计输入供制造、组装和测试使用。优质的ODB++产品模型可以取代多个传统的数据文件和图纸,从而实现产品与制程之间的自动转移交接。 现在,对于所有基于PCB的新产品来说,设计阶段可以轻松有效地与制程阶段连接起来。设计阶段涉及到产品的功能、产品的实物模型以及成品的外观(系统结构,原理电路设计,PCB设计),制程阶段包含制造方法和制造合格产品所需的制程。 在PCB设计期间使用专业的DFM分析工具,既能确保设计与制造商的制造能力相匹配,又不会因实际制程的限制而引起任何问题。DFM分析所遵从的规则直接源自制造商的生产限制和生产能力。定期参与制造商的工作总结会议能够确保DFM规则随着制造商制造能力的变化而更新。因此,以前经常遇到的昂贵的和耗时的问题在PCB生产过程中就可以被避免。此外,还可找出设计中可以改进的地方,以确保制造商获得最大的良率。早早在PCB设计期间发现DFM问题,能节省时间,因为越往后,设计修改起来就越困难。在这种精益的NPI流程中,设计人员进行设计时,变得更加“具备制造意识”。 图:最佳方法精益的 NPI流程包括先进智能的ODB++ 产品模型数据,与PCB设计过程同步的DFM和直接源自制造商规则和制造制约的DFM规则。只有上述三样同时具备时才能形成精益的NPI流程。 Mentor Graphics公司创建了ODB++ 数据格式,并为PCB的设计、制造和组装设计了行业内首个集成、自动化精益的NPI流程。精益的NPI流程与Mentor集成的PCB设计以及DFM工具配合使用,可以帮助PCB公司减少设计改版的次数,并减少制造方面的问题。精益的NPI流程的优势:缩短设计到量产之间的时间,提高产品的产量和质量,在由多个制造商制造时能保持产品制造的一致性,减少研发经费,缩短产品上市周期。

    时间:2017-09-15 关键词: pcb设计 dfm npi方法

  • PCB设计的DFM问题

    1.板子上一些焊盘容易脱落;例如:刷焊焊盘 如图所示,这种刷焊焊盘在调试或者后端维修时最左边的地焊盘很容易脱落,后果是整个板子就报废了,产生这种问题的原因是:此处焊盘和地的连接面积过大,那么导热就很快,焊接过程中很快就冷却了,拉扯过程中自然就容易脱落了。 解决办法:1)在类似焊盘上打盲孔,使其与相邻层连接,加大板子对其的拉力。2)类似的刷焊焊盘采用泪滴走线,道理同1)。3)做库时,这种焊盘的开窗做成“中间较窄”,使绿油对焊盘产生一定的拉力。 电池座,或者相对较大的焊盘(需要焊接) 如上图,第一次设计时,电池座的负极即中间的焊盘采用十字细颈线连接,实际焊接时,次焊盘很容易脱落,改善措施将其与地改成全连接。 还有很多类似的情况,读者需举一反三,其他就不赘述了。 2.接地焊盘的十字连接,否则连焊 如图中高亮的两个地焊盘处,实际去焊接时会很容易与旁边的信号脚连焊,这与阻焊开窗扩大其焊盘有关,读者自行分析。 3. QFN中间接地pin开钢网时最好做下处理否则贴片时容易虚焊。 4.按键上打孔最好错开中心如果在按键中心,因为中心接触摩擦力比较大,时间长了可能造成按键不灵。 5.金属化定位孔背面最好不要露铜或者少露,金属化得定位孔一般要开上锡,如果背面也露铜,锡可能会露到另外一面,引起装配问题。 6.整板丝印标示是否清楚。

    时间:2017-07-27 关键词: 焊接 pcb设计 dfm

  • Mentor Graphics宣布与GLOBALFOUNDRIES合作开发适用于 22FDX平台的设计参考流程和工艺设计套件

    Mentor Graphics公司(纳斯达克代码:MENT)近日宣布,正与 GLOBALFOUNDRIES 展开合作,认证 Mentor® RTL 到 GDS 平台(包括RealTime Designer™ 物理 RTL 合成解决方案和 Olympus-SoC™ 布局布线系统)能够完全适用于当前版本的 GLOBALFOUNDRIES® 22FDX™平台设计参考流程。此外,Mentor 和 GLOBALFOUNDRIES 还一同合作开发适用于 22FDX 平台的工艺设计套件 (PDK)。该 PDK 支持 Mentor Calibre®平台,涵盖适用于 22FDX 平台的设计规则检查 (DRC)、版图与电路图比较 (LVS) 和金属填充解决方案。这些解决方案可帮助双方客户利用 22FDX 工艺中的性能来解决功耗、性能和电流泄漏,从而优化他们的设计。 GLOBALFOUNDRIES 业务开发副总裁 Pankaj Mayor 表示:“我们与Mentor Graphics 密切合作,使其产品能够帮助客户落实 22FDX 平台的优势。对Mentor 工具用于实施流程和设计验证的认证,将帮助设计人员实现功耗、性能和成本之间的最佳平衡。” 在先进工艺的设计流程中,RealTime Designer™ 可以满足诸多需求,包括更高的容量、更快的运行时间、改进的结果质量 (QoR) 和集成的布局规划功能。尤其对于 22FDX 平台,它支持基于统一功率格式 (UPF) 的多电压设计、多 Vt 优化、电流泄漏和动态功率分析及优化、独特的 RTL 级别布局规划技术,从而改进 QoR 和运行时间。Olympus-SoC™ 工具能够全面解决我们使用先进工艺时在性能、容量、上市时间、功率和可变性方面遇到的难题。对22FDX的支持包括低功耗功能,例如多电压设计流程、并行多态多模时序和功率优化、正向和反向偏置处理、电网上 DCAP 单元的插入以减少噪音。 Mentor Graphics 的 IC 实施部门总经理 Pravin Madhani 表示:“我们的客户要设计一些适用于移动、无线、网络和图形产品的最复杂芯片。通过与GLOBALFOUNDRIES 进行协作,我们能够为双方客户提供适用于 22FDX 平台的先进数字实施流程。 Calibre nmDRC™、Calibre nmLVS™ 和 Calibre YieldEnhancer 工具提供了可用于22FDX PDK 的验证功能。核心的DRC和LVS验证是由Calibre nmDRC 和 Calibre nmLVS 工具提供。Calibre YieldEnhancer中的SmartFill功能可通过智能自动方式填充设计,提供填充形状的最佳分布和布局,从而帮助设计人员达到平坦度和密度要求,最大程度地减少填充后的时序更改。 新版的 22FDX PDK 将为设计人员提供 GLOBALFOUNDRIES 所特有的 DFM 功能。GLOBALFOUNDRIES 提供了业界领先的 DRC+、制造分析和记分 (MAS) 和 Yield Enhancement Services™ (YES) 设计套件。这些基于 Calibre 平台的产品,可帮助设计团队分析其设计风格在22FDX工艺中对可制造性的影响。DRC+ 方法使用 Calibre Pattern Matching 工具的快速图形匹配功能,从光刻角度识别出有问题的图形,然后使用 Calibre nmDRC 对存在这些图形的区域执行更严格的设计约束。MAS 和 YES 方法有助于降低制造可变性:MAS 采用 Calibre YieldAnalyzer 中的 DFM 记分功能,可在所有层上对 IP 模块和 SoC 进行记分;在 YES 服务中,GLOBALFOUNDRIES 工程师使用 Calibre YieldEnhancer 中的 Layout 修改功能,可修改边缘和导孔(Via)摆放位置,进而提升 Layout 的稳健性。 Mentor Graphics 的 Design to Silicon 事业部副总裁 Joseph Sawicki 说道:“通过将最先进的 Calibre 分析和验证功能整合到其22FDX 平台中,GLOBALFOUNDRIES 向设计人员提供了其所需的工具,帮助他们提高产品的稳健性。这不仅可确保为工艺流程提供高质量设计,还可确保设计能更加快速地量产。” Mentor Graphics 和 GLOBALFOUNDRIES 正携手合作,开发可用于Sign-off的先进寄生电路参数抽取和可靠性验证的 Calibre xACT™ 和 Calibre PERC™ 解决方案。

    时间:2015-11-19 关键词: ic设计 平台 功能 dfm 22fdx

  • Mentor Graphics设计和验证工具获TSMC 16nm FinFET生产认证

    Mentor Graphics公司日前宣布,其集成电路设计到制造的整套解决方案已获得TSMC 16nm FinFET工艺的设计规则手册(DRM)和1.0版本SPICE模型认证。 该认证包括的工具有Calibre®物理验证及可制造性设计(DFM)平台、Olympus-SoC™自动布局布线系统、Pyxis™定制集成电路设计平台以及Eldo® SPICE模拟器。通过使用Olympus-SoC、Calibre产品以实现ARM® Cortex®-A15 MPCore处理器,Mentor还成功展示了完整的16nm FinFET数字设计流程。随着客户从测试芯片过渡到16nm FinFET设计成果的批量生产,Mentor的16nm解决方案现已能为客户提供全面支持。 Olympus-SoC自动布局布线系统使高效设计成为可能,它完整支持所有16nm FinFET的双重曝光(DP)、DRC及DFM规则、宏单元和标准单元的鳍式栅格对齐以及Vt最小面积规则支持。 新流程还支持低电压保持时间修正,互连电阻最小化,信号EM修正和MiM电容提取,以解决时序影响,增加管脚的可访问性及可布线性。 Calibre nmDRC™平台支持设计团队,以确保他们的设计满足工艺要求。Calibre YieldEnhancer之中的SmartFill功能以及其他的Mentor DFM产品、Calibre LFD™和Calibre CMPAnalyzer已获得改进,以满足16FF冗余填充、光刻和CMP模拟的TSMC特定要求。 TSMC为Mentor提供了16nm产品的设计工具包,以基于Calibre PERC™产品进行可靠性检查。这使客户能够在不考虑IP资源和使用同一个平台的情况下分析和修复如静电释放(ESD)和闩锁(LUP)等问题。 为确保对FinFET器件进行准确的电路仿真,Mentor通过与TSMC进行协作,对高性能的Calibre xACT™ 2.5D、3D提取产品以及Calibre nmLVS™的FinFET器件模型予以改进和认证。 Pyxis定制集成电路设计平台已扩展至可以处理鳍式栅格,提供鳍式栅格显示,支持保护环,MOS接合规则和设计规则驱动(DRD)布局。对Eldo进行升级,以基于TSMC最新型的BSIM-CMG和TMI模型提供准确的FinFET器件和电路级建模。 Mentor Graphics公司硅片设计事业部(Design to Silicon division)副总裁兼总经理Joseph Sawicki表示:“我们通过与TSMC的密切合作,确保我们的工具可用于16nm FinFET技术,其中包括与TSMC一同持续优化Calibre设计规则文件,以缩短开发周期。经过共同开发设计出可以满足16nm FinFET技术要求的产品,我们将学习曲线降至最低限度,并让设计师利用TSMC的协作来创造其产品的差异化价值。” TSMC设计建构营销部(Design Infrastructure Marketing Division)资深总监Suk Lee表示:“TSMC和Mentor之间长久的合作关系可以满足我们16nm FinFET的设计需求,同时,针对积极的技术路线图持续发布即时的产品解决方案。在每一个新的节点上,我们再次得以证明,开放式创新平台中的生态系统协作是驱动半导体设计产业创新的关键所在。”

    时间:2014-04-17 关键词: mentor finfet dfm

  • PCB设计DFM的一些注意事项

    1.板子上一些焊盘容易脱落;例如:刷焊焊盘 如图所示,这种刷焊焊盘在调试或者后端维修时最左边的地焊盘很容易脱落,后果是整个板子就报废了,产生这种问题的原因是:此处焊盘和地的连接面积过大,那么导热就很快,焊接过程中很快就冷却了,拉扯过程中自然就容易脱落了。 解决办法:1)在类似焊盘上打盲孔,使其与相邻层连接,加大板子对其的拉力。2)类似的刷焊焊盘采用泪滴走线,道理同1)。3)做库时,这种焊盘的开窗做成“中间较窄”,使绿油对焊盘产生一定的拉力。 电池座,或者相对较大的焊盘(需要焊接) 如上图,第一次设计时,电池座的负极即中间的焊盘采用十字细颈线连接,实际焊接时,次焊盘很容易脱落,改善措施将其与地改成全连接。 还有很多类似的情况,读者需举一反三,其他就不赘述了。 2.接地焊盘的十字连接,否则连焊 如图中高亮的两个地焊盘处,实际去焊接时会很容易与旁边的信号脚连焊,这与阻焊开窗扩大其焊盘有关,读者自行分析。 3. QFN中间接地pin开钢网时最好做下处理否则贴片时容易虚焊。 4.按键上打孔最好错开中心如果在按键中心,因为中心接触摩擦力比较大,时间长了可能造成按键不灵。 5.金属化定位孔背面最好不要露铜或者少露,金属化得定位孔一般要开上锡,如果背面也露铜,锡可能会露到另外一面,引起装配问题。 6.整板丝印标示是否清楚。

    时间:2013-07-26 关键词: PCB 注意事项 dfm

  • Cadence和格罗方德合作改进20及14纳米节点DFM签收

    21ic讯 益华电脑(Cadence Design Systems)宣布,晶圆代工业者格罗方德半导体(GLOBALFOUNDRIES)与该公司合作,为20nm与14nm制程提供样式分析资料。GLOBALFOUNDRIES运用Cadence样式分类(Pattern Classification)与样式比对(Pattern Matching)解决方案,因为他们能够使可制造性设计(DFM)加速达4倍,而这正是提升客户晶片良率与生产力的关键所在。 「我们整合了Cadence分类技术,依据包括不精确样式(inexact pattern)等样式类似性,按照样式种类来分类良率负面因子,使称为DRC+的样式比对式微影signoff流程效率臻于极致。」GLOBALFOUNDRIES DFM部门的Fellow兼资深协理Luigi Capodieci表示:「创新DRC+ signoff流程运用在好几项32与28奈米量产IC设计上一直都很成功,我们甚至还运用到当今最先进的制程几何(geometries)中。」 Cadence样式分类技术让GLOBALFOUNDRIES能够分类成千上万良率负面因子、制程热点与晶片故障,纳入方便实用的样式库中。Cadence样式搜寻与比对分析(Pattern Search and Matching Analysis)嵌入在Cadence Litho Physical Analyzer、实体验证系统(Physical Verification System)与一致化的 Virtuoso 客制/类比以及 Encounter 数位设计实现系统(Digital Implementation System)解决方案中,能为 GLOBALFOUNDRIES 客户提供弹性,驾驭Encounter与Virtuoso中的设计中signoff样式比对与自动修正功能,使全晶片signoff流程的整合达到100%,而且已经成功地运用在先进制程量产晶片上了。 对于运用Cadence设计工具的GLOBALFOUNDRIES客户而言,通过晶片验证的DFM流程不仅方便好用,更与Cadence的客制、数位与全晶片signoff流程密切整合。将样式比对式DRC+整合到Virtuoso Layout Suite中,实现了威力强大的自动建构校正(correct-by-construction)方法,也实现了先进的不良样式规避与自动修正功能。Encounter数位设计实现系统(Digital Implementation System)始终如一地正确且快速地找出并修正所有DRC+违反,不会导致额外的DRC或DRC+违反,而且在好几项28奈米设计中的运用也一直都很成功。 「DFM在晶片开发与制造之间扮演越来越重要的连结角色,而且在晶片良率与可预测性方面担负重要的角色。」Cadence晶片实现事业群资深副总裁徐季平表示:「Cadence样式分类技术帮助GLOBALFOUNDRIES客户制定和达成高水准的良率目标,确保能够享受到复杂设计的最高投资报酬。我们非常感激GLOBALFOUNDRIES承诺,将本公司技术运用于20与14奈米和以下的制程。」

    时间:2013-05-13 关键词: cadence 纳米 格罗方德 dfm

  • 基于LTCC的DFM方法来实现一次设计成功

    低温共烧陶瓷(LTCC)电路技术支持紧凑型多层设计并被广泛用于无线应用,特别是在RF模块和包内系统(SiP)设计中。相对于层压技术,它具有一系列优势,尽管其工艺与层压印刷电路板材料的处理工艺类似。其典型好处是较低的介电损耗,更高的封装密度以及集成/内嵌的无源部件(电阻、电感和电容)。有较大范围的磁带材料和工艺可用于LTCC设计。   多层LTCC结构通常会在低温共烧过程中发生收缩。不过,有一些制造商提供“零收缩”材料,其收缩仅限于Z方向。这些材料会比标准LTCC磁带材料和工艺昂贵许多。收缩对采用LTCC材料获得高性能带来了挑战,并且限制了LTCC部件或者子系统产出。因此,它可能会妨碍LTCC在那些要求高性能和高产量的产品中的应用。尽管如此,采用制造方法设计(DFM)能帮助实现一次LTCC设计成功,连收缩都可接受。   LTCC的DFM方法包括开发一种设计流程来为LTCC内嵌无源部件生成宽带模型。这些模型同一些从DFM技术发展而来的无源LTCC电路一起出现,被用来实现一次设计成功。无源电路采用先进设计系统(ADS)和动力(Momentum)软件工具开发,这些软件工具来自安捷伦技术(www.agilent.com/find/eesof)。ADS是一种流行的电子设计自动化软件工具,它包括RF集成电路(RF IC)、单片微波集成电路(MMIC)、SiP、模块和电路等的电路/系统仿真器和布线工具。用ADS还能进行统计设计研究,例如蒙特卡洛分析(Momentum是一种三维(3D)平面电磁场(EM)仿真工具,可用于研究很宽范围内的3D平面高频电流和平面场行为)Momentum接受任意的几何尺寸设计,如多层结构,然后它准确仿真复杂的EM效应如耦合与寄生。多层LTCC非常适合于采用像Momentum这样的3D平面工具来仿真。   无线手持设备的典型前端包含带有定向耦合器的发射级,定向耦合器用作功率控制测量,功率控制的目的是确保发射功率在给定手持设备所规定的限制范围之内,保持发射功率在这些限制之内对规范频谱是必要的,因为对于幅度调制(AM)信号,手持设备RF功率放大器的工作范围必须在其线性范围之内。功率控制环依赖定向耦合器来感应入射功率,任何从其它方向到达定向耦合器的的功率可能会造成错误读取测量功率,因为手持设备的功率放大器能产生无用的谐波能量电平,一种低通滤波器被专门加到发射器架构中来维持发射频谱能量在规定范围内。   为保证手持设备功率符合规定限制,设计定向耦合器和低通滤波器需要一种健壮性设计技术。这两种部件将被用作实例来明如何用DFM方法来研究过程变差和LTCC布线参数及其对某些输出参数的影响,如插损。一些变差在设计无源LTCC电路中是可预期的,典型的变差包括介电常数改变,基底厚度改变,传输线宽度改变和层间对齐改变。希望使一些变差在制造过程中得到监控,而为了实现一次设计成功,这个问题必须得到解决。   图1的流图说明了这些参数对某些定向耦合器输出参数间的相互影响,这些输出参数是插损,方向性和耦合比。图表中ε、T、W和AL分别代表介电常数、基底厚度、线宽和对齐度。还有“加”、“减”符号分别表示极端情况下上端和下端指标。根据LTCC材料供应商的数据,介电常数变化最小,而其它三个参数,基底厚度、线宽和对齐度必须被加以考虑。     这里给出的定向耦合器例子具有侧面嵌入耦合线。耦合器有四个端口:射频输入,耦合端口,隔离端口以及射频输出端口。图2显示了布线(具有端口定义)情况。用Momentum仿真了定向耦合器性能,图3是耦合器插损和耦合比的测量与仿真结果比较。仿真数据与测量数据接近一致。为了说明这种方法,还采用该方法设计了低通滤波器实例(图4)。     在设计周期期间,制造过程和布线参数的这些变差可能不可避免。电路部件参数值甚至可能受这些变差的影响,通常用部件容忍度来表示。在设计周期中,部件参数值、制造过程变差以及跟布线参数变差有关的这些改变通常难以事后修正。因此,设计早期把它们考虑进来将有助于保证高产量一次设计成功。   在所有可能的过程和布线参数变差中,一些变差对输出参数造成的影响比其它变差更为关键。要理解输出参数对这些关键参数变差的敏感度并不难,但有效的首要步骤是DFM方法。例如,插损可以受到布线宽度或基底厚度变差不同的影响。为了在设计中实现性能偏差更小,关键是首先理解和控制最为敏感的参数。仿真软件里的灵敏度分析包括将性能响应函数对有用设计变量取偏导数,这就有助于准确找到那些对性能变化有不同程度影响的变量。作为其基本统计包的一部分,ADS软件提供了灵敏度分析功能。   定向耦合器的插损、方向性和耦合比作为基底厚度、线宽和对齐度三种不同参数的函数而发生变化。这三种情况代表标称、低端和高端极端情形。例如,W0代表线宽标称值而W0+代表上端极端情况。大量采用Momentum EM仿真收集变差数据来研究此问题。     尽管设计人员可以从这些曲线对敏感度做出一些类推,但使用图形表示结果就更容易和更有用。例如排列图(Pareto)显示了某个参数变差对性能影响的百分比。图5给出了对定向耦合器性能变差造成影响的参数或因子的Pareto图。该图显示基底厚度变差对插损的影响超过其它参数或它们的组合。例如,在性能上有60%的变差来自于基底厚度变差的作用。     本文中低通滤波器实例采用一个三阶椭圆滤波器设计,使用了一个电感来使插损最小。实际上,滤波器损耗的根本原因来自电感响应或品质因素(Q)。滤波器的全部元件实现为具有内嵌式无源元件的LTCC层。   任何设计始于确定性能要求,接下来是可行性研究,这一时期可能设计出电路拓扑结构。对于滤波器,设计人员常常依赖滤波器综合工具来试验不同的结构。这个阶段之后,要确定出基线电路模型及其合适的理想集总元件参数值。由于设计人员必须为LTCC制作一个内嵌式无源部件来代替理想集总元件部件,这就需要进行EM仿真来准确建模和仿真这些内嵌的无源部件。   利用仿真产生的S参数可以抽取出包含寄生电路元件的宽带集总无源模型。抽取过程使用数值优化程序,用解析表达式计算电路模型的各初值。宽带集总无源模型有助于进行统计分析,包括比直接用EM仿真器更为快速实的优化实现。   提取的宽带模型用来代替简单的集总元件模型。然后,用电路仿真器通过对每个元件寻找给定一组性能条件下的最优元件参数值使新的基线电路得到优化。这个过程要反复进行直到所有先前的理想部件被内嵌物理部件所代替。一旦设计满足其性能要求,就该进行蒙特卡洛分析以了解性能作为制造过程的函数的统计特性。     在抽取出宽带模型,获得内嵌电容和电感后,低通滤波器例子的最终布局示于图4。图6针对滤波器插损将EM仿真跟提取的集总部件模型结果进行了比较,集总元件模型与EM模型之间一致性很好。图7把EM仿真响应与测量数据作了对比,结果又一次接近一致。   统计分析(基于蒙特卡洛分析)是采用规定的概率分布,在设计范围内改变一组参数的过程,用来确定性能如何随参数变化而发生改变。这种分析通常用于项目产出,其定义为满足或超过性能期望(指标)项的数量与在统计分析期间分析项总数之比。产出还是给定设计样本达到性能指标的概率。因为将要制造的设计总数会很大或者未知,产出通常是用更小的样本数量或试验次数估计得到,试验数被称作产出估计函数。随着试验次数增加,产出估计就接近真实的设计产出。产出优化使设计性能对于部件变差的敏感度最小化。产出优化估计产出和产出敏感度,并且改变电路统计参数标称值,这是为了同时使统计敏感度最小和电路产出最大。   统计设计流程的第一个步骤是收集厂商的过程变差数据,根据该数据,就能得到用于抽取出的电路模型的统计参数。然后,用这些相关联的统计参数对设计进行统计分析。如果设计满足产出指标,就结束分析过程开始制造过程,否则,就要对抽取的电路模型进行产出优化来修正设计以达到给定的产出指标。用于抽取模型的优化后部件参数值必须被实现成内嵌的无源物理部件。其后,从重设计的内嵌无源物理部件再次抽取出宽带电路模型,并再次进行统计分析直到满足产出指标。LTCC设计过程可以用图8所示的流程图来描述。   对低通滤波器电路实例的6,000次试验进行蒙特卡洛/产出分析(图9),低通滤波器插损、二阶谐波抑制和三阶谐波抑制的统计分析结果(未给出)表明,这些情形中设计未满足指标,并显示设计通过6000次试验达到100%产出。     图10给出了总共5个测量样本跟单次EM仿真数据的比较。图中参数S11和S21是EM仿真结果,其它曲线反映测量数据的情况。测量样本数据同仿真结果具有良好的一致性。     两个实例显示DFM提供了获得一次性设计成功的实用手段,甚至在像LTCC具有固有变差那样的过程里。成功依赖于一个经十分慎重选择后得到的设计流程,选用宽带模型尤其重要。在整个设计过程中应用DFM提高了一次性设计成功的机会。尽管这两个说明DFM的例子是基于LTCC,该设计流程同样能用到其它过程。

    时间:2012-04-04 关键词: 方法 ltcc dfm

  • 通孔插装PCB的DFM可制造性设计介绍

    本文介绍一些和通孔插装有关的DFM方法,这些原则从本质上来讲具有普遍性,但不一定在任何情况下都适用,不过,对于与通孔插装技术打交道的PCB设计人员和工程师来说相信还是有一定的帮助。   1、排版与布局   在设计阶段排版得当可避免很多制造过程中的麻烦。   (1)用大的板子可以节约材料,但由于翘曲和重量原因,在生产中运输会比较困难,它需要用特殊的夹具进行固定,因此应尽量避免使用大于 23cm×30cm的板面。最好是将所有板子的尺寸控制在两三种之内,这样有助于在产品更换时缩短调整导轨、重新摆放条形码阅读器位置等所导致的停机时间,而且板面尺寸种类少还可以减少波峰焊温度曲线的数量。   (2)在一个板子里包含不同种拼板是一个不错的设计方法,但只有那些最终做到一个产品里并具有相同生产工艺要求的板才能这样设计。   (3)在板子的周围应提供一些边框,尤其在板边缘有元件时,大多数自动装配设备要求板边至少要预留5mm的区域。   (4)尽量在板子的顶面(元件面)进行布线,线路板底面(焊接面)容易受到损坏。不要在靠近板子边缘的地方布线,因为生产过程中都是通过板边进行抓持,边上的线路会被波峰焊设备的卡爪或边框传送器损坏。   (5)对于具有较多引脚数的器件(如接线座或扁平电缆),应使用椭圆形焊盘而不是圆形,以防止波峰焊时出现锡桥(图1)。        (6)尽可能使定位孔间距及其与元件之间的距离大一些,并根据插装设备对其尺寸进行标准化和优化处理;不要对定位孔做电镀,因为电镀孔的直径很难控制。   (7)尽量使定位孔也作为PCB在最终产品中的安装孔使用,这样可减少制作时的钻孔工序。   (8)可在板子的废边上安排测试电路图样以便进行工艺控制,在制造过程中可使用该图样监测表面绝缘阻抗、清洁度及可焊性等等。   (9)对于较大的板子,应在中心留出一条通路以便过波峰焊时在中心位置对线路板进行支撑,防止板子下垂和焊锡溅射,有助于板面焊接一致。   (10)在排版设计时应考虑针床可测性问题,可以用平面焊盘(无引线)以便在线测试时与引脚的连接更好,使所有电路节点均可测试。   2、元件的定位与安放       (1)按照一个栅格图样位置以行和列的形式安排元件,所有轴向元件应相互平行,这样轴向插装机在插装时就不需要旋转PCB,因为不必要的转动和移动会大幅降低插装机的速度。像图2中这些以45度角放置的元件,实际上无法由机器插入。   (2)相似的元件在板面上应以相同的方式排放。例如使所有径向电容的负极朝向板件的右面,使所有双列直插封装(DIP)的缺口标记面向同一方向等等,这样可以加快插装的速度并更易于发现错误。如图3所示,由于A板采用了这种方法,所以能很容易地找到反向电容器,而B板查找则需要用较多时间。实际上一个公司可以对其制造的所有线路板元件方向进行标准化处理,某些板子的布局可能不一定允许这样做,但这应该是一个努力的方向。   (3)将双列直插封装器件、连接器及其它多引脚数元件的排列方向与过波峰焊的方向垂直,这样可以减少元件引脚之间的锡桥。   (4)充分利用丝印在板面上作记号,例如画一个框用于贴条形码,印上一个箭头表示板子过波峰焊的方向,用虚线描出底面元件轮廓(这样板子只需进行一次丝印即可)等等。   (5)画出元件参考符(CRD)以及极性指示,并在元件插入后仍然可见,这在检查和排除故障时很有帮助,并且也是一个很好的维护性工作。   (6)元件离板边缘应至少有1.5mm(最好为3mm)的距离,这将使线路板更加易于进行传送和波峰焊接,且对外围元件的损坏更小。   (7)元件高出板面距离需超过2mm时(如发光二极管、大功率电阻器等),其下面应加垫片。如果没有垫片,这些元件在传送时会被“压扁”,并且在使用中容易受到震动和冲击的影响。   (8)避免在PCB两面均安放元件,因为这会大幅增加装配的人工和时间。如果元件必须放在底面,则应使其物理上尽量靠近,以便一次完成防焊胶带的遮蔽与剥离操作。   (9)尽量使元件均匀地分布在PCB上,以降低翘曲并有助于使其在过波峰焊时热量分布均匀。   3、机器插装   (1)所有板上元件的焊盘都应该是标准的,应使用业界标准的间隔距离。   (2)选用的元件应适用于机器插装,要牢记自己工厂内的设备的条件与规格,事先考虑好元件的封装形式,以便能更好地与机器配合。对于异形元件来讲,封装可能是一个较大的问题。        (3)如果可能,径向元件尽量用其轴向型,因为轴向元件的插装成本比较低,如果空间非常宝贵,也可以优先选用径向元件。   (4)如果板面上仅有少量的轴向元件,则应将它们全部转换为径向型,反之亦然,这样可完全省掉一种插装工序。   (5)布置板面时,应从最小电气间隔的角度考虑引脚折弯方向和自动插装机部件所到达的范围,同时还要确保引脚折弯方向不会导致出现锡桥。   4、导线与连接器   (1)不要将导线或电缆线直接接到PCB上,而应使用连接器。如果导线一定要直接焊到板子上,则导线末端要用一个导线对板子的端子进行端接。从线路板连出的导线应集中于板子的某个区域,这样可以将它们套在一起避免影响其它元件。   (2)使用不同颜色的导线以防止装配过程中出现错误。各公司可采用自己的一套颜色方案,如所有产品数据线的高位用蓝色表示,而低位用黄色表示等。   (3)连接器应有较大焊盘以提供更好的机械连接,高引脚数连接器的引线应有倒角以便能更容易地插入。   (4)避免使用双列直插式封装插座,它除了延长组装时间外,这种额外的机械连接还会降低长期使用的可靠性,只有因为维护的原因需要DIP现场更换时才使用插座。如今DIP的质量已取得了长足的进步,无须经常更换。   (5)应在板面上刻出辨别方向的标记,防止安装连接器时出现错误。连接器焊点处是机械应力较为集中的地方,因此建议使用一些夹持工具,例如键和卡扣。   5、整机系统   (1)应在设计印制电路板前选好元器件,这样可以实现最佳布局并且有助于实施本文中所阐述的DFM原则。   (2)避免采用一些需要机器压力的零部件,如导线别针、铆钉等,除了安装速度慢以外,这些部件还可能损坏线路板,而且它们的维护性也很差。   (3)采用下面的方法,尽量减少板上使用元件的种类:用排电阻代替单个电阻;用一个六针连接器取代两个三针连接器;如果两个元件的值很相似,但公差不同,则两个位置均使用公差较低的那一个;使用相同的螺钉固定板上各种散热器。   (4)最好设计成可在现场进行配置的通用板。例如装一个开关将国内使用的板改为出口型号,或使用跳线将一种型号转变为另一型号。   6、常规要求   (1)当对线路板做敷形涂层时,不需要涂层的部分应在工程设计时在图上标注出来。设计时应考虑涂层对线间电容的影响。   (2)对于通孔来说,为了保证焊接效果最佳,引脚与孔径的缝隙应在0.25mm到0.70mm之间。较大的孔径对机器插装有利,而想要得到好的毛细效果则要求有较小的孔径,因此需要在这两者之间取得一个平衡。   (3)应选用根据工业标准进行过预处理的元件。元件准备是生产过程中效率最低的部分之一,除了增添额外的工序(相应带来了静电损坏风险并使交货期延长),它还增加了出错的机会。   (4)应对购买的大多数手工插装元件定出规格,使线路板焊接面上的引线伸出长度不超过1.5mm。这样可减少元件准备和引脚修整的工作量,而且板子也能更好地通过波峰焊设备。   (5)避免使用卡扣安装较小的座架和散热器,因为这样速度很慢且需要工具。应尽量使用套管、塑料快接铆钉、双面胶带或者利用焊点进行机械连接。   7、结论   对于用通孔插装技术进行线路板组装的制造商来说,DFM是一个极为有用的工具,它可节约大量费用并减少很多麻烦。使用DFM方法能减少工程更改以及将来在设计上作出让步,这些好处都是非常直接的。

    时间:2012-03-25 关键词: PCB dfm 可制造性 通孔插装

  • CAM350中的DFM检验应用

    这些功能大部分都集中在Analysis菜单下。   1. Silk to Solder Spacing   这是软件自动检验丝印层与阻焊层间距的功能。Analysis -> Silk to Solder Spacing就会弹出“Check Silkscreen”对话框。   首先选择要检查的两层,即Sildcreen_top/Soldermask_top同时选中或Sildcreen_bottom/Soldermask_bottom同时选中。然后在Clearance中输入可以容忍的最效间距。最好在“Remove Old Silkscreen Errors”前打上勾,以免混淆。OK后系统执行查找,此时屏幕底端左边显示“Silk to Sold Check”:右边显示百分比,执行完毕后会弹出一个报错信息框。“确定”后屏幕跳转至这两层信息,并且屏幕的右上方会增加一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选择某一个error,这样可以查询这个error的具体位置。   2. Solder Mask to Trace Spacing   在一般的EDA软件中定义为Solder Mask的地方,在实际做板的时候就是涂焊锡的地方。没有Solder Mask的地方,做板时就时阻焊剂。阻焊剂的主要目的时避免在焊接过程中焊料无序流动而导致焊盘引线之键“桥接”短路,保证安装质量,提供长时间的电气环境和抗化学保护,形成印刷电路板的“外衣”。   这个命令就时一个实现软件自动检查走线和Sold(焊料)间距的功能。   Analysis -> Solder Mask to Trace Spacing,就会弹出“Check Solder Mask”对话框。   在这个对话框中分别选择要检查的Electrical Layer与Solder Mask Layer两层。也就同时选中Top/Soldermask_top层,或者同时选中Bottom/Soldermask_Bottom层。然后在Clearance中输入可以容忍的最小间距。最好在“Remove Old Solder Mask Errors”前打上勾,以免混淆。OK后系统执行查找,此时屏幕底端左边显示“Solder to Trace Check”:右边显示百分比,执行完毕后,如果发现错误则会弹出一个报错信息框。   同样的,确定后屏幕会跳转至这两层信息,并且屏幕的右上方会增加一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“ALL”显示所有的错误,也可以在下拉框中选中某一个error,这样可以查询这个error的具体位置。   3. Copper Slivers   “Copper Slivers”时指那些在生产过程中容易造成脱落的细而窄的铺铜区域。这项功能不仅能检测出细窄的铺铜区域,而且还有修复/修剪功能。在执行这个操作前首先要打开需要检测的相关层。Analysis -> Copper Slivers就会弹出“Copper Slivers Detection”对话框。   首先在“Find Slivers Less than”后输入最小能容忍的铜面积数。在“Processing Control”中可以选上“Fix Silvers”以修复细铜。选择“Remove Old Slivers”即消除原现产生过的检测结果如“Mask Silvers”。而在下面的“Search Area”中如果选择“Process Entire Layer”表示系统将对当前打开的所有层进行检测。如果选择“Window Area to Process”则表示先选择一个窗口,系统将对窗口所在区域进行检测。OK后,系统将持续一端时间的检测,最后弹出一个提示信息,如果没有错误将显示“Found no new Slivers”.如果发现错误将弹出一个报错提示框,确定后屏幕会跳转至另一个编辑窗口。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选中某一个error,这样可以查询这个error的具体位置。   4.Mask Slivers   “Mask Slivers”是制那些在生产过程中容易造成脱落的阻焊层上(俗称“绿油”的阻焊剂)细而窄的区域。阻焊剂一旦剥落很容易滑向焊料造成不良后果。这一功能项就可以在生产之前预先检测并修复一下以免造成不必要的后果。Analysis -> Mask Silvers,弹出一个“Mask Sliver Detection”的对话框。   首先在“Find Slivers less than”后输入最小能容忍的铜面积数。在“Processing Control”中可以选上“Fix Slivers”以修复细铜。选择“Remove Old Slivers”即取消原先产生过的检测结果如“Mask Slivers”。而在下面的“Search Area”中如果选择“Process Entire Layre”表示系统将对当前打开的所有层进行检测。如果选择“Window Area to Process”则表示先选择一个窗口,系统将对当前打开的所有层进行检测。OK后,系统将持续一段时间的检测,最后弹出一个提示信息,如果没有错误将显示“Found no new Slivers”。如果发现错误将弹出一个报错对话框。确定后屏幕会跳转至另一个编辑窗口,右上方出现一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选择某一个error,这样可以查询这个error的具体位置。   5.Find Solder Bridges   在大多数的EDA软件中设计PCB时都会定义一层Solder Mask,这在生产上就是所谓的阻焊层,对于焊盘上未定义Solder Mask的区域。也就是生产时上焊料、阻焊剂的地方,如果这各区域定义的过大,将会使该焊盘附近的走线或其他导电物体裸露在阻焊剂之处。从而在加工时该焊盘与其附近的金属走线容易形成“桥接”,造成短路现象。由此可见,生产上的“Solder Bridges”现象通常是由于设计阶段的mask数据的不恰当定义并且CAD系统又没有及时发现而引起的。因此,在生产加工之前快速的检测并修复“Solder Bridges”现象是非常必要的。   CAM350不仅能快速的发现“Solder Bridge”,同时还能进行修复。加工前实现这一功能只要利用菜单Analysis -> Find Solder Bridges打开“Solder Bridging”对话框。   在“Top Check/Bottom Check”前的小方框中打上勾可以选择只对表层或底层检测或者同时检测。在后面的“Mask Layer、Check Against”中选择正确的层,注意Soldermask_top对应Top层;Soldermask_bottom对应Bottom层。在“Bridge Distance”中输入最小能忍受的“桥接”间距。在下面的“Search Area”中如果选择“Process Entire Layer”表示系统将对当前打开的所有层进行检测。如果选择“Window Area to Process”则表示先选择一个窗口,系统将对窗口所在区域进行检测。OK后,系统将持续一段时间的检测。如果发现错误系统将弹出一个报错对话框。确定后屏幕会跳转至另一个编辑窗口,右上方出现一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选中某一个error,这样可以查询这个error的具体位置。   6.Check Drill   这个功能项是用来检验钻孔层的各种问题的。例如孔与孔之间的距离是否合理,是否在同一位置上有两个大小相同或大小不一的孔。   Analysis -> Check Drills,弹出Drill Alalysis对话框。   “Overlapped Drill Hits”可以检查在同一位置是否有两个相互重叠的过孔。“Coincident Drill Hits (Different Sizes)”可以检验在同一位置是否有两个或两个以上的相同尺寸的过孔,但这些过孔是由不同的Tools产生的。“Redundant Drill Hits (Same Size)”可以检查在同以位置是否由两个或两个以上的相同尺寸的过孔,但这些过孔是由相同的Tool产生的。“Drill Hole to Drill Hole Clearance”可以检验过孔之间的间距是否满足某种即定的规则。接着在“Layers to Analyze”中选择需要检验的层。   7.以上介绍的DFM检验各项功能都可以在Info -> Report菜单中产生一个报告显示检测结果。如Sliver Report、Solder Mask Errors Report、Silkscreen Errors Report等并可保存为*.rpt文件。   如果已经运行过这些检验功能,只是想看看他们具体所在的位置可以通过Info -> Find菜单来实现。也可以在Analysis下的某个菜单项的对话框中直接点击即可

    时间:2012-03-23 关键词: cam 350 dfm

  • DFM系统--PCB可制造性设计分析

    中心议题: 可制造性设计(DFM)流程 可制造性设计(DFM)工具 解决方案: 产品PCB制作 产品零部件组装 产品成品测试 “DFM”-一个由三个字母组成的缩写,其意义依据你在设计及制造流程链中所扮演的角色不同而不同,或是微不足道,或是举足轻重。 在今天的电子业,有几种力量正在推动着可制造性设计(DFM)的进程,其中最常见的三种为: •新技术带来的零件密度的增加 •缩短设计周期时间的需求 •外包及海外制造模式的实行 要求设计更小更轻,同时又要拥有更多功能的不断增加的需求为我们带来了新的印刷电路板制作技术,如顺序迭构,嵌入式被动及主动零件类的设计,以及零件封装技术的创新如Micro-BGA、CSP和POP。所有这一切都使PCB设计、制作及组装变得更加复杂化。 缩短“产品上市时间”是一项紧迫的需求。由于PCB设计的反复可能导致设计周期平均增加几个星期,从而拖延了产品的上市时间,因此将可制造性问题(导致设计反复的重要原因之一)在PCB设计时间尽早消除有绝对的必要性。 一般人认为,DFM只是简单地在PCBCAD系统上执行一些基本的错误检查,来确定在PCB制作时线路不会短路,或确保在PCB组装时零件不会相互干涉。 而实际上,DFM结果意味着设计已经得到最大程度的优化,从而确保产品可以按最高效的方式制作、组装及测试–消除可能导致额外时间及成本的多余工艺。一个全面优化的设计甚至会考虑到产品的制造良率。 现在让我们退一步看看,用户在PCB设计时想利用可制造性设计(DFM)流程达到什么效果。 一个普遍接受的观点是产品的设计对制造周期及单位产品成本具有重大且可测量的影响。换句话说,不好的设计会导致更长的制造时间及更高的成本。针对无时不在的降低成本及缩短产品上市时间的压力,实施DFM的最终目标是要达成具成本效益的制造。这将通过保持高良率(低废品)及最少的设计改版而实现。同时,我们还需要认识到DFM的应用使得工艺能力得到了全面的发挥,如通过新技术的应用–将设计从两块PCB集中到一块PCB上,从而既节省了时间,又节约了成本。 DFM的使用不仅仅是回答“这个设计可以制造吗”,而更是回答“这个设计是否能被高效率地制造并且获利”。 最重要的是,DFM必须被看作为贯穿于整个新产品导入(NPI)流程链的一种作业逻辑思考。它不是一种事后产生的想法或是设计完成后的额外补充。是的,确实存在那些可以被认定为DFM工具的独立应用软件,但总的来讲,可制造性设计(DFM)工具必须被嵌入到所有工具里,并通过对必要规则的事先定义及在整个工具链中执行这些规则来获得确保。许多PCB设计工具通过一个以规则为基础的设计原理来符合这一模式,设计工具或者直接按照规则执行,或者至少可以做到规则检查。 制造(或生产)需要被划分为几个主要部份–各个部份具有显著且独立的内容,分别称为PCB制作、组装及测试。 PCB制作包含与印刷电路板裸板生产的所有相关步骤(包含确保良品的测试和验证)。 组装是把所需的零件置放到裸板上的一个过程,它也可能包括系统组装(例如将PCB组装到一个系统内而成为一个完整的产品)。 测试包含ICT测试(确保正确的零件置放,包括正确的零件方向、零件值和正确的运行)以及功能测试(验证整块板的运行功能–它是否能实现所有的设计功能?)。测试内容也包含目检及维修/返修方面的问题。 以上每个部份都有其特别的需求,必须考虑每个方面才能确保好的DFM结果。只用DFM检查PCB是否可以制作出来,但接下来却不能自动组装显然是不行的–特别是当你需要生产成千上万的板子时。 如果仅仅是确保设计不在制造时出错,则漏掉了一个在制造时对时间及成本产生重大影响的主要因素。除了按照规格或规则(物件大小,间距,间隔等)检查设计数据内容以外,也需要看看将设计制造出来所需要的工艺类型及数量。例如,如果设计者在设计时只使用了一个插装组件,他却在制造链中立即自动引入了一个或更多个额外工艺(例如自动插件及波峰焊)-这显然会对每块板的成本造成重大影响,通过使用同等功能的贴片组件代替则可以避免这样的问题发生。同样,在设计中选用一个不能自动插装的“异形”零件将可能需要一个额外的手工组装工站,而这种情形则可以通过小心选用零件得到避免。在PCB制作部分,从双面板到多层板,从贯孔到盲孔的设计,都会导致工艺的增加以及更多出错的潜在因素,然而这些本是可以通过DFM分析得到避免的。 有两种层级的DFM分析。第一种包含比较简单或“一般性”的测试(如那些对所有制造商都适用而不受制造商工艺能力影响的测试)。这一类别包括简单的零件形状尺寸及间距检查,使用二维置件形状检查零件布局等。虽然这些因素可以在一定程度上防止制造出错(假设适当的规则已被预先设定),但它们倾向于提供的是“最坏情况”的结果,而没有在如何更好的利用现有技术和工艺能力方面给予设计者足够的帮助。 第二种层级的DFM分析要求对用到的工艺进行详细而准确的模型化–如对实际零件形状及置件设备能力的考虑(可处理的零件类型、拾取头/夹爪的几何形状、插件顺序)。 然而,为取得好的第二层级的分析结果,需要依据特定制造商的生产能力来进行工艺模拟–需要根据选定制造商的工艺能力来进行PCB板制作检查;组装检查需要知道可供使用的组装设备包括哪些以及其设置。对测试、检查及返修的设备能力也必须有更清楚的理解。要做到所有这些并不容易,特别是对那些并非在本厂制造的公司而言,因为要从外面的合同制造商(CEM)那里获得这种详细的工艺资料是不容易的。 另外,只参考设计数据内容并不能做到通盘考虑。对组装设备的设置(将零件分配到料仓),组装产线上设备的顺序,平衡产线以达到优化的产出等等都是需要考虑的因素,这时必须用到软件。尽管有些人可能认为这些属于生产规划,然而在好的DFM流程中这些都是必要的,它证明了如零件选择等一些任务的重要性,以及具备详细的对组装流程设置的知识如何能帮助设计者朝着设计出可以高效率制造的产品设计方向迈进。 由于规则的数量及复杂度,要想使PCBCAD工具能处理全部规则是不可能的,不管是以自动还是交互式的方法;特别是如果我们考虑散热、信号完整性、电磁效应等等的检查。 因此必须同时运用专业的分析工具来找出潜在的问题,针对如何解决问题提出建议并允许用户对每一个规则冲突的相对影响进行调整和取舍。 这些专业工具提供的不仅仅是PCBCAD工具通常只能提供的“可行/不可行”检查(如图) 它们可以进行配置以提供问题的严重等级,给予设计者或NPI工程师更准确的信息。从而可以针对哪些问题必须解决(如不可制造),哪些问题最好能解决(在特别许可情况下可以制造),哪些问题可以安全地被忽略(对制造/良率没有影响)等等做出更加明智的决定。通过内置的计算器,可以进行多种多样的替换工作以尝试规则合法性。 总结来讲:PCB可制造性设计分析(DFM系统)是一个促进生产力的强大工具。它能促使你在毫无损失的情况下使设计更加小型化,降低产品上市时间并信心十足地在全球制造趋势中获利受益。如果不使用DFM,则你可能面临高成本、高风险的巨大挑战。

    时间:2012-01-02 关键词: 系统 PCB dfm 可制造性

  • 通孔插装PCB的DFM可制造性设计

    本文介绍一些和通孔插装有关的DFM方法,这些原则从本质上来讲具有普遍性,但不一定在任何情况下都适用,不过,对于与通孔插装技术打交道的PCB设计人员和工程师来说相信还是有一定的帮助。   1、排版与布局   在设计阶段排版得当可避免很多制造过程中的麻烦。   (1)用大的板子可以节约材料,但由于翘曲和重量原因,在生产中运输会比较困难,它需要用特殊的夹具进行固定,因此应尽量避免使用大于 23cm×30cm的板面。最好是将所有板子的尺寸控制在两三种之内,这样有助于在产品更换时缩短调整导轨、重新摆放条形码阅读器位置等所导致的停机时间,而且板面尺寸种类少还可以减少波峰焊温度曲线的数量。   (2)在一个板子里包含不同种拼板是一个不错的设计方法,但只有那些最终做到一个产品里并具有相同生产工艺要求的板才能这样设计。   (3)在板子的周围应提供一些边框,尤其在板边缘有元件时,大多数自动装配设备要求板边至少要预留5mm的区域。   (4)尽量在板子的顶面(元件面)进行布线,线路板底面(焊接面)容易受到损坏。不要在靠近板子边缘的地方布线,因为生产过程中都是通过板边进行抓持,边上的线路会被波峰焊设备的卡爪或边框传送器损坏。   (5)对于具有较多引脚数的器件(如接线座或扁平电缆),应使用椭圆形焊盘而不是圆形,以防止波峰焊时出现锡桥(图1)。        (6)尽可能使定位孔间距及其与元件之间的距离大一些,并根据插装设备对其尺寸进行标准化和优化处理;不要对定位孔做电镀,因为电镀孔的直径很难控制。   (7)尽量使定位孔也作为PCB在最终产品中的安装孔使用,这样可减少制作时的钻孔工序。   (8)可在板子的废边上安排测试电路图样以便进行工艺控制,在制造过程中可使用该图样监测表面绝缘阻抗、清洁度及可焊性等等。   (9)对于较大的板子,应在中心留出一条通路以便过波峰焊时在中心位置对线路板进行支撑,防止板子下垂和焊锡溅射,有助于板面焊接一致。   (10)在排版设计时应考虑针床可测性问题,可以用平面焊盘(无引线)以便在线测试时与引脚的连接更好,使所有电路节点均可测试。   2、元件的定位与安放        (1)按照一个栅格图样位置以行和列的形式安排元件,所有轴向元件应相互平行,这样轴向插装机在插装时就不需要旋转PCB,因为不必要的转动和移动会大幅降低插装机的速度。像图2中这些以45度角放置的元件,实际上无法由机器插入。   (2)相似的元件在板面上应以相同的方式排放。例如使所有径向电容的负极朝向板件的右面,使所有双列直插封装(DIP)的缺口标记面向同一方向等等,这样可以加快插装的速度并更易于发现错误。如图3所示,由于A板采用了这种方法,所以能很容易地找到反向电容器,而B板查找则需要用较多时间。实际上一个公司可以对其制造的所有线路板元件方向进行标准化处理,某些板子的布局可能不一定允许这样做,但这应该是一个努力的方向。   (3)将双列直插封装器件、连接器及其它多引脚数元件的排列方向与过波峰焊的方向垂直,这样可以减少元件引脚之间的锡桥。   (4)充分利用丝印在板面上作记号,例如画一个框用于贴条形码,印上一个箭头表示板子过波峰焊的方向,用虚线描出底面元件轮廓(这样板子只需进行一次丝印即可)等等。   (5)画出元件参考符(CRD)以及极性指示,并在元件插入后仍然可见,这在检查和排除故障时很有帮助,并且也是一个很好的维护性工作。   (6)元件离板边缘应至少有1.5mm(最好为3mm)的距离,这将使线路板更加易于进行传送和波峰焊接,且对外围元件的损坏更小。   (7)元件高出板面距离需超过2mm时(如发光二极管、大功率电阻器等),其下面应加垫片。如果没有垫片,这些元件在传送时会被“压扁”,并且在使用中容易受到震动和冲击的影响。   (8)避免在PCB两面均安放元件,因为这会大幅增加装配的人工和时间。如果元件必须放在底面,则应使其物理上尽量靠近,以便一次完成防焊胶带的遮蔽与剥离操作。   (9)尽量使元件均匀地分布在PCB上,以降低翘曲并有助于使其在过波峰焊时热量分布均匀。   3、机器插装   (1)所有板上元件的焊盘都应该是标准的,应使用业界标准的间隔距离。   (2)选用的元件应适用于机器插装,要牢记自己工厂内的设备的条件与规格,事先考虑好元件的封装形式,以便能更好地与机器配合。对于异形元件来讲,封装可能是一个较大的问题。        (3)如果可能,径向元件尽量用其轴向型,因为轴向元件的插装成本比较低,如果空间非常宝贵,也可以优先选用径向元件。   (4)如果板面上仅有少量的轴向元件,则应将它们全部转换为径向型,反之亦然,这样可完全省掉一种插装工序。   (5)布置板面时,应从最小电气间隔的角度考虑引脚折弯方向和自动插装机部件所到达的范围,同时还要确保引脚折弯方向不会导致出现锡桥。   4、导线与连接器   (1)不要将导线或电缆线直接接到PCB上,而应使用连接器。如果导线一定要直接焊到板子上,则导线末端要用一个导线对板子的端子进行端接。从线路板连出的导线应集中于板子的某个区域,这样可以将它们套在一起避免影响其它元件。   (2)使用不同颜色的导线以防止装配过程中出现错误。各公司可采用自己的一套颜色方案,如所有产品数据线的高位用蓝色表示,而低位用黄色表示等。   (3)连接器应有较大焊盘以提供更好的机械连接,高引脚数连接器的引线应有倒角以便能更容易地插入。   (4)避免使用双列直插式封装插座,它除了延长组装时间外,这种额外的机械连接还会降低长期使用的可靠性,只有因为维护的原因需要DIP现场更换时才使用插座。如今DIP的质量已取得了长足的进步,无须经常更换。   (5)应在板面上刻出辨别方向的标记,防止安装连接器时出现错误。连接器焊点处是机械应力较为集中的地方,因此建议使用一些夹持工具,例如键和卡扣。   5、整机系统   (1)应在设计印制电路板前选好元器件,这样可以实现最佳布局并且有助于实施本文中所阐述的DFM原则。   (2)避免采用一些需要机器压力的零部件,如导线别针、铆钉等,除了安装速度慢以外,这些部件还可能损坏线路板,而且它们的维护性也很差。   (3)采用下面的方法,尽量减少板上使用元件的种类:用排电阻代替单个电阻;用一个六针连接器取代两个三针连接器;如果两个元件的值很相似,但公差不同,则两个位置均使用公差较低的那一个;使用相同的螺钉固定板上各种散热器。   (4)最好设计成可在现场进行配置的通用板。例如装一个开关将国内使用的板改为出口型号,或使用跳线将一种型号转变为另一型号。   6、常规要求   (1)当对线路板做敷形涂层时,不需要涂层的部分应在工程设计时在图上标注出来。设计时应考虑涂层对线间电容的影响。   (2)对于通孔来说,为了保证焊接效果最佳,引脚与孔径的缝隙应在0.25mm到0.70mm之间。较大的孔径对机器插装有利,而想要得到好的毛细效果则要求有较小的孔径,因此需要在这两者之间取得一个平衡。   (3)应选用根据工业标准进行过预处理的元件。元件准备是生产过程中效率最低的部分之一,除了增添额外的工序(相应带来了静电损坏风险并使交货期延长),它还增加了出错的机会。   (4)应对购买的大多数手工插装元件定出规格,使线路板焊接面上的引线伸出长度不超过1.5mm。这样可减少元件准备和引脚修整的工作量,而且板子也能更好地通过波峰焊设备。   (5)避免使用卡扣安装较小的座架和散热器,因为这样速度很慢且需要工具。应尽量使用套管、塑料快接铆钉、双面胶带或者利用焊点进行机械连接。   7、结论   对于用通孔插装技术进行线路板组装的制造商来说,DFM是一个极为有用的工具,它可节约大量费用并减少很多麻烦。使用DFM方法能减少工程更改以及将来在设计上作出让步,这些好处都是非常直接的。

    时间:2011-02-09 关键词: PCB dfm 可制造性 通孔插装

  • CAM350中关于DFM检验应用

    这些功能大部分都集中在Analysis菜单下。   1. Silk to Solder Spacing   这是软件自动检验丝印层与阻焊层间距的功能。Analysis -> Silk to Solder Spacing就会弹出“Check Silkscreen”对话框。   首先选择要检查的两层,即Sildcreen_top/Soldermask_top同时选中或Sildcreen_bottom/Soldermask_bottom同时选中。然后在Clearance中输入可以容忍的最效间距。最好在“Remove Old Silkscreen Errors”前打上勾,以免混淆。OK后系统执行查找,此时屏幕底端左边显示“Silk to Sold Check”:右边显示百分比,执行完毕后会弹出一个报错信息框。“确定”后屏幕跳转至这两层信息,并且屏幕的右上方会增加一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选择某一个error,这样可以查询这个error的具体位置。   2. Solder Mask to Trace Spacing   在一般的EDA软件中定义为Solder Mask的地方,在实际做板的时候就是涂焊锡的地方。没有Solder Mask的地方,做板时就时阻焊剂。阻焊剂的主要目的时避免在焊接过程中焊料无序流动而导致焊盘引线之键“桥接”短路,保证安装质量,提供长时间的电气环境和抗化学保护,形成印刷电路板的“外衣”。   这个命令就时一个实现软件自动检查走线和Sold(焊料)间距的功能。   Analysis -> Solder Mask to Trace Spacing,就会弹出“Check Solder Mask”对话框。   在这个对话框中分别选择要检查的Electrical Layer与Solder Mask Layer两层。也就同时选中Top/Soldermask_top层,或者同时选中Bottom/Soldermask_Bottom层。然后在Clearance中输入可以容忍的最小间距。最好在“Remove Old Solder Mask Errors”前打上勾,以免混淆。OK后系统执行查找,此时屏幕底端左边显示“Solder to Trace Check”:右边显示百分比,执行完毕后,如果发现错误则会弹出一个报错信息框。   同样的,确定后屏幕会跳转至这两层信息,并且屏幕的右上方会增加一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“ALL”显示所有的错误,也可以在下拉框中选中某一个error,这样可以查询这个error的具体位置。   3. Copper Slivers   “Copper Slivers”时指那些在生产过程中容易造成脱落的细而窄的铺铜区域。这项功能不仅能检测出细窄的铺铜区域,而且还有修复/修剪功能。在执行这个操作前首先要打开需要检测的相关层。Analysis -> Copper Slivers就会弹出“Copper Slivers Detection”对话框。   首先在“Find Slivers Less than”后输入最小能容忍的铜面积数。在“Processing Control”中可以选上“Fix Silvers”以修复细铜。选择“Remove Old Slivers”即消除原现产生过的检测结果如“Mask Silvers”。而在下面的“Search Area”中如果选择“Process Entire Layer”表示系统将对当前打开的所有层进行检测。如果选择“Window Area to Process”则表示先选择一个窗口,系统将对窗口所在区域进行检测。OK后,系统将持续一端时间的检测,最后弹出一个提示信息,如果没有错误将显示“Found no new Slivers”.如果发现错误将弹出一个报错提示框,确定后屏幕会跳转至另一个编辑窗口。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选中某一个error,这样可以查询这个error的具体位置。   4.Mask Slivers   “Mask Slivers”是制那些在生产过程中容易造成脱落的阻焊层上(俗称“绿油”的阻焊剂)细而窄的区域。阻焊剂一旦剥落很容易滑向焊料造成不良后果。这一功能项就可以在生产之前预先检测并修复一下以免造成不必要的后果。Analysis -> Mask Silvers,弹出一个“Mask Sliver Detection”的对话框。   首先在“Find Slivers less than”后输入最小能容忍的铜面积数。在“Processing Control”中可以选上“Fix Slivers”以修复细铜。选择“Remove Old Slivers”即取消原先产生过的检测结果如“Mask Slivers”。而在下面的“Search Area”中如果选择“Process Entire Layre”表示系统将对当前打开的所有层进行检测。如果选择“Window Area to Process”则表示先选择一个窗口,系统将对当前打开的所有层进行检测。OK后,系统将持续一段时间的检测,最后弹出一个提示信息,如果没有错误将显示“Found no new Slivers”。如果发现错误将弹出一个报错对话框。确定后屏幕会跳转至另一个编辑窗口,右上方出现一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选择某一个error,这样可以查询这个error的具体位置。   5.Find Solder Bridges   在大多数的EDA软件中设计PCB时都会定义一层Solder Mask,这在生产上就是所谓的阻焊层,对于焊盘上未定义Solder Mask的区域。也就是生产时上焊料、阻焊剂的地方,如果这各区域定义的过大,将会使该焊盘附近的走线或其他导电物体裸露在阻焊剂之处。从而在加工时该焊盘与其附近的金属走线容易形成“桥接”,造成短路现象。由此可见,生产上的“Solder Bridges”现象通常是由于设计阶段的mask数据的不恰当定义并且CAD系统又没有及时发现而引起的。因此,在生产加工之前快速的检测并修复“Solder Bridges”现象是非常必要的。   CAM350不仅能快速的发现“Solder Bridge”,同时还能进行修复。加工前实现这一功能只要利用菜单Analysis -> Find Solder Bridges打开“Solder Bridging”对话框。   在“Top Check/Bottom Check”前的小方框中打上勾可以选择只对表层或底层检测或者同时检测。在后面的“Mask Layer、Check Against”中选择正确的层,注意Soldermask_top对应Top层;Soldermask_bottom对应Bottom层。在“Bridge Distance”中输入最小能忍受的“桥接”间距。在下面的“Search Area”中如果选择“Process Entire Layer”表示系统将对当前打开的所有层进行检测。如果选择“Window Area to Process”则表示先选择一个窗口,系统将对窗口所在区域进行检测。OK后,系统将持续一段时间的检测。如果发现错误系统将弹出一个报错对话框。确定后屏幕会跳转至另一个编辑窗口,右上方出现一个信息显示/编辑条。在这里可以查看所有错误具体位置,可以点击“All”显示所有的错误,也可以在下拉框中选中某一个error,这样可以查询这个error的具体位置。   6.Check Drill   这个功能项是用来检验钻孔层的各种问题的。例如孔与孔之间的距离是否合理,是否在同一位置上有两个大小相同或大小不一的孔。   Analysis -> Check Drills,弹出Drill Alalysis对话框。   “Overlapped Drill Hits”可以检查在同一位置是否有两个相互重叠的过孔。“Coincident Drill Hits (Different Sizes)”可以检验在同一位置是否有两个或两个以上的相同尺寸的过孔,但这些过孔是由不同的Tools产生的。“Redundant Drill Hits (Same Size)”可以检查在同以位置是否由两个或两个以上的相同尺寸的过孔,但这些过孔是由相同的Tool产生的。“Drill Hole to Drill Hole Clearance”可以检验过孔之间的间距是否满足某种即定的规则。接着在“Layers to Analyze”中选择需要检验的层。   7.以上介绍的DFM检验各项功能都可以在Info -> Report菜单中产生一个报告显示检测结果。如Sliver Report、Solder Mask Errors Report、Silkscreen Errors Report等并可保存为*.rpt文件。   如果已经运行过这些检验功能,只是想看看他们具体所在的位置可以通过Info -> Find菜单来实现。也可以在Analysis下的某个菜单项的对话框中直接点击即可

    时间:2011-02-09 关键词: cam 350 dfm

  • 利用LTCC的DFM方法来实现一次设计成功

    低温共烧陶瓷(LTCC)电路技术支持紧凑型多层设计并被广泛用于无线应用,特别是在RF模块和包内系统(SiP)设计中。相对于层压技术,它具有一系列优势,尽管其工艺与层压印刷电路板材料的处理工艺类似。其典型好处是较低的介电损耗,更高的封装密度以及集成/内嵌的无源部件(电阻、电感和电容)。有较大范围的磁带材料和工艺可用于LTCC设计。 多层LTCC结构通常会在低温共烧过程中发生收缩。不过,有一些制造商提供“零收缩”材料,其收缩仅限于Z方向。这些材料会比标准LTCC磁带材料和工艺昂贵许多。收缩对采用LTCC材料获得高性能带来了挑战,并且限制了LTCC部件或者子系统产出。因此,它可能会妨碍LTCC在那些要求高性能和高产量的产品中的应用。尽管如此,采用制造方法设计(DFM)能帮助实现一次LTCC设计成功,连收缩都可接受。 LTCC的DFM方法包括开发一种设计流程来为LTCC内嵌无源部件生成宽带模型。这些模型同一些从DFM技术发展而来的无源LTCC电路一起出现,被用来实现一次设计成功。无源电路采用先进设计系统(ADS)和动力(Momentum)软件工具开发,这些软件工具来自安捷伦技术(www.agilent.com/find/eesof)。ADS是一种流行的电子设计自动化软件工具,它包括RF集成电路(RF IC)、单片微波集成电路(MMIC)、SiP、模块和电路等的电路/系统仿真器和布线工具。用ADS还能进行统计设计研究,例如蒙特卡洛分析(Momentum是一种三维(3D)平面电磁场(EM)仿真工具,可用于研究很宽范围内的3D平面高频电流和平面场行为)Momentum接受任意的几何尺寸设计,如多层结构,然后它准确仿真复杂的EM效应如耦合与寄生。多层LTCC非常适合于采用像Momentum这样的3D平面工具来仿真。 无线手持设备的典型前端包含带有定向耦合器的发射级,定向耦合器用作功率控制测量,功率控制的目的是确保发射功率在给定手持设备所规定的限制范围之内,保持发射功率在这些限制之内对规范频谱是必要的,因为对于幅度调制(AM)信号,手持设备RF功率放大器的工作范围必须在其线性范围之内。功率控制环依赖定向耦合器来感应入射功率,任何从其它方向到达定向耦合器的的功率可能会造成错误读取测量功率,因为手持设备的功率放大器能产生无用的谐波能量电平,一种低通滤波器被专门加到发射器架构中来维持发射频谱能量在规定范围内。 为保证手持设备功率符合规定限制,设计定向耦合器和低通滤波器需要一种健壮性设计技术。这两种部件将被用作实例来明如何用DFM方法来研究过程变差和LTCC布线参数及其对某些输出参数的影响,如插损。一些变差在设计无源LTCC电路中是可预期的,典型的变差包括介电常数改变,基底厚度改变,传输线宽度改变和层间对齐改变。希望使一些变差在制造过程中得到监控,而为了实现一次设计成功,这个问题必须得到解决。 图1的流图说明了这些参数对某些定向耦合器输出参数间的相互影响,这些输出参数是插损,方向性和耦合比。图表中ε、T、W和AL分别代表介电常数、基底厚度、线宽和对齐度。还有“加”、“减”符号分别表示极端情况下上端和下端指标。根据LTCC材料供应商的数据,介电常数变化最小,而其它三个参数,基底厚度、线宽和对齐度必须被加以考虑。 这里给出的定向耦合器例子具有侧面嵌入耦合线。耦合器有四个端口:射频输入,耦合端口,隔离端口以及射频输出端口。图2显示了布线(具有端口定义)情况。用Momentum仿真了定向耦合器性能,图3是耦合器插损和耦合比的测量与仿真结果比较。仿真数据与测量数据接近一致。为了说明这种方法,还采用该方法设计了低通滤波器实例(图4)。 在设计周期期间,制造过程和布线参数的这些变差可能不可避免。电路部件参数值甚至可能受这些变差的影响,通常用部件容忍度来表示。在设计周期中,部件参数值、制造过程变差以及跟布线参数变差有关的这些改变通常难以事后修正。因此,设计早期把它们考虑进来将有助于保证高产量一次设计成功。 在所有可能的过程和布线参数变差中,一些变差对输出参数造成的影响比其它变差更为关键。要理解输出参数对这些关键参数变差的敏感度并不难,但有效的首要步骤是DFM方法。例如,插损可以受到布线宽度或基底厚度变差不同的影响。为了在设计中实现性能偏差更小,关键是首先理解和控制最为敏感的参数。仿真软件里的灵敏度分析包括将性能响应函数对有用设计变量取偏导数,这就有助于准确找到那些对性能变化有不同程度影响的变量。作为其基本统计包的一部分,ADS软件提供了灵敏度分析功能。 定向耦合器的插损、方向性和耦合比作为基底厚度、线宽和对齐度三种不同参数的函数而发生变化。这三种情况代表标称、低端和高端极端情形。例如,W0代表线宽标称值而W0+代表上端极端情况。大量采用Momentum EM仿真收集变差数据来研究此问题。 尽管设计人员可以从这些曲线对敏感度做出一些类推,但使用图形表示结果就更容易和更有用。例如排列图(Pareto)显示了某个参数变差对性能影响的百分比。图5给出了对定向耦合器性能变差造成影响的参数或因子的Pareto图。该图显示基底厚度变差对插损的影响超过其它参数或它们的组合。例如,在性能上有60%的变差来自于基底厚度变差的作用。 本文中低通滤波器实例采用一个三阶椭圆滤波器设计,使用了一个电感来使插损最小。实际上,滤波器损耗的根本原因来自电感响应或品质因素(Q)。滤波器的全部元件实现为具有内嵌式无源元件的LTCC层。 任何设计始于确定性能要求,接下来是可行性研究,这一时期可能设计出电路拓扑结构。对于滤波器,设计人员常常依赖滤波器综合工具来试验不同的结构。这个阶段之后,要确定出基线电路模型及其合适的理想集总元件参数值。由于设计人员必须为LTCC制作一个内嵌式无源部件来代替理想集总元件部件,这就需要进行EM仿真来准确建模和仿真这些内嵌的无源部件。 利用仿真产生的S参数可以抽取出包含寄生电路元件的宽带集总无源模型。抽取过程使用数值优化程序,用解析表达式计算电路模型的各初值。宽带集总无源模型有助于进行统计分析,包括比直接用EM仿真器更为快速实的优化实现。 提取的宽带模型用来代替简单的集总元件模型。然后,用电路仿真器通过对每个元件寻找给定一组性能条件下的最优元件参数值使新的基线电路得到优化。这个过程要反复进行直到所有先前的理想部件被内嵌物理部件所代替。一旦设计满足其性能要求,就该进行蒙特卡洛分析以了解性能作为制造过程的函数的统计特性。 在抽取出宽带模型,获得内嵌电容和电感后,低通滤波器例子的最终布局示于图4。图6针对滤波器插损将EM仿真跟提取的集总部件模型结果进行了比较,集总元件模型与EM模型之间一致性很好。图7把EM仿真响应与测量数据作了对比,结果又一次接近一致。 统计分析(基于蒙特卡洛分析)是采用规定的概率分布,在设计范围内改变一组参数的过程,用来确定性能如何随参数变化而发生改变。这种分析通常用于项目产出,其定义为满足或超过性能期望(指标)项的数量与在统计分析期间分析项总数之比。产出还是给定设计样本达到性能指标的概率。因为将要制造的设计总数会很大或者未知,产出通常是用更小的样本数量或试验次数估计得到,试验数被称作产出估计函数。随着试验次数增加,产出估计就接近真实的设计产出。产出优化使设计性能对于部件变差的敏感度最小化。产出优化估计产出和产出敏感度,并且改变电路统计参数标称值,这是为了同时使统计敏感度最小和电路产出最大。 统计设计流程的第一个步骤是收集厂商的过程变差数据,根据该数据,就能得到用于抽取出的电路模型的统计参数。然后,用这些相关联的统计参数对设计进行统计分析。如果设计满足产出指标,就结束分析过程开始制造过程,否则,就要对抽取的电路模型进行产出优化来修正设计以达到给定的产出指标。用于抽取模型的优化后部件参数值必须被实现成内嵌的无源物理部件。其后,从重设计的内嵌无源物理部件再次抽取出宽带电路模型,并再次进行统计分析直到满足产出指标。LTCC设计过程可以用图8所示的流程图来描述。 对低通滤波器电路实例的6,000次试验进行蒙特卡洛/产出分析(图9),低通滤波器插损、二阶谐波抑制和三阶谐波抑制的统计分析结果(未给出)表明,这些情形中设计未满足指标,并显示设计通过6000次试验达到100%产出。 图10给出了总共5个测量样本跟单次EM仿真数据的比较。图中参数S11和S21是EM仿真结果,其它曲线反映测量数据的情况。测量样本数据同仿真结果具有良好的一致性。 两个实例显示DFM提供了获得一次性设计成功的实用手段,甚至在像LTCC具有固有变差那样的过程里。成功依赖于一个经十分慎重选择后得到的设计流程,选用宽带模型尤其重要。在整个设计过程中应用DFM提高了一次性设计成功的机会。尽管这两个说明DFM的例子是基于LTCC,该设计流程同样能用到其它过程。

    时间:2010-08-09 关键词: 方法 ltcc dfm

  • PCB可制造性设计分析(DFM系统)

    中心议题: 可制造性设计(DFM)流程 可制造性设计(DFM)工具 解决方案: 产品PCB制作 产品零部件组装 产品成品测试 “DFM”-一个由三个字母组成的缩写,其意义依据你在设计及制造流程链中所扮演的角色不同而不同,或是微不足道,或是举足轻重。在今天的电子业,有几种力量正在推动着可制造性设计(DFM)的进程,其中最常见的三种为:•新技术带来的零件密度的增加•缩短设计周期时间的需求•外包及海外制造模式的实行要求设计更小更轻,同时又要拥有更多功能的不断增加的需求为我们带来了新的印刷电路板制作技术,如顺序迭构,嵌入式被动及主动零件类的设计,以及零件封装技术的创新如Micro-BGA、CSP和POP。所有这一切都使PCB设计、制作及组装变得更加复杂化。缩短“产品上市时间”是一项紧迫的需求。由于PCB设计的反复可能导致设计周期平均增加几个星期,从而拖延了产品的上市时间,因此将可制造性问题(导致设计反复的重要原因之一)在PCB设计时间尽早消除有绝对的必要性。一般人认为,DFM只是简单地在PCBCAD系统上执行一些基本的错误检查,来确定在PCB制作时线路不会短路,或确保在PCB组装时零件不会相互干涉。而实际上,DFM结果意味着设计已经得到最大程度的优化,从而确保产品可以按最高效的方式制作、组装及测试–消除可能导致额外时间及成本的多余工艺。一个全面优化的设计甚至会考虑到产品的制造良率。现在让我们退一步看看,用户在PCB设计时想利用可制造性设计(DFM)流程达到什么效果。一个普遍接受的观点是产品的设计对制造周期及单位产品成本具有重大且可测量的影响。换句话说,不好的设计会导致更长的制造时间及更高的成本。针对无时不在的降低成本及缩短产品上市时间的压力,实施DFM的最终目标是要达成具成本效益的制造。这将通过保持高良率(低废品)及最少的设计改版而实现。同时,我们还需要认识到DFM的应用使得工艺能力得到了全面的发挥,如通过新技术的应用–将设计从两块PCB集中到一块PCB上,从而既节省了时间,又节约了成本。DFM的使用不仅仅是回答“这个设计可以制造吗”,而更是回答“这个设计是否能被高效率地制造并且获利”。最重要的是,DFM必须被看作为贯穿于整个新产品导入(NPI)流程链的一种作业逻辑思考。它不是一种事后产生的想法或是设计完成后的额外补充。是的,确实存在那些可以被认定为DFM工具的独立应用软件,但总的来讲,可制造性设计(DFM)工具必须被嵌入到所有工具里,并通过对必要规则的事先定义及在整个工具链中执行这些规则来获得确保。许多PCB设计工具通过一个以规则为基础的设计原理来符合这一模式,设计工具或者直接按照规则执行,或者至少可以做到规则检查。制造(或生产)需要被划分为几个主要部份–各个部份具有显著且独立的内容,分别称为PCB制作、组装及测试。PCB制作包含与印刷电路板裸板生产的所有相关步骤(包含确保良品的测试和验证)。组装是把所需的零件置放到裸板上的一个过程,它也可能包括系统组装(例如将PCB组装到一个系统内而成为一个完整的产品)。测试包含ICT测试(确保正确的零件置放,包括正确的零件方向、零件值和正确的运行)以及功能测试(验证整块板的运行功能–它是否能实现所有的设计功能?)。测试内容也包含目检及维修/返修方面的问题。以上每个部份都有其特别的需求,必须考虑每个方面才能确保好的DFM结果。只用DFM检查PCB是否可以制作出来,但接下来却不能自动组装显然是不行的–特别是当你需要生产成千上万的板子时。如果仅仅是确保设计不在制造时出错,则漏掉了一个在制造时对时间及成本产生重大影响的主要因素。除了按照规格或规则(物件大小,间距,间隔等)检查设计数据内容以外,也需要看看将设计制造出来所需要的工艺类型及数量。例如,如果设计者在设计时只使用了一个插装组件,他却在制造链中立即自动引入了一个或更多个额外工艺(例如自动插件及波峰焊)-这显然会对每块板的成本造成重大影响,通过使用同等功能的贴片组件代替则可以避免这样的问题发生。同样,在设计中选用一个不能自动插装的“异形”零件将可能需要一个额外的手工组装工站,而这种情形则可以通过小心选用零件得到避免。在PCB制作部分,从双面板到多层板,从贯孔到盲孔的设计,都会导致工艺的增加以及更多出错的潜在因素,然而这些本是可以通过DFM分析得到避免的。有两种层级的DFM分析。第一种包含比较简单或“一般性”的测试(如那些对所有制造商都适用而不受制造商工艺能力影响的测试)。这一类别包括简单的零件形状尺寸及间距检查,使用二维置件形状检查零件布局等。虽然这些因素可以在一定程度上防止制造出错(假设适当的规则已被预先设定),但它们倾向于提供的是“最坏情况”的结果,而没有在如何更好的利用现有技术和工艺能力方面给予设计者足够的帮助。第二种层级的DFM分析要求对用到的工艺进行详细而准确的模型化–如对实际零件形状及置件设备能力的考虑(可处理的零件类型、拾取头/夹爪的几何形状、插件顺序)。然而,为取得好的第二层级的分析结果,需要依据特定制造商的生产能力来进行工艺模拟–需要根据选定制造商的工艺能力来进行PCB板制作检查;组装检查需要知道可供使用的组装设备包括哪些以及其设置。对测试、检查及返修的设备能力也必须有更清楚的理解。要做到所有这些并不容易,特别是对那些并非在本厂制造的公司而言,因为要从外面的合同制造商(CEM)那里获得这种详细的工艺资料是不容易的。另外,只参考设计数据内容并不能做到通盘考虑。对组装设备的设置(将零件分配到料仓),组装产线上设备的顺序,平衡产线以达到优化的产出等等都是需要考虑的因素,这时必须用到软件。尽管有些人可能认为这些属于生产规划,然而在好的DFM流程中这些都是必要的,它证明了如零件选择等一些任务的重要性,以及具备详细的对组装流程设置的知识如何能帮助设计者朝着设计出可以高效率制造的产品设计方向迈进。由于规则的数量及复杂度,要想使PCBCAD工具能处理全部规则是不可能的,不管是以自动还是交互式的方法;特别是如果我们考虑散热、信号完整性、电磁效应等等的检查。因此必须同时运用专业的分析工具来找出潜在的问题,针对如何解决问题提出建议并允许用户对每一个规则冲突的相对影响进行调整和取舍。这些专业工具提供的不仅仅是PCBCAD工具通常只能提供的“可行/不可行”检查(如图)它们可以进行配置以提供问题的严重等级,给予设计者或NPI工程师更准确的信息。从而可以针对哪些问题必须解决(如不可制造),哪些问题最好能解决(在特别许可情况下可以制造),哪些问题可以安全地被忽略(对制造/良率没有影响)等等做出更加明智的决定。通过内置的计算器,可以进行多种多样的替换工作以尝试规则合法性。总结来讲:PCB可制造性设计分析(DFM系统)是一个促进生产力的强大工具。它能促使你在毫无损失的情况下使设计更加小型化,降低产品上市时间并信心十足地在全球制造趋势中获利受益。如果不使用DFM,则你可能面临高成本、高风险的巨大挑战。

    时间:2010-06-30 关键词: PCB dfm 可制造性 设计分析

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