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中国国内IP核市场状况
CSIP(工信部软件与集成电路促进中心)在2012年11月的研究报告中指出： 我国集成电路设计业的高速发展带动IP核市场稳步扩大，国内企业对IP核的数量、质量和服务的需求都在不断增加。今年我们对随机抽取的样本企业
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本土IC设计企业对IP核的需求
CSIP(工信部软件与集成电路促进中心)在2012年11月的研究报告中指出： 在需求类型上，嵌入式CPU、模拟和混合信号占比达到52%和41%，其次是嵌入式存储器、DSP、音视频、物理单元库等。值得注意的是，对模拟和混合
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Tensilica DPU IP核授权使用机构突破200家
2012年12月6日Tensilica宣布，采用其DPU(数据处理器)技术的机构数量达到200家。Tensilica与这200家公司共达成500多项技术许可协议，定制了数千款独特的DPU处理器，并应用于量产芯片中。这是继上月Tensilica宣布DPU出
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CAST基于FPGAs和ASICs的视频编码器IP核现已上市
近日，由CAST公司提供的基于FPGAs和ASICs的H.264High Profile视频编码器IP核现已经实现上市。高清H.264/AVC视频编码器核专为对高清视频具有严格要求的HD广播、专业摄像机、视频刻录等产品研制，具有出众的视频效果、
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基于IP核技术的SoC设计
1概述 随着集成电路(Integrated Circuit,IC)设计技术和工艺水平进入超深亚微米,集成电路规模越来越大,芯片设计规模和设计复杂度也急剧提高,工艺流程呈现专业化,EDA设计逐步发展和完善。九十年代出现了SoC芯片,即可
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基于DDS IP核及Nios II的可重构信号源设计
SOPC(System on a Programmable Chip，片上可编程系统)是Altera公司提出的一种灵活、高效的SOC解决方案。它将处理器、存储器、I／O接口、LVDS、CDR等系统设计需要的功能模块集成到一个可编程逻辑器件上，构建一个可
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基于DDS IP核及Nios II的可重构信号源设计
基于DDS IP核及Nios II的可重构信号源设计
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基于IP核的FIR低通滤波器的设计与实现
0.引言 FIR（Finite Impulse Response，有限冲击响应）数字滤波器具有稳定性高、可以实现线性相位等优点，广泛被应用于信号检测与处理等领域[1,2]。由于FPGA（Field Programmable Gate Array，现场可编程门阵列）
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基于IP核的FPGA 设计方法
几年前设计专用集成电路(ASIC) 还是少数集成电路设计工程师的事, 随着硅的集成度不断提高,百万门的ASIC 已不难实现, 系统制造公司的设计人员正越来越多地采用ASIC 技术集成系统级功能(System L evel In tegrete - SL
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Tensilica IP核出货超20亿颗 成为授权收入最高的DSP IP供应商
10月15日，Tensilica宣布，其DPU（数据处理器）的授权出货量突破20亿颗。Tensilica授权厂商目前每年出货约8亿颗Tensilica DPU IP核，这较2011年6月DPU的出货量突破10亿颗时增长超过50%（参见新闻稿）。Tensilica同时
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基于快速傅里叶IP核的数字脉压处理器的实现
引言 脉冲压缩体制在现代雷达中被广泛采用，通过发射宽脉冲来提高发射的平均功率，保证足够的作用距离；接收时则采用相应的脉冲压缩算法获得脉宽较窄的脉冲，以提高距离分辨力，从而能够很好地解决作用距离和距离
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基于Q-Coder算术编码器IP核的设计
1 概述JPEG2000[1,2]是新的静止图像压缩标准，它具有的多种特性使得它有着广泛的应用前景。目前为止，JPEG2000的解决方案比较少，并且其中的绝大部分是软件解决方案：Jasper[3]软件是经IEC JTC1/SC29/WG1小组推荐使用
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CAN总线控制器IP核的代码分析
include "timescale.v"// synopsys translate_on`include "can_defines.v"module can_top(`ifdef CAN_WISHBONE_IFwb_clk_i,wb_rst_i,wb_dat_i,wb_dat_o,wb_cyc_i,wb_stb_i,wb_we_i,wb_adr_i,wb_ack_o,`elserst_i,ale
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Tensilica成为全球授权收入最高的DSP IP供应商
Tensilica成为全球授权收入最高的DSP IP供应商
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全功能硬件扫描键盘控制器IP核的实现
IP（Intellectual Property），即常说的知识产权。在PLD领域中，IP核是指将数字系统中常用但比较复杂的一些功能块设计成参数可调并以HDL源文件或加密网表形式存在的可供其他用户直接调用的软件模块。由于已经过严格的
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CAN总线控制器的IP核代码
include "timescale.v"// synopsys translate_on`include "can_defines.v" module can_top( `ifdef CAN_WISHBONE_IF wb_clk_i, wb_rst_i, wb_dat_i, wb_dat_o, wb_cyc_i, wb_stb_i, wb_we_i,
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基于Q-Coder算术编码器的IP核设计与仿真
1 概述 JPEG2000[1,2]是新的静止图像压缩标准，它具有的多种特性使得它有着广泛的应用前景。目前为止，JPEG2000的解决方案比较少，并且其中的绝大部分是软件解决方案：Jasper[3]软件是经IEC JTC1/SC29/WG1小组推荐
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基于SJA1000 IP核的CAN总线通信系统
摘要：分析了CAN总线控制器的工作原理，以SJA1000为模型，提出基于SOPC技术的CAN总线控制器的设计方案，并完成SJA1000 IP核的设计；完成了在Altcra的Cyclone III型FPGA芯片上集成微处理器核、SJA1000 IP核、数据RAM、
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基于BIST的IP核测试方案设计
1 引言 随着半导体工艺的发展，片上系统SOC已成为当今一种主流技术。基于IP复用的SOC设计是通过用户自定义逻辑(UDL)和连线将IP核整合为一个系统，提高了设计效率，加快了设计过程，缩短了产品上市时间。但是随着设
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基于SJA1000 IP核的CAN总线通信系统
基于SJA1000 IP核的CAN总线通信系统
