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  • Cadence推出全新Tensilica DNA 100处理器IP，为设备端AI应用提供业界领先的性能和能效

    DNA 100处理器适用于汽车、监控、机器人、无人机、AR / VR、智能手机、智能家居和物联网产品的神经网络推理，可轻松从0.5扩展至100TMAC 楷登电子(美国 Cadence公司)近日推出Cadence® Tensilica® DNA100处理器IP，首款深度神经网络加速器(DNA)AI处理器IP，无论小至0.5 还是大到数百TeraMAC(TMAC)，均可实现高性能和高能效。DNA 100处理器非常适用于自动驾驶汽车(AV)、ADAS、监视、机器人、无人机、增强现实(AR)/虚拟现实(VR)、智能手机、智能家居和物联网领域的设备端神经网络推理应用。较其他采用相似阵列尺寸大小的乘法累加运算(MAC)解决方案，DNA 100处理器性能提升达 4.7倍，每瓦特性能提升高达2.3倍。 神经网络的特征在于权重和激活函数的固有稀疏度，加载和乘以零会造成其他处理器不必要的MAC消耗。DNA 100处理器的专属硬件计算引擎移除了上述两项任务，利用稀疏度提高能效并降低计算量。神经网络再训练有助于提高网络的稀疏度，并通过DNA 100处理器的稀疏计算引擎实现最高性能。DNA 100处理器能够利用更小的阵列实现最大吞吐量。作为例证，4K MAC配置环境下，ResNet 50推理性能预计能实现每秒高达2550帧(fps)和3.4TMAC / W(在16 nm工艺)。 “人工智能处理器的应用发展迅速，但是运行最新的神经网络模型会使功耗预算严重缩紧。”Linley Group资深分析师Mike Demler说道。“满足从小型电池供电的物联网传感器到自动驾驶汽车等设备的人工智能功能需求，需要更高效的架构。Cadence全新Tensilica DNA 100处理器采用的创新稀疏计算引擎解决了这些局限性，在任何功耗预算下均能提供优秀性能。” DNA 100处理器配备完整的AI软件平台，兼容最新版本的Tensilica神经网络编译器(Tensilica Neural Network Compiler)，支持Caffe、TensorFlow、TensorFlow Lite及包括卷积和循环网络在内的广泛神经网络等高级AI框架。因此，DNA 100处理器是视觉、语音、雷达、激光雷达和通信应用设备端推理的理想之选。 Tensilica神经网络编译器利用全面优化的神经网络库函数，将任意神经网络映射为可执行且高度优化的高性能代码。因此，DNA 100处理器为不同网络类型提供了强大的软件生态系统支持，包括分类、对象检测、分割、重复和回归。 DNA 100处理器还支持安卓神经​​网络(ANN)API，可用于安卓设备端的AI推理。 DNA 100处理器可以在所有神经网络层运行，包括卷积、完全连接、LSTM、LRN和池化。单个DNA 100处理器可以轻松从0.5扩展到12有效TMAC;并可以通过堆叠多个DNA 100处理器，实现数百TMAC，适用于最计算密集型设备端的神经网络应用。 DNA 100处理器还集成了Tensilica DSP，以适应DNA 100处理器内部硬件引擎当前不支持的新神经网络层;同时使用Tensilica指令扩展(TIE)指令集实现Tensilica Xtensa核心的可扩展性和可编程性。由于DNA 100处理器拥有独立的直接存储器访问(DMA)，因此无需新增控制器即可运行其他控制代码。 “我们客户的神经网络推理需求涉及不同量级的人工智能处理和多种神经网络类型。他们需要一种可扩展的架构，无论在低端物联网应用，还是在汽车应用，都具备同样有效，做到这一点需要数十甚至数百TMAC，”Cadence Tensilica IP产品管理和营销高级总监Lazaar Louis表示。 “凭借DNA 100处理器、完整的AI软件平台、以及强大的合作伙伴生态系统，我们的客户可以设计出设备端AI推理所需的高性能和高能效产品。” DNA 100处理器将于2018年12月面向部分客户出售，预计于2019年第一季度全面上市。

    时间：2018-10-18 关键词： cadence AI 处理器ip

  • 晶心科技成为第一家采用RISC-V的主流CPU IP公司并拓展其产品线提供64位元处理器IP

    亚洲致力于发展高效率、低功耗、小面积、客户晶片出货量达20亿颗的嵌入式处理器核心领先供应商晶心科技，今日发表最新一代的AndeStar™处理器架构，并成为商用主流CPU IP公司中第一家纳入美国加州大学柏克莱分校所开发的开源RISC-V 指令集架构的公司。这名为AndeStar  V5的晶心第五代指令集架构支援64位元处理器以及广为业界关注的RISC-V指令集架构， 使开放、精简、模组化及可扩充的RISC-V架构正式进入主流SoC应用。 AndeStar这个12来年不断演进的生态系统环境包括许多先进的架构设计，例如能以最少执行码达到最强运算效能的高度优化编译器，以及CoDense 、 PowerBrake、StackSafe 通用便利功能，和客製化指令集(ACE)、数位讯号处理(DSP) 、高安全性(Security)扩展指令集等应用强化单元。晶心既有的处理器核心IP系列产品加上64位元的功能后，将能符合新一代SoC设计对大于4GB以上记忆体定址能力的需求，例如高容量储存设备、大型网路系统、深度学习及人工智慧等应用。使用AndeStar™ V5架构处理器来设计的SoC将能充分利用到晶心科技累积多年、领先业界的高效能/低耗电比的特性，使得在高频运作时更具优势。例如最新的V5 AndesCore™ NX25核心在一般的组态下，使用TSMC 28nm在最差製程偏移条件下仍能以17 µW/MHz的低功耗运行到1 GHz以上，而且电路仅只需67K逻辑闸。 “Time-to-market是所有SoC设计案的重要共同课题，会延迟开发进度的塬因之一是直觉的去撰写RTL电路来整合各个不同IP单元，然后耗费不下于开发这些IP的时间在验证上，”晶心科技技术长兼资深研发副总经理苏泓萌博士表示，“这新的AndeStar  V5架构对嵌入式64位元SoC设计提供完整的解决方案，它将RISC-V技术融入晶心科技极为成功的AndeStar  V3 架构之中，再加上CoDense、PowerBrake、StackSafe通用便利功能，以及ACE、DSP 、Security扩展指令集，在业界标準平台添加多项晶心专有功能的整合开发环境及软体工具链、整合完成的SoC周边平台IP、客户服务及技术支援等，所有这些资源都是设计团队在开发可量产的SoC时基以提高产品品质、缩短time-to-market、以及降低风险的重要关键。晶心科技在开始规画AndeStar  V5架构时就考虑到要如何让客户一方面可以继续使用晶心累积多年建构起的完整方案，另一方面也能有效利用RISC-V快速成长中的生态系统资源，让客户的产品能充分拥有这版新指令集架构提供的优势。” AndeStar  V5 产品方案的独特优势 晶心科技是第一家纳入RISC-V的商用主流CPU IP公司。AndeStar™ V5架构不但将RISC-V相容性完全纳入，同时也包含多项晶心独创的通用便利功能及应用强化单元，而且更具备AndeSight™ 整合开发环境提供的完整支援。客户能在与V3相同便利的环境之下开发64位元软体。同时，客製化指令集扩充Andes Custom Extension™ (ACE)的强大功能，例如为V5自动产生所有所需的开发工具以及辅助的控制RTL电路，以及自动验证客製逻辑与所定义指令的行为是否一致等，大为简化建立加速应用指令集的工作。再者，使用AndeStar™ V5核心的产品能支援许多已歷经实体验证的晶心SoC周边IP和晶心系统控制平台，以及拥有使用业界标準电子设计自动化工具及函式库进行深度验证过的效益。除此之外，AndeStar™ V5也提供了高于4GB以上的定址能力、64-位元的 AXI介面、 通过业界与开源码测试程式压力验证的GCC 编译器和GDB ‎除错器等支援。因此AndeStar™ V5的完整解决方案能帮64位元处理器IP客户达到最佳产品效益并缩短开发时程。 产品供应 AndeStar  V5已定义完成，第一款基于V5的AndesCore  NX25将于今年第叁季推出。届时将同时提供的相关产品包括AndeSight  IDE，来为採用AndeStar  V5核心的SoC提供整合开发环境，以及已预先整合完成的系统控制处理器平台，它包含最多可选择使用1023个中断讯号的中断控制器，还有晶心ADP-XC7 FPGA开发板，与晶心科技专业的支援与服务。

    时间：2017-05-10 关键词： CPU risc-v 晶心科技 处理器ip 64位元

  • 晶心科技有机会跃升为全球第二大处理器IP供货商

    经过数年的努力经营后，晶心科技(Andes)已成为台湾及大陆IC设计厂商处理器核心IP的主要供货商之一。使用Andes处理器的产品横跨手机、网通、触控以及固态硬盘SSD控制等。目前市面上这些内嵌Andes处理器(Andes-Embedded)的应用芯片已超过一亿颗，单月出货千万套，并逐年快速增加中。在全球处理器IP第二大厂MIPS宣布出售寻求买家后，晶心科技有机会取代成为全球仅次于ARM的第二大处理器IP供货商，为台湾芯片厂使用国内自制处理器的目标达成了一个重要的里程碑。 Andes自2008年推出第一款32位嵌入式处理器核心AndesCore─N1213以来，已发展成为亚洲第一的微处理器IP厂商，而Andes的解决方案更涵盖所有微处理器应用领域，范围从超低成本的嵌入式微控制器，到支持网络、行动通讯及消费性娱乐等应用的高效能多核心处理器。因此，在今日所有的电子产品应用中，几乎随处可见Andes处理器的踪迹，包括智能型手机、笔记本电脑、卫星导航、游乐器、数字相机、DVD影音装置等。 晶心科技林志明总经理表示：”晶心科技以协助客户将处理器快速导入新产品中为目标。并依客户应用，提供客制化的服务，针对Andes处理器架构进行优化的设计，大幅提升客户的系统性能并缩减客户的芯片成本。” 林志明总经理继续说明：”近几年中低阶电子产品使用的芯片普遍存在ASP及毛利率的压力，而晶心科技的32位处理器在这市场上大有斩获，并快速取得客户认同，主要原因之一即晶心科技的客户在产品价格及效能表现上有明显的优势。几家客户的采用发挥示范作用，产生连锁效应，使得更多同领域的芯片厂商转向晶心科技的处理器。晶心科技以低成本，高效能的一系列核心处理器产品，达到破坏性创新，一旦进入至一个产品的应用领域，便可大幅提升在该领域的渗透率。晶心科技也将持续努力，以满足客户需求、共创双赢为目标。”野村证券半导体首席分析师郑明宗表示：“在MIPS寻求买家后，预计Andes在中低阶处理器市场的市占率将大幅上升，有机会成为市场上仅次于ARM的处理器IP主流。台湾IC设计厂在处理器IP授权金(license fee)和权利金(royalty fee)也将因使用AndesCore™ 而得到成本方面的节省，对于整体台湾IC产业是相当好的利多与机会。”

    时间：2012-05-31 关键词： 晶心科技 处理器ip

  • 海尔集成电路设计公司获MIPS处理器IP授权

    MIPS 科技（MIPS Technologies, Inc）宣布，北京海尔集成电路设计有限公司（以下简称北京海尔 IC ）将采用高性能、低功耗 MIPS32® 处理器内核进行数字电视（DTV）和机顶盒（STB）设计。该公司已经拥有的 Hi2035 也是MIPS-Based™ 设计，目前已进入量产阶段。北京海尔 IC 是一家具有先进技术的 IC 设计公司，致力于开发兼具功能、性能与成本效益的芯片解决方案，以满足日益增长的市场需求。北京海尔 IC 公司副总经理阳艳春表示：“随着中国基础设施从模拟向数字的转换，消费者对于功能强大的数字电视和机顶盒的需求正以前所未有的速度持续增长。而 MIPS® 内核所具有的可扩展性、性能及低功耗特性，让我们能够充满信心地去满足这些日益增长的需求。当我们的客户推出新一代产品的时候，这些内核也能够为他们提供明显的竞争优势。”MIPS 科技全球销售与企业营销副总裁 Brad Holtzinger 表示：“我们非常高兴能与北京海尔 IC 合作，在双方均拥有领导地位的数字家庭领域开发创新性解决方案。我们期待通过双方专业技术的结合，进一步扩展彼此在数字电视和机顶盒市场的领先地位。”根据市场研究机构 In-Stat 的数据，向数字有线电视的过渡正在中国各地迅速进行。截至 2008 年上半年，总用户数已达 3,700 万户，超过 70 个城市完成了数字化转换。随着这种转变，数字有线机顶盒产业也将出现显著增长；在 2008 年上半年，数字有线机顶盒的总出货量已经达到 1,100 万台，比去年的数量增长了一倍。

    时间：2009-04-28 关键词： MIPS 电路设计 海尔集成 处理器ip

  • PicoBlaze处理器IP Core的原理与应用

       摘要：详细分析8位微处理器IP core PicoBlaze的结构、原理与设计方案；介绍PicoBlaze的指令集和调试工具pblazeIDE，讨论PicoBlaze的编程方案和应用设计实例；列举几种PicoBlaze的应用方案。     关键词：PicoBlaze 微处理器 知识产权内核 1 概述 PicoBlaze 8位微处理器是Xilinx公司为Virtex系列FPGA、Spartan-Iitxi系列FPGA和CoolRunner-II系列CPLD器件设计嵌入式专用IP Core。它解决了常量编码可编程状态机（KCPSM）的问题。这一模块只占用SpartanIIE的76个小区（slice），占最小的XC2S50E器件9%的资源，占XC2S300E器件不到2%的资源。在这一模块中还包括一个用于存储指令的由Block RAM组成的ROM，最多可存储256条指令。PicoBlaze只用了如此少的资源，但其速度却可达到40MIPS以上。 PicoBlaze提供49个不同的指令，16个寄存器（CPLD为8个），256个直接或间接的可设定地址的端口，1个可屏蔽的、速率为35MIPS的中断。它的性能超过了传统独立元器件组成的微处理器，而且成本低，使得PicoBlaze在数据处理和控制算法领域有着广泛的应用前景 。由于可编程部分也完成嵌入，PicoBlaze可与子程序和外围设备结合起来完成特殊的设计。其基本应用框架如图1所示。 PicoBlaze模块由VHDL语言设计，不需要预编译，可直接由布局布线工具嵌入到容量大一点的器件中；可以认为PicoBlaze几乎不占资源，而且一个设计中可以包括多个PicoBlaze。PicoBlaze适用于复杂的但对时间要求不太高的系统中，并可以简华设计。图1 PicoBlaze处理器的IP Core应用框架2 PicoBlaze原理与结构分析 PicoBlaze 8位微处理器内部结构如图2所示。 PicoBlaze处理器IP Core由全局寄存器、计算逻辑单元（ALU）、程序流控制标志和复位逻辑、输入/输出（I/O）、中断控制器等几大部分构成。 全局寄存器：16个8位全局寄存器，s0～sf。寄存器的操作是非常灵活的；没有为特殊任务保留寄存器，任何寄存器的优先权都是一样的。 算术逻辑单元（ALU）：提供了8位处理器需要的所有简单操作。执行所有的操作都是用任意一个寄存器提供的操作数完成。若操作需两个操作数，则有另一寄存器指定或在指令中嵌入一8位常量值。在不增加程序大小的前提下，指不定期任意常量值，增强了简单的指令特性。更明白地说，ADD1与INCREMENT指令是等价的。若操作超过8位，则有一选项（增加或减少）可供选择。二进制操作码（LOAD、AND、OR、XOR）可操作和测试二进制数，还包括SHIFT和ROTATE指令集合。 程序流控制标志：ALU操作后的结果影响ZERO和CARRY两个标记。用有条件的或无条件的程序流控制指令决定程序执行的顺序。JUMP指令指定在程序空间内的绝对地址。CALL指令将程序定位到用一段代码写的子程序的绝对地址，同时将返回地址压栈。嵌套CALL指令使用的栈为15层，对于程序大小足够了。 复位逻辑：复位信号强迫程序回到初始状态，即程序从地址00开始执行，中断被屏蔽，状态标记和堆栈也同时复位，但寄存器中内容不受影响。图2 PicoBlaze处理器内部结构    输入/输出（I/O）：PicoBlaze提供256个输入端口和256个输出端口。由端口总线提供一个8位地址值与一个READ或WRITE选通脉冲信号，一起指定访问端口。这个端口地址值或为一确定值或由任意一寄存器中内容指定。当访问一由分布式或块状RAM组成的内存时，最好用直接寻址。当进行输入操作时，输入端口上的值被输出一个READ_STROBE输出脉冲时，即表示进行了一次输入操作。 中断控制器：PicoBlaze提供一中断输入信号。只要用一些简单的组合逻辑，多个信号就可进行组合并被应用于这一中断。程序中可定义此中断是否被屏蔽，默认值是中断被屏蔽。一被激活的中断信号使程序执行“CALL FF”指令（FF即256，程序存储器的最后一个位置），然后设计者为此定义的放在此处的一段程序被执行。一般在此地址放一JUMP指令，跳转到中断服务程序。中断进程屏蔽其它中断，RETURNI指令保证在中断程序结束后，标记和控制指令回到原先的状态。表1 PicoBlaze处理器指令集 控制程序转移指令 循环转移指令 逻辑操作指令 输入/输出指令 81aa JUMP aa91aa JUMP Z,aa95aa JUMP NZ,aa99aa JUMP C，aa9Daa JUMP NC,aa83aa CALL aa93aa CALL Z,aa97aa CALL NZ,aa9Baa CALL C,aa9Faa CALL NC,aa8080 RETURN9080 RETURN Z9480 RETURN NZ9880 RETURN C9C80 RETURN NC Dx0E SP0sXDx0F SR1sXDx0A SRXsXDx08 SRAsXDx0C RR sDx06 SL0sXDx07 SL1sXDx04 SLXsXDx00 SLAsXDx02 RL sX 0xkk LOAD sX,kk1xkk AND sX,kk2xkk OR sX,kk3xkk XOR sX,kkCxy0 LOAD sX,sYCxy1 AND sX,sYCxy2 OR sX,sYCxy3 XOR sX,sY Axpp INPUT sX,ppBxy0 INPUT sX,(sY)Expp OUTPUT sX,ppFxy0 OUTPUT sX,(sY) 算术运算指令 中断指令 4xkk ADD sX,kk5xkk ADDCY sX,kk6xkk SUB sX,kk7xkk SUBCY sX,kkCxy4 ADD sX,sYCxy5 ADDCY sX,sYCxy6 SUB sX,sYCxy7 SUBCY sX,sY 80F0 RETURNI REABLE80D0 RETURNI DISABLE8030 ENABLE INTERRUPT8010 DISABLE INTERRUPT 3 PicoBlaze的指令集和调试器 表1列举了所有代表十六进制的PicoBlaze操作码的指令，其中： ①“X”和“Y”代表寄存器，“s”，范围为0～F； ②“kk”代表常量，“aa”代表地址，“pp”代表端口地址，范围均为00～FF。 pBlazIDE(Integrated Development Environment)是PicoBlaze汇编程序的编辑、调试、汇编集成环境。利用它可以方便地仿真所写程序的输入输出、寄存器内值的变化及程序指令的顺序执行过程，便于检查程序的错误。PicoBlaze处理器IP Core应用的VHDL源代码和调试器pBlazeIDE可以从Xilinx网站上直接下载。 4 PicoBlaze的应用系统设计 应用于Spartan-II和Virtex-E器件的PicoBlaze处理器IP Core，外挂一个可存储256条指令的RAM，共同工作。若是用户需要更多的程序存储空间以便执行更加复杂的操作，有以下几种解决方案。    *Xilinx针对Virtex-E器件特别设计了KCPSM2模块，提供1024个地址，且操作32个寄存器。 *若用户的程序超过了256条指令，则可以考虑将设计分解为几个过程，每一个过程由一个单独的PicoBlaze模块（每个拥有自己的RAM）完成。在一些设计中，以一个PicoBlaze为主（Master），其它一个或多个PicoBlaze为辅（Slave）。双端口分布式存储器是在处理器间交换数据的一个很好的选择。 *可选择将超过256个指令的程序分解到两个或多个块状RAM中，用一个选择开关来选择存储了要执行的指令的RAM。最简单的是使用一个被一触发器输出控制的二选一选择器来选择RAM，如图3所示。 这种方法的缺点是：二路选择器占用8个slice，且加大了程序执行的延时，降低了程序最大执行速率。一个更好的方法是将二路选择器放到RAM中，一条指令被分别存放在两个512×8的RAM中，用switch信号和8位地址信号组成9位信号，选择要执行的指令。图4列举了一个利用PicoBlaze实现控制四个七段数据管显示的例子，左边两个从0变到99，右边情形相同，变化的间隔均为1s。但同时刻只有一个计数器增加，而选择哪一个计数器增加则由DIP switch输入控制。图4 PicoBlaze处理器的IP Core应用设计实例结语 PicoBlaze是一个典型的8位微处理器。与传统的8位MCU相比，它是一个由VHDL实现的软处理器IP Core，可以在各种FPGA和CoolRunnerII CPLD上实现，设计灵活方便；因此，PicoBlaze将在基于可编程逻辑和MCU的应用领域中发挥积极的作用。其较高的处理性能和较少的资源占用，预示其具有更加广泛的应用前景。

    时间：2004-12-08 关键词： 原理 core picoblaze 处理器ip

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